JP2012034094A - Ad変換装置 - Google Patents
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Abstract
【解決手段】Nビット分解能を有するM個(M≧N+3)の逐次比較型AD変換回路と制御回路とを備え、各逐次比較型AD変換回路(i)は、入力アナログ信号のサンプリング電圧Vs(i)に相当する電荷Q(i)を保持する可変容量キャパシタCv1〜Cvm−1と、各可変容量キャパシタの容量の変更に応じて、逐次比較型AD変換回路(i)〜(i+m−2)内の、容量が変更された可変容量キャパシタCv1〜Cvm−1の端子間に現れる係数乗算電圧Vm(i)〜Vm(i+m−2)と、サンプリングタイミングT(i+m−1)に対応するサンプリング電圧Vs(i+m−1)とに基づいて、前補正電圧Vd(i+m−1)を生成する電圧補正回路と、Nビットのデジタル出力を生成する逐次比較部とを備え、可変容量キャパシタの容量を変化させる容量制御部を備える。
【選択図】図1
Description
(一つの実施形態)
図1に、m−1−tapイコライズ機能を有するAD変換装置の一実施形態を示す。
(別の実施形態)
図2に、1−tapイコライザ機能を有するAD変換装置の一実施形態を示す。
一方、容量C1を持つキャパシタに蓄積される電荷Qは、キャパシタの端子間電圧Vを用いて、Q=C1×Vのように表される。したがって、電荷Qがホールドされている間に、キャパシタの容量を第1の容量C1から第2の容量C2に変化すると、このキャパシタの端子間電圧は、元の値Vsから別の値Vmに変化する。変化後の電圧値Vmは、元の電圧値Vsに、第1の容量C1と第二の容量C2との比に相当する係数kを乗じることで得られる。つまり、変化後の電圧値Vmは、元の電圧値Vsを利得kで増幅した値と見ることができる。
(別の実施形態)
図7に、逐次比較型AD変換回路の別実施形態を示す。なお、図7では、N+3個のSAR−ADC110のうち、1番目のSAR−ADC110(1)の構成を代表として示している。
(別の実施形態)
図9に、AD変換装置の別実施形態を示す。なお、図9において、各SAR−ADC110(1)〜(N+3)に含まれる第1変換部114、第2変換部115をそれぞれSAR−ADC110の番号を示す添え字を符号に付して示した。例えば、第1変換部1141、第2変換部1151は、SAR−ADC110(1)に含まれる。
(更に別の実施形態)
図10に、AD変換装置の別実施形態を示す。なお、図10に示した構成要素のうち、図9に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
(付記1) Nビット分解能を有するM個(M≧N+3)の逐次比較型AD変換回路(1)〜(M)と、
前記M個の逐次比較型AD変換回路を、それぞれの番号順のサンプリングタイミングT(i)に対応付けて時分割動作させる制御回路と、
を備え、
前記各逐次比較型AD変換回路(i)は、
入力アナログ信号のサンプリングタイミングT(i)でのサンプリング電圧Vs(i)に相当する電荷Q(i)を保持するm−1個の可変容量キャパシタCv1〜Cvm−1と、
前記各可変容量キャパシタCv1〜Cvm−1の容量の変更に応じて、サンプリングタイミングT(i)〜T(i+m−2)までに対応する逐次比較型AD変換回路(i)〜(i+m−2)内の、容量が変更された前記可変容量キャパシタCv1〜Cvm−1の端子間に現れる係数乗算電圧Vm(i)〜Vm(i+m−2)と、サンプリングタイミングT(i+m−1)に対応する前記逐次比較型AD変換回路(i+m−1)のサンプリング電圧Vs(i+m−1)とに基づいて、前記サンプリング電圧Vs(i+m−1)に対応する補正電圧Vd(i+m−1)を生成する電圧補正回路と、
前記補正電圧Vd(i+m−1)と所定の参照電圧とを比較することにより、前記補正電圧Vd(i+m−1)に対応するNビットのデジタル出力を生成する逐次比較部と、
を備え、
前記各比較型AD変換回路(i)〜(i+m−2)に対して、各比較型AD変換回路(i)〜(i+m−2)内の可変容量キャパシタの容量を変化させる容量制御部を備えたことを特徴とするAD変換装置。
(付記2) 付記1に記載のAD変換装置において、
m=2であり、
前記各逐次比較型AD変換回路(i)は、
入力アナログ信号のサンプリングタイミングT(i)でのサンプリング電圧Vs(i)に相当する電荷Q(i)を保持する可変容量キャパシタと、
前記可変容量キャパシタの容量の変更に応じて、容量が変更された前記可変容量キャパシタの端子間に現れる係数乗算電圧Vm(i)と、サンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)のサンプリング電圧Vs(i+1)とから、前記サンプリング電圧Vs(i+1)に対応する補正電圧Vd(i+1)を生成する電圧補正回路と、
前記補正電圧Vd(i+1)と所定の参照電圧とを比較することにより、前記補正電圧Vd(i+1)に対応するNビットのデジタル出力を生成する逐次比較部と、
を備え、
前記制御回路は、
前記各逐次比較型AD変換回路(i)に対して、前記サンプリングタイミングT(i+1)において、当該逐次比較型AD変換回路(i)の可変容量キャパシタの容量を第1の容量から第2の容量に変化させる容量制御部と、
を備えた
ことを特徴とするAD変換装置(1)。
(付記3) 付記2に記載のAD変換装置において、
前記各逐次比較型AD変換回路(i)の電圧補正回路は、
前記サンプリング電圧Vs(i)に相当する電荷を保持し、一つ前のサンプリングタイミングT(i−1)に対応する前記各逐次比較型AD変換回路(i−1)の前記電圧補正回路の処理に供する別のサンプル保持キャパシタと、
一つ後のサンプリングタイミングT(i+1)に対応する前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持された電荷に対応する電圧V(i+1)から、前記係数乗算電圧Vm(i)を減算することにより、前記補正電圧Vd(i+1)を生成する差分生成部と、
を備えた
ことを特徴とするAD変換装置。
(付記4) 付記2に記載のAD変換装置において、
前記可変容量キャパシタは、
並列接続された複数のキャパシタ素子と、
前記複数のキャパシタ素子の数と同じビット数を持つ制御コードの各ビット値に応じて、対応する前記キャパシタを前記可変容量キャパシタの容量として寄与させるように接続するスイッチ回路と、
を有し、
前記容量制御部は、前記可変容量キャパシタの容量が所望の容量となるように、前記スイッチ回路による接続を制御する前記制御コードを生成するコード生成部を備える
ことを特徴とするAD変換装置。
(付記5) 付記3に記載のAD変換装置において、
前記入力アナログ信号は、互いに符号が逆である第1入力信号と第2入力信号とを含む差動信号であり、
前記各逐次比較型AD変換回路(i)は、
前記第1入力信号が入力される第1変換部と、
前記第2入力信号が入力される第2変換部と、
を備え、
前記第1変換部および前記第2変換部は、それぞれ、前記可変容量キャパシタと前記電圧補正回路とを備え、
前記各逐次比較型AD変換回路(i)の前記第1変換部に備えられた前記電圧補正回路は、
前記第1変換部に備えられた前記可変容量キャパシタの容量が前記第2の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Vm(i)と、一つ後のサンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)の前記第2変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Vsx(i+1)と、を加算して、前記サンプリングタイミングT(i+1)に対応する補正電圧Vdx(i+1)を得る第1加算器と、
を備え、
前記各逐次比較型AD変換回路(i)の前記第2変換部に備えられた前記電圧補正回路は、
前記第1変換部に備えられた前記可変容量キャパシタの容量が前記第2の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Vmx(i)と、前記サンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)の前記第1変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Vs(i+1)と、を加算して、前記サンプリングタイミングT(i+1)に対応する補正電圧Vd(i+1)を得る第2加算器と、
を備えた
ことを特徴とするAD変換装置。
(付記6) 付記5に記載のAD変換装置において、
前記逐次比較型AD変換回路の個数N+3は、偶数であり、
奇数番目の前記逐次比較型AD変換回路に含まれる前記第1変換部と偶数番目の前記逐次比較型AD変換回路に含まれる前記第2変換部とが、前記AD変換装置が形成される半導体ダイにおいて交互に並ぶように配列された第1グループと、
奇数番目の前記逐次比較型AD変換回路に含まれる前記第2変換部と偶数番目の前記逐次比較型AD変換回路に含まれる前記第1変換部とが、前記半導体ダイにおいて交互に並ぶように配列された第2グループと、
を備え、
前記第1グループの末尾に配列される前記逐次比較型AD変換回路(N+3)の前記第2変換部の前記第2加算器に、前記第2の容量に変化させられた前記第1変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Vmx(N+3)と、前記第1グループの先頭に配列される前記逐次比較型AD変換回路(1)の前記第1変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧V(1)とを入力するように配線し、
前記第2グループの末尾に配列される前記逐次比較型AD変換回路(N+3)の前記第1変換部の前記第1加算器に、前記第2の容量に変化させられた前記第1変換部の可変容量キャパシタの端子間に現れる電圧V(N+3)と、前記第2グループの先頭に配列される前記逐次比較型AD変換回路(1)の前記第2変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Vx(1)とを入力するように配線する
ことを特徴とするAD変換装置。
(付記7) 付記5に記載のAD変換装置において、
前記逐次比較型AD変換回路の個数N+3は、奇数であり、
奇数番目の前記逐次比較型AD変換回路に含まれる前記第1変換部と偶数番目の前記逐次比較型AD変換回路に含まれる前記第2変換部とが、前記AD変換装置が形成される半導体ダイにおいて交互に並ぶように配列された第1グループと、
奇数番目の前記逐次比較型AD変換回路に含まれる前記第2変換部と偶数番目の前記逐次比較型AD変換回路に含まれる前記第1変換部とが、前記半導体ダイにおいて交互に並ぶように配列された第2グループと、
を備え、
前記第1グループの末尾に配列される前記逐次比較型AD変換回路(N+3)の前記第1変換部の前記第1加算器に、前記第2の容量に変化させられた前記第1変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Vm(N+3)と、前記第2グループの先頭に配列される前記逐次比較型AD変換回路(1)の前記第2変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Vx(1)とを入力するように配線し、
前記第2グループの末尾に配列される前記逐次比較型AD変換回路(N+3)の前記第2変換部の前記第2加算器に、前記第2の容量に変化させられた前記第2変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Vmx(N+3)と、前記第1グループの先頭に配列される前記逐次比較型AD変換回路(1)の前記第1変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧V(1)とを入力するように配線する
ことを特徴とするAD変換装置。
102 CDR
110 逐次比較型AD変換回路(SAR−ADC)
111 電圧補正回路
112 逐次比較部
113 差分生成部
114 第1変換部
115 第2変換部
116 逐次比較レジスタ(SAR)
117 デジタルアナログ変換器(DAC)
118 比較器
119 スイッチ回路
120 制御回路
121 容量制御部
122 SAR制御部
123 変換テーブル
125 セレクタ回路
Cv 可変容量キャパシタ
Cc サンプル保持キャパシタ
Cs 固定容量キャパシタ
SW1,SW2,SW3 スイッチ
Claims (5)
- Nビット分解能を有するM個(M≧N+3)の逐次比較型AD変換回路(1)〜(M)と、
前記M個の逐次比較型AD変換回路を、それぞれの番号順のサンプリングタイミングT(i)に対応付けて時分割動作させる制御回路と、
を備え、
前記各逐次比較型AD変換回路(i)は、
入力アナログ信号のサンプリングタイミングT(i)でのサンプリング電圧Vs(i)に相当する電荷Q(i)を保持するm−1個の可変容量キャパシタCv1〜Cvm−1と、
前記各可変容量キャパシタCv1〜Cvm−1の容量の変更に応じて、サンプリングタイミングT(i)〜T(i+m−2)までに対応する逐次比較型AD変換回路(i)〜(i+m−2)内の、容量が変更された前記可変容量キャパシタCv1〜Cvm−1の端子間に現れる係数乗算電圧Vm(i)〜Vm(i+m−2)と、サンプリングタイミングT(i+m−1)に対応する前記逐次比較型AD変換回路(i+m−1)のサンプリング電圧Vs(i+m−1)とに基づいて、前記サンプリング電圧Vs(i+m−1)に対応する補正電圧Vd(i+m−1)を生成する電圧補正回路と、
前記補正電圧Vd(i+m−1)と所定の参照電圧とを比較することにより、前記補正電圧Vd(i+m−1)に対応するNビットのデジタル出力を生成する逐次比較部と、
を備え、
前記各比較型AD変換回路(i)〜(i+m−2)に対して、前記各比較型AD変換回路(i)〜(i+m−2)内の前記可変容量キャパシタの容量を変化させる容量制御部を備えたことを特徴とするAD変換装置。 - 請求項1に記載のAD変換装置において、
m=2であり、
前記各逐次比較型AD変換回路(i)は、
入力アナログ信号のサンプリングタイミングT(i)でのサンプリング電圧Vs(i)に相当する電荷Q(i)を保持する可変容量キャパシタと、
前記可変容量キャパシタの容量の変更に応じて、容量が変更された前記可変容量キャパシタの端子間に現れる係数乗算電圧Vm(i)と、サンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)のサンプリング電圧Vs(i+1)とから、前記サンプリング電圧Vs(i+1)に対応する補正電圧Vd(i+1)を生成する電圧補正回路と、
前記補正電圧Vd(i+1)と所定の参照電圧とを比較することにより、前記補正電圧Vd(i+1)に対応するNビットのデジタル出力を生成する逐次比較部と、
を備え、
前記制御回路は、
前記各逐次比較型AD変換回路(i)に対して、前記サンプリングタイミングT(i+1)において、当該逐次比較型AD変換回路(i)の可変容量キャパシタの容量を第1の容量から第2の容量に変化させる容量制御部と、
を備えた
ことを特徴とするAD変換装置。 - 請求項2に記載のAD変換装置において、
前記各逐次比較型AD変換回路(i)の電圧補正回路は、
前記サンプリング電圧Vs(i)に相当する電荷を保持し、一つ前のサンプリングタイミングT(i−1)に対応する前記各逐次比較型AD変換回路(i−1)の前記電圧補正回路の処理に供する別のサンプル保持キャパシタと、
一つ後のサンプリングタイミングT(i+1)に対応する前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持された電荷に対応する電圧V(i+1)から、前記係数乗算電圧Vm(i)を減算することにより、前記補正電圧Vd(i+1)を生成する差分生成部と、
を備えた
ことを特徴とするAD変換装置。 - 請求項2に記載のAD変換装置において、
前記可変容量キャパシタは、
並列接続された複数のキャパシタ素子と、
前記複数のキャパシタ素子の数と同じビット数を持つ制御コードの各ビット値に応じて、対応する前記キャパシタを前記可変容量キャパシタの容量として寄与させるように接続するスイッチ回路と、
を有し、
前記容量制御部は、前記可変容量キャパシタの容量が所望の容量となるように、前記スイッチ回路による接続を制御する前記制御コードを生成するコード生成部を備える
ことを特徴とするAD変換装置。 - 請求項3に記載のAD変換装置において、
前記入力アナログ信号は、互いに符号が逆である第1入力信号と第2入力信号とを含む差動信号であり、
前記各逐次比較型AD変換回路(i)は、
前記第1入力信号が入力される第1変換部と、
前記第2入力信号が入力される第2変換部と、
を備え、
前記第1変換部および前記第2変換部は、それぞれ、前記可変容量キャパシタと前記電圧補正回路とを備え、
前記各逐次比較型AD変換回路(i)の前記第1変換部に備えられた前記電圧補正回路は、
前記第1変換部に備えられた前記可変容量キャパシタの容量が前記第2の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Vm(i)と、一つ後のサンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)の前記第2変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Vsx(i+1)と、を加算して、前記サンプリングタイミングT(i+1)に対応する補正電圧Vdx(i+1)を得る第1加算器と、
を備え、
前記各逐次比較型AD変換回路(i)の前記第2変換部に備えられた前記電圧補正回路は、
前記第1変換部に備えられた前記可変容量キャパシタの容量が前記第2の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Vmx(i)と、前記サンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)の前記第1変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Vs(i+1)と、を加算して、前記サンプリングタイミングT(i+1)に対応する補正電圧Vd(i+1)を得る第2加算器と、
を備えた
ことを特徴とするAD変換装置。
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