JP2006108893A - 逐次比較型ａｄ変換方法および逐次比較型ａｄ変換装置 - Google Patents

Abstract

【課題】 ｎビット分解能を有する逐次比較型ＡＤ変換装置において、３回目以降の連続変換の際に、前回の変換結果の上位ｍビットを利用して、変換サイクルを短縮する。
【解決手段】 比較用データレジスタ１１１と比較用データレジスタ１１２を設け、前ｉ回（ｉは２以上）の変換結果の一致ビットを判定し、比較用データレジスタ１１２の上位ｍビットの予測データレジスタ１１４への格納や、今回の変換の際の変換開始ビットを決めるための変換開始ビット選択レジスタを設ける。これらのブロックを、逐次比較型ＡＤ変換装置に追加することにより、前ｉ回の変換結果の一致上位ｍビットを自動的に判別し、前ｉ回の変換結果の上位ｍビットを利用することで変換サイクルを短縮する。
【選択図】 図１

Description

本発明は、アナログ信号をデジタル信号に変換する逐次比較型ＡＤ変換方法および逐次比較型ＡＤ変換装置に関するものである。

従来のｎビット分解能を有する逐次比較型ＡＤ変換装置では、サンプリング入力をサンプルホールド回路で一定時間サンプリングし、上位ビットからｎ回の比較を繰り返すことにより、各ビットを上位から順次確定していき、最終的な変換結果を得る。

また、変換時間短縮モードを有する逐次比較型ＡＤ変換装置では、変換結果レジスタから逐次比較レジスタにフィードバックパスを設け、その途中にフィードバックビットセレクタを設ける。また、フィードバックバックビット数ｍの選択や変換時間短縮モードへの切換えを行うための変換時間短縮モードレジスタと、サンプリング入力の変動を検知する下限・上限チェックコントローラを従来型の逐次比較型ＡＤ変換装置に追加した構成となっている。

図９に上記のような従来の逐次比較型ＡＤ変換装置のブロック図を示す。図９において、８００は逐次比較型ＡＤ変換装置、８０１は変換時間短縮モードレジスタ（ＡＤＣＭ）、８０２は下限・上限チェックコントローラ、８０３はフィードバックＢｉｔセレクタ、８０４はＡＤモードレジスタ（ＡＤＭ）、８０５は比較器、８０６はＡＤコントローラ、８０７はサンプルホールド回路(ＳＨ回路)、８０８は逐次比較レジスタ（ＳＡＲ）、８０９はＤＡ変換器（ＤＡＣ）、８１０はＡＮｎＢＵＦである。

この追加により、連続変換を行う場合の２回目以降の変換時に、前回の変換結果のうち上位ｎ'ビットを利用できるようになり、比較回数を通常変換モードの際のｎ回から(ｎ−ｎ'＋２)回に減らして、変換時間の短縮をできるようにしている(例えば、特許文献1参照)。
特開平１１‐１５４８６６号公報

従来の逐次比較型ＡＤ変換装置は、他の方式のＡＤ変換器に比べて、構造上ｎビット分解能の場合、ｎ回の比較を行う必要があり、変換時間が長くなるのが欠点である。例えば８ビット分解能を有する逐次比較型ＡＤ変換装置の場合、1回目の変換時には８回の比較が必要である。２回目以降の変換時において、サンプリング入力があまり変化しない場合であっても８回の比較をしており、無駄な変換時間を費やしていることになる。

変換時間短縮モードを有する逐次比較型ＡＤ変換装置の場合、変換時間短縮モードレジスタでフィードバックするビット数を設定し、その値が固定されているために、毎回同じ変換結果であってもフィードバックしていないビットについては、変換する必要があり、余分な変換時間を費やしている。

したがって、本発明の目的は、変換時間をさらに短縮することができる逐次比較型ＡＤ変換方法および逐次比較型ＡＤ変換装置を提供することである。

上記課題を解決するために、本発明の逐次比較型ＡＤ変換方法は、ｎビット分解能を有する逐次比較型ＡＤ変換方法であって、前ｉ回（ｉは２以上）の変換結果を互いに比較することにより、前ｉ回の変換結果における最上位ビットからの連続した一致ビットの数ｎ' を検出し、今回の変換時には、変換を下位側の(ｎ−ｎ')ビットについてのみ行い、上位側ｎ'ビットについては前ｉ回の変換結果の上位側ｎ'ビットのデータを利用し、下位側の(ｎ−ｎ')ビットの変換結果と合成してｎビットの変換結果を得る。

この方法によれば、前ｉ回の変換結果におけるの上位ビット側の連続した一致ビットを自動的に判別して、今回の変換結果の上位ビットを予測することにより、変換サイクルの短縮ができる。

また、本発明の逐次比較型ＡＤ変換装置は、ｎビット分解能を有する逐次比較型ＡＤ変換装置であり、アナログ入力をサンプルホールドするサンプルホールド回路と、サンプルホールド回路の出力を逐次ＡＤ変換するＡＤ変換器および逐次比較レジスタと、ＡＤ変換器および逐次比較レジスタによるｎビットの変換結果のうち下位（ｎ−ｎ'）ビットのデータを格納する下位ビット変換結果レジスタと、前ｉ回の変換結果を格納する比較用データレジスタと、上位側ｎ'ビットの予測データを格納する予測データレジスタと、比較用データレジスタに格納した前ｉ回の変換結果を入力とし、前ｉ回（ｉは２以上）の変換結果を互いに比較することにより、前ｉ回の変換結果における最上位ビットからの連続した一致ビットの数ｎ' を検出して、一致ビットの数ｎ'を示す一致ビット情報を出力するとともに、予測データレジスタに前ｉ回の変換結果の上位側ｎ'ビットのデータを予測データとして入力する一致ビット判定回路とを備えている。

そして、今回の変換時には、一致ビット情報を基にＡＤ変換器における変換対象ビット数を設定することにより変換を下位側の(ｎ−ｎ')ビットについてのみ行い、予測データレジスタに格納した上位側ｎ'ビットの予測データと、下位ビット変換結果レジスタに格納した下位側の(ｎ−ｎ')ビットの変換結果とを合成してｎビットの変換結果を得るようにしている。

この構成によれば、前ｉ回の変換結果における上位ビット側の一致ビットを自動的に判別して、今回の変換結果の上位ビットを予測することにより、変換サイクルの短縮ができる。

本発明の逐次比較型ＡＤ変換装置は、例えば、ｊ回目と（ｊ＋１）回目の変換結果を入力として、最上位ビットからの連続した一致ビットを検出し、（ｊ＋１）回目の変換結果から最上位ビットからの連続した一致ビットのデータを予測データレジスタへ格納し、（ｊ＋２）回目の変換開始ビットの情報（すなわち、一致ビット情報）を出力する一致ビット判定回路を設け、下位ビット側の変換結果を格納する下位ビット変換データレジスタを設けることで、自動的に上位ビットを判別して、（ｊ＋１）回目の変換結果の上位ビットを予測することにより、変換サイクルの短縮ができるものである。

上記の本発明の逐次比較型ＡＤ変換装置の構成において、所定の値ｓを設定する変換開始ビット選択レジスタを備え、一致ビット判定回路が、一致ビットの数ｎ'に代えて一致ビット判定回路で検出した一致ビットの数ｎ'から変換開始ビット選択レジスタに設定した値ｓだけ少ない数（ｎ'−ｓ）を一致ビット情報として出力するとともに、予測データレジスタに前ｉ回の変換結果の上位側（ｎ'−ｓ）ビットのデータを予測データとして入力するようにしてもよい。

この構成によれば、サンプリング入力の変動幅が大きい場合に、それに追従できる。

また、本発明の逐次比較型ＡＤ変換装置の構成において、リカバリーフラグと、ＡＤ変換器および逐次比較レジスタによるｎビットの変換結果のうち上位ｎ'ビットのデータを格納する上位ビット変換結果レジスタと、予測データレジスタに格納された前ｉ回の変換結果の上位側ｎ'ビットのデータと上位ビット変換レジスタに格納された今回の上位側ｎ'ビットの変換結果とを比較する比較器と、比較器による比較結果を格納するＡＤステータスレジスタとをさらに設け、リカバリーフラグが所定の状態のときに、ＡＤ変換器に上位側のｎ'ビットおよび下位側の(ｎ−ｎ')ビットの両方の変換を指示し、比較器を活性化するようにしてもよい。

この構成によれば、前ｉ回の変換結果の上位側ｎ'ビットのデータと今回の上位側ｎ'ビットの変換結果の比較を行うことで、上位側ｎ'ビットのデータについて、予測データと実際のデータとの一致、不一致の情報を出力することができるとともに、正しい変換結果を得ることができ、予測が外れた場合にリカバリーすることができる。

本発明によれば、ｎビットの分解能を有する逐次比較型ＡＤ変換方法および逐次比較型ＡＤ変換装置において、前ｉ回、例えばｍ回目とｍ＋１回目の変換結果から上位側の連続した一致ビットを自動的に検出して、前ｉ回、例えばｍ＋１回目の変換結果の上位ｎ'ｂｉｔを予測データとすることで、今回、つまりｍ＋２回目の際の変換サイクル短縮が可能となる。

また、変換開始ビット選択レジスタを設けたことにより、変動幅を持ったサンプリング入力についても正確に変換することが可能となる。

また、リカバリーフラグ、上位ビット変換結果レジスタ、比較器、ＡＤステータスレジスタを設けることにより、下位ビットを変換すると同時に、上位ビットについても変換を行い、予測データと変換結果との一致、不一致を判定し、判定結果をＡＤステータスレジスタに格納することにより、常に正しい変換結果を出力させることができ、予測データが不一致の場合にリカバリーすることができる。

以下、本発明の実施の形態を、図面を参照しながら説明する。

（実施の形態１）
図１は、本発明の実施の形態１を示す逐次比較型ＡＤ変換装置のブロック図である。この逐次比較型ＡＤ変換装置は、前回と前々回のＡＤ変換結果の比較結果をもとに、次の入力値を予測してフィードバックするビット数を決定するようにしたものであり、比較結果が異なれば、フィードバックするビット数も異なるものである。この実施の形態では、前回と前々回の２つのデータの比較を行うことを説明したが、３回以上の変換結果を比較するようにしてもよい。

図１において、１はアナログ入力（サンプリング入力）、７は第１比較データレジスタ１１１のデータ出力信号、８は第２比較データレジスタ１１２のデータ出力信号、９は一致ビット情報信号である。

１１は予測データ出力、１２は変換基準電位、１４は下位ビット変換データ出力、１５は予測データ出力、１６はデジタル出力、２０は変換終了信号である。

１０１は逐次比較型ＡＤ変換装置、１０２はＡＤコントロールレジスタ（ＡＮＣＴＲ）、
１０３はＡＤコントローラ、１０４はサンプルホールド回路(ＳＨ回路)、１０５はＡＤ変換器（ＡＤＣ）、１０６はＳＡＲ(逐次比較レジスタ)、１０７はＤＡ変換器(ＤＡＣ)、１１１は第１比較用データレジスタ(ＣＭＰＤ１)、１１２は第２比較用データレジスタ(ＣＭＰＤ２)、１１３は一致ビット判定回路（ＢＩＴＣＲ）、１１４は予測データレジスタ（ＦＢＲ）、１１５は下位ビット変換データレジスタ（ＬＳＢＲ）、１１７はＡＮｎＢＵＦである。

以下、各ブロックの構成と動作を以下に示す。

第１比較用データレジスタ１１１は、ｎビットレジスタであり、ｋ回目（ｋは１、２、‥‥）の変換結果を格納するレジスタである。第２比較用データレジスタ１１２は、ｎビットレジスタであり、ｋ＋１回目の変換結果を格納するレジスタである。ｎビットレジスタは、１０ビット分解能のＡＤ変換器の場合、ｎ＝１０に設定される。

一致ビット判定回路１１３は、第１比較用データレジスタ１１１のデータ出力信号７と、第２比較用データレジスタ１１２のデータ出力信号８とを入力とし、入力された２つのｎビットのデータをビット毎に比較し、最上位ビットから数えた連続した一致ビットの個数に対応した一致ビット情報信号（変換開始ビット信号）９を出力すると同時に、予測データレジスタ１１４に格納する上位ビットデータ信号である予測データ出力１１を出力させる。

予測データレジスタ１１４は、一致ビット判定回路１１３から出力された予測データ出力１１を格納するレジスタである。

下位ビット変換データレジスタ１１５は、ｎビットレジスタで、下位Ｎビットの変換結果を格納するレジスタである。

以下に１０ビット分解能を有する予測型ＡＤ変換器の動作を述べる。その動作フローは、図２に示す。

まず、ＡＤコントロールレジスタ１０２の設定を行い、１回目のサンプリング入力１について、サンプルホールド回路１０４で一定時間サンプリングが行われ、ＡＤ変換器１０５でＡＤ変換が行われ、変換結果が逐次比較レジスタ１０６および下位ビット変換でレジスタ１１５を介してＡＮｎＢＵＦ１１７に格納されるとともに、第２比較用データレジスタ１１２にも格納される。

次に、第１比較用データレジスタ１１１の値と第２比較用データレジスタ１１２の値をもとに各ビットの比較が行われ、最上位ビットから数えた連続した一致ビット数ｍを示す一致ビット情報信号９が一致ビット判定回路１１３から出力される。

ここで、第１比較用データレジスタ１１１の出力データ７が（００００００００００）であり、第２比較用データレジスタ１１２の出力データ８が（１１１１１１１１１０）とする。

ここで、第１比較用データレジスタ１１１の出力データ７と第２比較用データレジスタ１１２の出力データ８とが一致ビット判定回路１１３に入力され、最上位ビットから数えた連続した一致ビット数ｍを示す一致ビット情報信号９が出力される。これと同時に、最上位ビットから数えた連続した一致ビット数分の上位ビット側のデータが予測データとして予測データレジスタ１１４へ出力される。具体的には、一致ビット判定回路１１３から予測データレジスタ１１４に対して、第２比較用データレジスタ１１２の上位ｍビットのデータ１１が出力される。

ここで、一致ビット情報信号９は一致ビット数ｍの値が０を示す状態となり、予測データレジスタ１１４には、（００００００００００）が格納されている。予測データレジスタ１１４のデータがＤＡ変換器１０７に入力され、２回目の変換の際の下位ビットの基準電位１２が発生される。

次に、２回目のサンプリング入力１に対して、ＡＤ変換を行い、２回目の変換終了後、１回目の変換結果が第１比較用データレジスタＣＭＰＤ１１１に転送格納され、２回目の変換結果が第２比較用データレジスタ１１２に格納される。

次に、第１比較用データレジスタ１１１の値と第２比較用データレジスタ１１２の値をもとに各ビットの比較が行われ、その比較結果に基づき、最上位から数えた連続した一致ビット数ｍを示す一致ビット情報信号９が一致ビット判定回路１１３から出力される。

ここで、第１比較用データレジスタ１１１の出力データ７が（１１１１１１１１１０）であり、第２比較用データレジスタ１１２の出力データ８が（１１１０００１００１）とすると、最上位ビットから数えた連続した一致ビット数ｍを示す一致ビット情報信号９が出力されると同時に、最上位ビットから数えた連続した一致ビット数ｍを示す一致ビット情報信号９(ｍ＝３)によって、一致ビット判定回路１１３から予測データレジスタ１１４へ第２比較データレジスタ１１２の上位３ビットのデータが出力される。その結果、予測データレジスタ１１４には、（１１１０００００００）が格納される。

次に、予測データレジスタ１１４のデータがＤＡ変換器１０７に入力され、３回目の変換の際の下位ビットの基準電位１２が発生される。

３回目の変換の際には、下位７ビットの変換が行われ、変換結果が下位ビット変換データレジスタ１１５に格納される。ここで、下位ビット変換データレジスタ１１５には（０００００１１１１０）が格納されている。

そして、下位ビット変換データレジスタ１１５からのデータ出力１４と予測データレジスタ１１４のデータ出力１５とが合わせられて、３回目の変換結果として（１１１００１１１１０）がＡＮｎＢＵＦ１１７に格納され、変換終了信号２０が出力される。

図３のように、１回目、２回目の変換においては、１０サイクル後に変換結果が出力されていたが、３回目の変換の際には、７サイクル後に変換結果を出力することができ、変換サイクルを短縮することができる。

４回目以降の動作については、３回目の動作と同様の繰り返すことにより、自動的に一致ビット情報を出力することで、変換サイクルを短縮させることができる。

（実施の形態２）
図４は、本発明の実施の形態２を示す逐次比較型ＡＤ変換装置のブロック図である。この逐次比較型ＡＤ変換装置は、図４に示すように、実施の形態１の予測型ＡＤ変換器の構成に、変換開始ビット選択レジスタ（ＢＩＴＳＲ）４１８を追加した構成となっている。その他の構成は図１の逐次比較型ＡＤ変換装置と同様である。

変換開始ビット選択レジスタ４１８は、予測データレジスタ１１４への出力データの最上位ビットからのビット数と変換開始ビットの設定とを行うレジスタである。変換開始ビット選択レジスタ４１８のビット構成を表１に示す。

図５に本発明の実施の形態２の動作フローを示す。この動作フローに基づいて、実施の形態２の動作を説明する。

まず、変換開始ビット選択レジスタ４１８のレジスタ設定を行う。ここでのレジスタ設定を、例えば表１の（０１）、つまり、インクリメントビット数が＋１になるように設定する。一致ビット数をｍとしたときに、変換開始ビットがｍ＋１になるように設定する。

一致ビット判定回路１１３による最上位ビットから数えた連続した一致ビット数ｍを示す一致ビット信号９の出力までのフローは、本発明の実施の形態１の動作フローと同様である。

一致ビット判定回路１１３からの一致ビット信号９と変換開始ビット選択レジスタ４１８のビット設定信号１７によって、予測データレジスタ１１４への上位ビットからの利用ビット数と変換開始ビットとがインクリメントされる。

この場合、第２比較用データレジスタ１１２の出力データを（１１０１１１０００１）とし、一致ビット判定回路１１３からの一致ビット信号９がｍ＝５であるとすると、一致ビット信号(ｍ'＝５−１＝４)となり、第２比較用データレジスタ１１２の上位ビットから４ビット目までが予測データレジスタ１１４に格納される（利用ビット）。

次の変換の際には、下位６ビットについてのみ変換を行い、上位４ビットの予測データと合わせて、変換結果として出力する。

図６において、実際には下位３ビットの変換のみを行えばよいが、変換開始ビット選択レジスタ４１８の設定により下位４ビットの変換を行うことで、破線で示されるように変動幅を広げることが可能となり、入力サンプリングの変化に追従することができるようになる。

また、１０ビットすべてが完全に一致した場合においても、常に下位Ｎビットについては変換を行うため、振幅の幅の微小なものに対しても追従が可能となる。

（実施の形態３）
図７は、本発明の実施の形態３の逐次比較型ＡＤ変換装置のブロック図である。この逐次比較型ＡＤ変換装置は、実施の形態１または実施の形態２の逐次比較型ＡＤ変換装置の構成に、上位ビット変換データレジスタ（ＭＳＢＲ）６００、変換結果（ＡＤ）ステータスレジスタ（ＡＮＳＴＲ）６０１、変換データの比較器６０２を追加した構成となっている。その他の構成は図１または図４の逐次比較型ＡＤ変換装置と同様の構成を有している。

ここで、上位ビット変換データレジスタ６００は、ｎビットレジスタで、上位Ｍビットの変換結果を格納するレジスタである。また、変換結果ステータスレジスタ６０1は、予測データレジスタ１１４の値と上位ビット変換データレジスタ６００の値とを比較し、両者の一致不一致の判定結果を格納するレジスタである。

変換データ比較器６０２は、予測データレジスタ１１４の値と上位ビット変換データレジスタのレジスタ値を入力とし、両者の一致、不一致の信号を出力させるものである。

図８に本発明３の動作フローを示す。基本的な動作は、本発明の実施の形態１または実施の形態２と同様である。違いは、以下に述べる通りである。ＡＤコントロールレジスタ１０２のある1ビットにリカバリーフラグを設け、このリカバリーフラグのビットが０の場合は、本発明の実施の形態１または実施の形態２と同様の動作を行う。

また、このリカバリーフラグのビットが１の場合は、下位ビットの変換の際に、上位ビットの変換も同時に行い、予測データと上位ビットの変換結果を比較することにより、一致、不一致の判定結果を変換結果ステータスレジスタ６０１に格納する。

この実施の形態によれば、下位ビットを変換すると同時に、上位ビットについても変換を行い、予測データと変換結果との一致、不一致を判定し、判定結果をＡＤステータスレジスタに格納することにより、常に正しい変換結果を出力させることができ、予測データが不一致の場合にリカバリーすることができる。

本発明にかかる逐次比較型ＡＤ変換方法および逐次比較型ＡＤ変換装置は、前ｉ回の変換結果におけるの上位ビット側の連続した一致ビットを自動的に判別して、今回の変換結果の上位ビットを予測することにより、変換サイクルの短縮ができるというを有し、アナログ信号をデジタル信号に変換する等として有用である。

本発明の実施の形態１の逐次比較型ＡＤ変換装置の構成を示すブロック図である。 本発明の実施の形態１における変換動作を示すフローチャートである。 本発明の実施の形態１の逐次比較型ＡＤ変換装置の動作を示すタイミングチャートである。 本発明の実施の形態２の逐次比較型ＡＤ変換装置の構成を示すブロック図である。 本発明の実施の形態２における変換動作を示すフローチャートである。 本発明の実施の形態３の逐次比較型ＡＤ変換装置の動作を示すタイミングチャートである。 本発明の実施の形態３の逐次比較型ＡＤ変換装置の構成を示すブロック図である。 本発明の実施の形態３における変換動作を示すフローチャートである。 従来の変換時間短縮モードをもつ逐次比較型ＡＤ変換装置の構成を示すブロック図である。

符号の説明

１ サンプリング入力
７ 第１比較データレジスタのデータ出力
８ 第２比較データレジスタのデータ出力
９ 一致ビット情報信号
１１ 格納予測データ出力
１２ 変換基準電位
１３ 上位ビット変換データ出力
１４ 下位ビット変換データ出力
１５ 予測データ出力
１６ デジタル出力
１７ ビットインクリメント信号
２０ 変換終了信号
１０１ 逐次比較型ＡＤ変換装置
１０２ ＡＤコントロールレジスタ（ＡＮＣＴＲ）
１０３ ＡＤコントローラ
１０４ サンプルホールド回路(ＳＨ回路)
１０５ ＡＤ変換器（ＡＤＣ）
１０６ ＳＡＲ(逐次比較レジスタ)
１０７ ＤＡ変換器(ＤＡＣ)
１１１ 第１比較用データレジスタ(ＣＭＰＤ１)
１１２ 第２比較用データレジスタ(ＣＭＰＤ２)
１１３ 一致ビット判定回路（ＢＩＴＣＲ）
１１４ 予測データレジスタ（ＦＢＲ）
１１５ 下位ビット変換データレジスタ（ＬＳＢＲ）
１１７ ＡＮｎＢＵＦ
４１８ 変換開始ビット選択レジスタ（ＢＩＴＳＲ）
６００ 上位ビット変換データレジスタ(ＭＳＢＲ)
６０１ ＡＤステータスレジスタ(ＡＮＳＴＲ)
６０２ 比較器
８０１ 変換時間短縮モードレジスタ（ＡＤＣＭ）
８０２ 下限・上限チェックコントローラ
８０３ フィードバックＢＩＴセレクタ

Claims (4)

1. ｎビット分解能を有する逐次比較型ＡＤ変換方法であって、前ｉ回（ｉは２以上の整数）の変換結果を互いに比較することにより、前記前ｉ回の変換結果における最上位ビットからの連続した一致ビットの数ｎ'を検出し、今回の変換時には、変換を下位側の(ｎ−ｎ')ビットについてのみ行い、上位側ｎ'ビットについては前記前ｉ回の変換結果の上位側ｎ'ビットのデータを利用し、下位側の(ｎ−ｎ')ビットの変換結果と合成してｎビットの変換結果を得る逐次比較型ＡＤ変換方法。
2. ｎビット分解能を有する逐次比較型ＡＤ変換装置であって、
   アナログ入力をサンプルホールドするサンプルホールド回路と、
   前記サンプルホールド回路の出力を逐次ＡＤ変換するＡＤ変換器および逐次比較レジスタと、
   前記ＡＤ変換器および逐次比較レジスタによるｎビットの変換結果のうち下位（ｎ−ｎ'）ビットのデータを格納する下位ビット変換結果レジスタと、
   前ｉ回の変換結果を格納する比較用データレジスタと、
   上位側ｎ'ビットの予測データを格納する予測データレジスタと、
   前記比較用データレジスタに格納した前ｉ回の変換結果を入力とし、前ｉ回（ｉは２以上）の変換結果を互いに比較することにより、前記前ｉ回の変換結果における最上位ビットからの連続した一致ビットの数ｎ'を検出して、前記一致ビットの数ｎ'を示す一致ビット情報を出力するとともに、前記予測データレジスタに前ｉ回の変換結果の上位側ｎ'ビットのデータを予測データとして入力する一致ビット判定回路とを備え、
   今回の変換時には、前記一致ビット情報を基にＡＤ変換器における変換対象ビット数を設定することにより変換を下位側の(ｎ−ｎ')ビットについてのみ行い、前記予測データレジスタに格納した上位側ｎ'ビットの予測データと、前記下位ビット変換結果レジスタに格納した下位側の(ｎ−ｎ')ビットの変換結果とを合成してｎビットの変換結果を得るようにした逐次比較型ＡＤ変換装置。
3. 所定の値ｓを設定する変換開始ビット選択レジスタを備え、前記一致ビット判定回路は、一致ビットの数ｎ'に代えて前記一致ビット判定回路で検出した一致ビットの数ｎ'から前記変換開始ビット選択レジスタに設定した値ｓだけ少ない数（ｎ'−ｓ）を一致ビット情報として出力するとともに、前記予測データレジスタに前ｉ回の変換結果の上位側（ｎ'−ｓ）ビットのデータを予測データとして入力するようにした請求項２記載の逐次比較型ＡＤ変換装置。
4. リカバリーフラグと、ＡＤ変換器および逐次比較レジスタによるｎビットの変換結果のうち上位ｎ'ビットのデータを格納する上位ビット変換結果レジスタと、予測データレジスタに格納された前ｉ回の変換結果の上位側ｎ'ビットのデータと前記上位ビット変換レジスタに格納された今回の上位側ｎ'ビットの変換結果とを比較する比較器と、前記比較器による比較結果を格納するＡＤステータスレジスタとを備え、
   リカバリーフラグが所定の状態のときに、ＡＤ変換器に上位側のｎ'ビットおよび下位側の(ｎ−ｎ')ビットの両方の変換を指示し、前記比較器を活性化するようにした請求項３記載の逐次比較型ＡＤ変換装置。
   
   

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