CN113114257B - 次高位超前逐次逼近模数转换器及控制方法 - Google Patents

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Abstract

公开了次高位超前逐次逼近模数转换器及控制方法，逐次逼近模数转换器中，全差分电容型数模转换器经由切换在其上极板产生参考电压，当ADC进入采样模式时，次高位超前电路同时对输入信号进行采样；采样开关进入保持状态后，ADC进行第一次比较，产生最高位，同时次高位超前电路经过比较产生次高位，经过SAR逻辑电路，同时产生前两位，之后以逐次逼近方式从高到低不断产生逐次逼近模数转换器的后续每一位输出，直到整个量化结束。本发明通过次高位超前电路，使得ADC的转换周期减少，同时减少了多比较器数量，使得多比较器输入端在全差分电容型数模转换器输出端引入的寄生电容减小，使得采样时间减少，提高了ADC的转换速率。

Description

次高位超前逐次逼近模数转换器及控制方法
技术领域
本发明涉及集成电路技术领域，具体为一种次高位超前逐次逼近模数转换器及控制方法。
背景技术
经典高速SAR ADC结构如图1所示，其通常采用异步时钟方式工作，在ADC内部产生时钟信号，控制多个比较器依次工作，这样消除了传统SAR ADC的比较器复位时间，降低了对高速时钟的需求。但是其控制次高位比较器工作的异步时钟需要等待此高位转换完成后产生，增加了转换延时，多比较器的设计也使得其在电容型数模转换器输出端引入了寄生电容，使得采样时间增加。比如一个500Msps，精度为6bit的SAR ADC，单次转换需要2ns，采样占500ps，单次转换需要250ps，次高位要等待最高位位转换完成再进行转换，降低了SARADC的工作速度。
在背景技术部分中公开的上述信息仅仅用于增强对本发明背景的理解，因此可能包含不构成本领域普通技术人员公知的现有技术的信息。
发明内容
针对背景技术中存在的问题，本发明提供了一种次高位超前逐次逼模数转换器及控制方法，其能利用次高位超期电路在最高位转换的同时进行次高位转换以加快ADC工作速度，同时它还减少了与电容型数模转换器输出端相连的多比较器数量，减小了寄生电容与采样时间，从而加快ADC工作速度。
本发明的目的是通过以下技术方案予以实现。
一种次高位超前逐次逼近模数转换器，其包括，
全差分电容型数模转换器，其经由切换产生的输出电压作为比较器比较的参考电压，
比较器阵列，其输入端连接所述全差分电容型数模转换器以接收所述输出电压且将所述输出电压量化成数字码，
次高位超前电路，其输入端连接输入信号，次高位超前电路比较所述输入信号产生次高位数字码，
逐次逼近逻辑数字电路，其输入端连接所述比较器阵列的输出端与所述次高位超前电路的输出端，基于所述数字码控制电容型数模转换器切换，以逐次逼近方式从高到低不断产生逐次逼近所述全差分电容型数模转换器模数转换器每一位输出，直到整个量化结束。
所述的次高位超前逐次逼近模数转换器中，全差分电容型数模转换器包括，
电容阵列，
采样开关S1，采样开关S1一端连接输入信号VIN，另一端连接全差分电容型数模转换器差分输出端，
采样开关S2，采样开关S2一端连接输入信号VIP，另一端连接全差分电容型数模转换器差分输出端。
所述的次高位超前逐次逼近模数转换器中，所述次高位超前电路包括，
次高位产生电路，其经由比较以产生次高位数字码，
采样开关S3，采样开关S3一端连接输入信号VIN，另一端连接次高位产生电路，
采样开关S4，采样开关S4一端连接输入信号VIP，另一端连接次高位产生电路。
所述的次高位超前逐次逼近模数转换器中，所述采样开关S1、S2、S3和S4的控制信号相同。
所述的次高位超前逐次逼近模数转换器中，比较器阵列的差分输入端连接所述全差分电容型数模转换器的差分输出端，比较器阵列的输出端连接所述逐次逼近逻辑数字电路，以控制全差分电容型数模转换器切换。
所述的次高位超前逐次逼近模数转换器中，全差分电容型数模转换器包括上极板，其经由切换以在上极板产生作为参考电压的输出电压。
所述的次高位超前逐次逼近模数转换器中，所述逐次逼近逻辑数字电路包括连接在比较器阵列输出端的延时可调的或非门阵列和SAR逻辑电路，所述或非门输出端与SAR逻辑电路相连，SAR逻辑电路根据比较器输出结果产生控制信号，控制全差分电容型数模转换器开关切换产生作为参考电压的输出电压。
所述的次高位超前逐次逼近模数转换器中，次高位超前逐次逼近模数转换器的周期分为采样阶段和转换阶段/>当采样阶段为高时，全差分电容型数模转换器作为采样电容对输入电压进行采样，采样结束后，采样阶段为低电平，转换阶段为高电平，通过比较器阵列的第一个比较器产生最高位数字码，同时次高位超前电路对输入电压进行采样，产生次高位数字码，通过逐次逼近逻辑数字电路同时产生前两位并控制全差分电容型数模转换器切换，之后以逐次逼近方式从高到低不断产生逐次逼近模数转换器的后续每一位输出。
所述的次高位超前逐次逼近模数转换器中，当采样阶段为高时，采样开关S1和S2关闭，全差分电容型数模转换器作为采样电容对差分输入信号VIN、VIP进行采样，采样结束后，采样阶段为低电平，采样开关S1和S2打开，转换阶段为高电平。
根据本发明另一方面，一种所述的次高位超前逐次逼近模数转换器的控制方法，其包括以下步骤，
全差分电容型数模转换器进行开关切换，其经由切换产生的输出电压作为比较器比较的参考电压，
次高位超前电路对输入信号采样与转换产生次高位数字码，
比较器阵列接收所输出电压量化成数字码，
逐次逼近逻辑数字电路基于所述数字码控制电容型数模转换器的切换，以逐次逼近方式从高到低不断产生逐次逼近模数转换器的后续每一位输出，直到整个量化结束。
与现有技术相比，本发明的有益效果是：本发明利用次高位超前电路在最高位转换的同时进行次高位转换，同时产生最高位与次高位数字码，从而减少转换周期，加快了模数转换器ADC的工作速度；本发明减少了与电容型数模转换器输出端相连的比较器数量，减小了寄生电容从而减少采样时间，从而加快ADC工作速度。
上述说明仅是本发明技术方案的概述，为了能够使得本发明的技术手段更加清楚明白，达到本领域技术人员可依照说明书的内容予以实施的程度，并且为了能够让本发明的上述和其它目的、特征和优点能够更明显易懂，下面以本发明的具体实施方式进行举例说明。
附图说明
通过阅读下文具体实施方式中的详细描述，本发明各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。说明书附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。显而易见地，下面描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。而且在整个附图中，用相同的附图标记表示相同的部件。
在附图中：
图1为现有技术的SAR ADC结构框图；
图2为本发明的次高位超前SAR ADC结构示意图；
图3为本发明的次高位超前电路结构示意图；
图4为本发明的次高位超前SAR ADC工作时序图。
以下结合附图和实施例对本发明作进一步的解释。
具体实施方式
下面将参照附图1至图4更详细地描述本发明的具体实施例。虽然附图中显示了本发明的具体实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
需要说明的是，在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可以理解，技术人员可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名词的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在通篇说明书及权利要求当中所提及的“包含”或“包括”为一开放式用语，故应解释成“包含但不限定于”。说明书后续描述为实施本发明的较佳实施方式，然所述描述乃以说明书的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附权利要求所界定者为准。
为便于对本发明实施例的理解，下面将结合附图以具体实施例为例做进一步的解释说明，且各个附图并不构成对本发明实施例的限定。
如图2所示，一种次高位超前逐次逼近模数转换器包括，
全差分电容型数模转换器，其经由切换产生的输出电压作为比较器比较的参考电压，
比较器阵列，其输入端连接全差分电容型数模转换器输出电压且将所述输出电压量化成数字码，
次高位超前电路，其输入端连接输入信号，经由比较产生次高位数字码，
逐次逼近逻辑数字电路，其输入端连接所述比较器的输出端与次高位超前电路输出端，基于所述数字码控制电容型数模转换器切换，以逐次逼近方式从高到低不断产生逐次逼近模数转换器后续每一位输出，直到整个量化结束。
所述的次高位超前逐次逼近模数转换器的优选实施例中，全差分电容型数模转换器包括电容阵列和控制信号为采样开关S1和S2，S1和S2左端分别连接输入信号VIN、VIP，右端分别连接全差分电容型数模转换器差分输出端。
所述的次高位超前逐次逼近模数转换器的优选实施例中，次高位超前电路包括次高位产生电路，控制信号为的采样开关S3、S4，经过比较，产生次高位数字码以实现次高位超前。
所述的次高位超前逐次逼近模数转换器的优选实施例中，比较器阵列差分输入端连接全差分电容型数模转换器差分输出端，输出端连接逐次逼近逻辑数字电路控制全差分电容型数模转换器切换。
所述的次高位超前逐次逼近模数转换器的优选实施例中，周期分为采样阶段和转换阶段/>当采样阶段为高时，全差分电容型数模转换器作为采样电容对输入电压进行采样，采样结束后，采样阶段为低电平，转换阶段为高电平，通过第一个比较器产生最高位数字码，同时次高位超前电路对输入电压进行采样，产生次高位数字码，通过逐次逼近逻辑数字电路同时产生前两位并控制全差分电容型数模转换器切换，之后以逐次逼近方式从高到低不断产生逐次逼近模数转换器的后续每一位输出。
在一个实施例中，如图2所示，本发明提供的次高位超前逐次逼近模数转换器，包括全差分电容型数模转换器、比较器阵列、次高位超前电路、逐次逼近逻辑数字电路，其输入端连接所述比较器的输出端与次高位超前电路输出端，基于所述数字码控制电容型数模转换器切换，以逐次逼近方式从高到低不断产生逐次逼近模数转换器后续每一位输出，直到整个量化结束。
全差分电容型数模转换器包括电容阵列和控制信号为采样开关S1和S2，S1和S2左端分别连接差分输入信号VIN、VIP，右端分别连接全差分电容型数模转换器差分输出端。
次高位超前电路，如图3所示，包括次高位产生电路，控制信号为的采样开关S3、S4，经过比较，产生次高位数字码以实现次高位超前。
比较器阵列差分输入端连接全差分电容型数模转换器差分输出端，输出端连接逐次逼近逻辑数字电路控制全差分电容型数模转换器切换。
逐次逼近逻辑数字电路包括连接在比较器阵列输出端的延时可调的或非门阵列，或非门输出端与SAR逻辑电路相连，SAR逻辑电路根据比较器输出结果产生控制信号，控制全差分电容型数模转换器开关切换，产生参考电压。
本发明的次高位超前的SAR ADC的量化范围为-VR到+VR,工作时序如图4所示。周期分为采样阶段和转换阶段/>
当采样阶段为高时，采样开关S1和S2关闭，全差分电容型数模转换器作为采样电容对差分输入信号VIN、VIP进行采样，采样结束后，采样阶段为低电平，采样开关S1和S2打开，转换阶段为高电平，采样时钟通过RS触发器的延时t1后产生使能信号ENn，该信号触发最高位比较器COMPn工作，最高位比较器COMPn比较VIN、VIP，经过比较器延时t2后转换得到最高位数字码Dn(DOUTNn与DOUTPn)，该数字码通过SAR逻辑电路控制全差分电容型数模转换器中最高位电容2^(n-1)C开关进行切换，若VIN>VIP，则DOUTNn＝1，DOUTPn＝0，N侧最高位电容2^(n-1)C开关保持接地状态，P侧最高位电容2^(n-1)C开关切换至VR,根据电荷守恒
2^(n)C*VIP＝2^(n-1)C*VIP1+2^(n-1)C*(VIP1-VR)
由上式可得
VIP1＝VIP+VR/2
VIN1＝VIN
若VIN<VIP，则DOUTNn＝0，DOUTPn＝1，P侧最高位电容2^(n-1)C开关保持接地状态，N侧最高位电容2^(n-1)C开关切换至VR,根据电荷守恒
2^(n)C*VIN＝2^(n-1)C*VIN1+2^(n-1)C*(VIN1-VR)
由上式可得
VIN1＝VIN+VR/2
VIP1＝VIP
同时在次高位超前电路中采样开关S3、S4对差分输入信号VIN、VIP进行采样，采样时钟通过RS触发器的延时t1后产生使能时钟信号EN，该信号控制次高位超前电路电容开关，并经过延迟(电容C上电压建立时间)后触发比较器工作，该次高位超前电路有两部分组成，它们的参考电压分别是VR/2和-VR/2。参考电压为VR/2的次高位超前电路中，根据电荷守恒可得，开关切换后差分比较器输出端电压为VIN、VIP+VR/2,若VIN>VIP+VR/2,则DOUTNn-1＝1，DOUTPn-1＝0，若VIN<VIP+VR/2,则DOUTNn-1＝0，DOUTPn-1＝1；同理，在参考电压为-VR/2的次高位超前电路中，根据电荷守恒可得，开关切换后差分比较器输出端电压为VIN、VI-VR/2,若VIN>VIP-VR/2,则DOUTNn-1＝1，DOUTPn-1＝0，若VIN<VIP+VR/2,则DOUTNn-1＝0，DOUTPn-1＝1。
图2电路中比较器COMPn-1被去掉，次高位数字码由次高位超前电路与最高位数字码同时产生，减少了比较器数量，使得多比较器输入端在全差分电容型数模转换器输出端引入的寄生电容减小，使得采样时间的减少，提高了ADC的转换速率。
通过工作时序图4可知，通过最高位比较器COMPn产生的数字码Dn(DOUTNn与DOUTPn)与次高位超前电路产生的数字码Dn-1(DOUTNn-1与DOUTPn-1)在电路中同时产生，若最高位数字码DOUTNn＝0，DOUTPn＝1，则根据参考电压为-VR/2的次高位超前电路结果进行次高位电容2^(n-2)C开关进行切换，若DOUTNn-1＝1，DOUTPn-1＝0，N侧次高位电容2^(n-2)C开关保持接地状态，P侧最高位电容2^(n-2)C开关切换至VR,同理根据电荷守恒可得
VIP2＝VIP+VR/4
VIN2＝VIN+VR/2
若最高位数字码DOUTNn＝1，DOUTPn＝0，则根据参考电压为VR/2的次高位超前电路结果进行次高位电容2^(n-2)C开关进行切换，若DOUTNn-1＝1，DOUTPn-1＝0，N侧次高位电容2^(n-2)C开关保持接地状态，P侧最高位电容2^(n-2)C开关切换至VR,同理根据电荷守恒可得
VIP2＝VIP+VR/2
VIN2＝VIN+VR/4
这样可以提前得到次高位数字码Dn-1，该数字码Dn-1与最高位数字码Dn经过SAR逻辑电路产生控制次高位电容2^(n-2)C开关进行切换，同时次高位数字码通过经过SAR逻辑电路延时t4(次高位电容2^(n-2)C建立时间)产生使能信号ENn-2触发比较器COMPn-2工作，经过转换得到数字码Dn-2。之后根据上述方法按照逐次逼近逻辑产生每一位数字码，在最低位数字码D1触发使能信号EN1后，使能信号EN1经过延时t5产生全局复位信号RST,RST经过延时t6后复位所有使能信号，包含次高位超前电路中使能信号EN，SAR ADC中使能信号EN1—ENn，使全部数字码复位等待下一次转换，复位信号RST由采样时钟上升沿复位。
采样时钟下降沿到次高位数字码Dn-1延时：
t3＝t1+t2
相比与未采用次高位超前电路的延时：
td＝t1+2*t2+t4
由此可知，延时减少了一个转换周期t2+t4。
基于上述，本发明的具有的优点在于：本发明通过次高位超前电路，在产生最高位数字码的同时产生次高位数字码，使得转换时间减少，同时减少了比较器数量，使得多比较器输入端在全差分电容型数模转换器输出端引入的寄生电容减小，使得采样时间的减少，提高了ADC的转换速率。
工业实用性
本发明所述的次高位超前逐次逼近模数转换器及控制方法可以在集成电路领域制造并使用。
以上结合具体实施例描述了本申请的基本原理，但是，需要指出的是，在本申请中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本申请的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本申请为必须采用上述具体的细节来实现。
为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本申请的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面和实施例，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。

Claims (9)

1.一种次高位超前逐次逼近模数转换器，其特征在于，其包括，
全差分电容型数模转换器，其经由切换产生的输出电压作为比较器比较的参考电压，
比较器阵列，其输入端连接所述全差分电容型数模转换器以接收所述输出电压且将所述输出电压量化成数字码，
次高位超前电路，其输入端连接输入信号，次高位超前电路比较所述输入信号产生次高位数字码，
逐次逼近逻辑数字电路，其输入端连接所述比较器阵列的输出端与所述次高位超前电路的输出端，基于所述数字码控制电容型数模转换器切换，以逐次逼近方式从高到低不断产生逐次逼近所述全差分电容型数模转换器模数转换器每一位输出，直到整个量化结束；
其中，次高位超前逐次逼近模数转换器的周期分为采样阶段φ s和转换阶段φ r，当采样阶段为高时，全差分电容型数模转换器作为采样电容对输入电压进行采样，采样结束后，采样阶段为低电平，转换阶段为高电平，通过比较器阵列的第一个比较器产生最高位数字码，同时次高位超前电路对输入电压进行采样，产生次高位数字码，通过逐次逼近逻辑数字电路同时产生前两位并控制全差分电容型数模转换器切换，之后以逐次逼近方式从高到低不断产生逐次逼近模数转换器的后续每一位输出。
2.如权利要求1所述的次高位超前逐次逼近模数转换器，其中，全差分电容型数模转换器包括，
电容阵列，
采样开关S1，采样开关S1一端连接输入信号VIN，另一端连接全差分电容型数模转换器差分输出端，
采样开关S2，采样开关S2一端连接输入信号VIP，另一端连接全差分电容型数模转换器差分输出端。
3.如权利要求2所述的次高位超前逐次逼近模数转换器，其中，所述次高位超前电路包括，
次高位产生电路，其经由比较以产生次高位数字码，
采样开关S3，采样开关S3一端连接输入信号VIN，另一端连接次高位产生电路，
采样开关S4，采样开关S4一端连接输入信号VIP，另一端连接次高位产生电路。
4.如权利要求3所述的次高位超前逐次逼近模数转换器，其中，所述采样开关S1、S2、S3和S4的控制信号相同。
5.如权利要求1所述的次高位超前逐次逼近模数转换器，其中，比较器阵列的差分输入端连接所述全差分电容型数模转换器的差分输出端，比较器阵列的输出端连接所述逐次逼近逻辑数字电路，以控制全差分电容型数模转换器切换。
6.如权利要求1所述的次高位超前逐次逼近模数转换器，其中，全差分电容型数模转换器包括上极板，其经由切换产生的输出电压作为比较器比较的参考电压。
7.如权利要求1所述的次高位超前逐次逼近模数转换器，其中，所述逐次逼近逻辑数字电路包括连接在比较器阵列输出端的延时可调的或非门阵列和SAR逻辑电路，所述或非门输出端与SAR逻辑电路相连，SAR逻辑电路根据比较器输出结果产生控制信号，控制全差分电容型数模转换器开关切换产生作为参考电压的输出电压。
8.如权利要求1所述的次高位超前逐次逼近模数转换器，其中，当采样阶段为高时，采样开关S1和S2关闭，全差分电容型数模转换器作为采样电容对差分输入信号VIN、VIP进行采样，采样结束后，采样阶段为低电平，采样开关S1和S2打开，转换阶段为高电平。
9.一种如权利要求1-8中任一项所述的次高位超前逐次逼近模数转换器的控制方法，其包括以下步骤，
全差分电容型数模转换器进行开关切换，其经由切换产生的输出电压作为比较器比较的参考电压，
次高位超前电路对输入信号采样与转换产生次高位数字码，
比较器阵列接收所输出电压量化成数字码，
逐次逼近逻辑数字电路基于所述数字码控制电容型数模转换器的切换，以逐次逼近方式从高到低不断产生逐次逼近模数转换器的后续每一位输出，直到整个量化结束。
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一种二进制缩放重组电容加权SAR ADC;曲维越;张钊锋;梅年松;;微电子学与计算机(第06期);全文 *

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