CN107832550B - 一种可变周期电容建立异步时序优化电路及优化方法 - Google Patents

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Abstract

一种可变周期电容建立异步时序优化电路及优化方法，电路结构包括VINP差分信号输入端、VINN差分信号输入端、VXP采样保持电路与VXN采样保持电路，VXP采样保持电路连接正N位二进制电容阵列的上极板，VXN采样保持电路连接负N位二进制电容阵列的上极板；VXP采样保持电路与VXN采样保持电路连接两级动态比较器；正N位二进制电容阵列的下极板连接CP阵列切换控制单元，负N位二进制电容阵列的下极板连接CN阵列切换控制单元；所述两级动态比较器的输出端连接可变周期控制单元与内部时钟产生单元。本发明通过分配给高位电容建立时间大于低位电容建立时间，避免了低位电容多余的等待时间。

Description

一种可变周期电容建立异步时序优化电路及优化方法
技术领域
本发明属于集成电路领域，涉及一种可变周期电容建立异步时序优化电路及优化方法。
背景技术
随着工艺尺寸的逐步缩小以及电容切换方式的改进，目前逐次逼近型模数转换电路不但可以实现中等分辨率下吉赫兹的超高速采样，还可以在低采样速率下实现超高分辨率，是当下研究最热的模数转换电路结构。高速逐次逼近型模数转换电路的性能限制因素包括二进制采样电容阵列的建立时间、比较器的锁存速度以及误差源(如比较器失调、回踢电容失配)耦合过来的开关噪声等。其中二进制采样电容阵列的建立时间为主要的限制因素。
传统类型逐次逼近型模数转换电路的采样电容阵列为二进制电容阵列，每增加一位，最高位电容增大一倍，因此，位数越高，电容切换的建立时间越长，且在电容切换过程中，高位电容建立所需时间远大于低位电容的建立所需时间。若采用相同周期，则在电容切换过程中，会给低位电容分配多余的建立时间，这是对有限周期的一种浪费。
发明内容
本发明的目的在于针对上述现有技术中的问题，提供一种可变周期电容建立异步时序优化电路及优化方法，采用可变周期异步时序控制，即高位电容采用长延时，低位电容采用短延时，使分配给高位电容的建立时间大于低位电容的建立时间，缩短电容切换的建立时间。
为了实现上述目的，本发明可变周期电容建立异步时序优化电路采用的技术方案为：
包括VINP差分信号输入端与VINN差分信号输入端，VINP差分信号输入端与VINN差分信号输入端分别通过采样开关K1与采样开关K2连接VXP采样保持电路与VXN采样保持电路，VXP采样保持电路连接正N位二进制电容阵列的上极板，VXN采样保持电路连接负N位二进制电容阵列的上极板；VXP采样保持电路与VXN采样保持电路连接两级动态比较器；正N位二进制电容阵列的下极板连接CP阵列切换控制单元，负N位二进制电容阵列的下极板连接CN阵列切换控制单元；所述两级动态比较器的输出端连接可变周期控制单元，可变周期控制单元的输出与内部时钟产生单元相连，内部时钟产生单元的输出反馈连接至可变周期控制单元；CP阵列切换控制单元与CN阵列切换控制单元上均设有能够相互切换的高电平信号端、低电平信号端及共模电压信号端，内部时钟产生单元能够产生CP阵列切换控制单元与CN阵列切换控制单元的切换时钟Clki，同时输出二进制电容阵列的比较结果B1:N。
所述两级动态比较器的输出端分为正输出端COUTP与负输出端COUTN，可变周期控制单元包括连接正输出端COUTP与负输出端COUTN的与非门、连接与非门输出端Valid_s的长、短两个延时链，以及用于选择当前状态延时的二选一多路选择器。
所述的二选一多路选择器包括PMOS管M1～M4以及NMOS管M5～M8，PMOS管M1漏端与PMOS管M2源端相连，PMOS管M2漏端与NMOS管M5漏端相连，NMOS管M5源端与NMOS管M6漏端相连，PMOS管M3漏端与PMOS管M4源端相连，PMOS管M4漏端与NMOS管M7漏端相连，NMOS管M7源端与NMOS管M8漏端相连，高电平分别与PMOS管M1及PMOS管M3源端相连，低电平分别与NMOS管M6及NMOS管M8源端相连，多路选择器输入端分别与PMOS管M1、NMOS管M6、PMOS管M3、NMOS管M8栅端相连，多路选择器输出端分别与PMOS管M2、PMOS管M4漏端相连；
与非门输出端Valid_s与长延时链及短延时链相连，长延时链输出端D0与PMOS管M1、NMOS管M6栅端相连，短延时链输出端D1与PMOS管M3、NMOS管M8栅端相连，内部时钟产生单元输出时钟Clkm+1与PMOS管M2、NMOS管M7栅端相连，时钟Clkm+1经过非门产生Clknm+1与PMOS管M4、NMOS管M5栅端相连，多路选择器输出Valid信号。
输出时钟Clkm+1控制二选一多路选择器选择高m位电容采用长延时，低N-m位电容采用短延时。内部时钟产生单元包括由N个D触发器组成的移位寄存器阵列及或非门；采样信号Clks分别与D触发器使能输入端相连，可变周期控制单元输出Valid信号与D触发器时钟端CLK相连，高电平VDD与第一个D触发器数据输入端相连，第i个D触发器输出端与第i+1个D触发器数据输入端相连，i＝2，…，N-2，第N个D触发器输出端及采样信号Clks、可变周期控制单元输出Valid信号连接或非门，第i个触发器输出端为Clki，或非门输出端为比较器时钟Clkc。所述的采样开关K1与采样开关K2采用栅压自举结构。
本发明可变周期电容建立异步时序优化方法，包括步骤：在采样阶段，输入信号VINP通过采样开关K1采样正N位二进制电容阵列的上极板VXP，输入信号VINN通过采样开关K2采样负N位二进制电容阵列的上极板VXN；采样结束后，采样开关K1与采样开关K2关断，两级动态比较器执行比较，比较结果输出至可变周期控制单元，通过内部时钟产生单元控制CP阵列切换控制单元及CN阵列切换控制单元，完成采样电容下极板所接电平由共模电压信号端向高电平信号端或低电平信号端的切换，同时输出二进制电容阵列的比较结果B1:N；可变周期控制单元输出Valid信号通过内部时钟产生单元产生不同周期的比较器时钟Clkc。
与现有技术相比，本发明时序优化电路具有如下的有益效果：内部时钟产生单元依次输出时钟信号Clk1～ClkN，不仅能够控制CP阵列切换控制单元与CN阵列切换控制单元，同时Clkm+1反馈连接至可变周期控制单元，实现高m位电容长延时，低N-m位电容短延时。因此可变周期控制单元提供给高位电容的建立时间大于低位电容的建立时间，避免了采用相同延时链情况下低位电容多余的等待时间。采用可变周期异步时序控制电容的建立时间，充分利用了该逐次逼近型模数转换电路的有限周期，一定程度上克服了高位电容建立时间限制采样速率的缺点，同时提高了电路鲁棒性，且基本不引入额外的硬件开销，不会增加模数转换电路的功耗及设计难度，在高采样率的逐次逼近型模数转换电路应用中具有重要意义。
与现有技术相比，本发明的时序优化方法具有如下的有益效果：通过向高位电容与低位电容提供不同的建立时间，可变周期控制单元输出Valid信号通过内部时钟产生单元产生不同周期的比较器时钟Clkc，避免采用相同延时链情况下低位电容多余的等待时间，缩短逐次逼近型模数转换电路中电容切换的建立时间，实现过程简单，不会增加电路的设计难度。
附图说明
图1本发明整体电路结构示意图；
图2本发明电路的内部时序图；
图3本发明内部时钟产生单元结构图；
图4本发明可变周期控制单元结构图；
具体实施方式
下面结合附图对本发明做进一步的详细说明。
参照图1，本发明逐次逼近型模数转换电路结构包括VINP差分信号输入端、VINN差分信号输入端、VXP采样保持电路、VXN采样保持电路、两级动态比较器K1、可变周期控制单元、内部时钟产生单元、CP阵列切换控制单元、CN阵列切换控制单元、高电平信号端VREF、低电平信号端GND及共模电压信号端VCM。在采样阶段，输入信号VINP通过采样开关K1采样到正N位二进制电容阵列的上极板VXP，输入信号VINN通过采样开关K2采样到负N位二进制电容阵列的上极板VXN。采样结束后，采样开关关断，比较器M1执行第一次比较，比较VXP-VXN与0的大小。比较结果COUTP及COUTN通过内部时钟产生单元产生Clki，来控制CP阵列切换控制单元及CN阵列切换控制单元，完成采样电容下极板所接电平由共模电平VCM向高电平VREF或低电平GND的切换；同时输出比较结果B1:N。
采样开关K1与采样开关K2采用栅压自举结构。采用高线性度的自举开关结构，以保证采样保持电路的线性度；正N位二进制采样电容阵列中，C1P＝C0P＝Cu，Ci+1P＝2CiP。VXP采样保持电路将输入信号VINP采样到正N位二进制电容阵列的上极板，即比较器的正向输入端。负N位二进制采样电容阵列中，C1N＝C0N＝Cu，Ci+1N＝2CiN。VXN采样保持电路将输入信号VINN采样到负N位二进制电容阵列的上极板，即比较器的负向输入端。内部时钟产生单元包括由N个D触发器组成的移位寄存器阵列，其中可变周期异步时序的控制优化通过可变周期控制单元产生的Valid信号使能D触发器，从而实现具有不同周期的比较器时钟Clkc。
参见图2，采样信号Clks为高电平时，为采样阶段；采样信号为低电平时，为转换阶段。比较器时钟Clkc为高电平时，转换电路为比较相即比较器执行比较；当Clkc为低电平时，转换电路处于电容切换相即CP、CN二进制电容阵列下极板根据比较结果执行切换。
本发明主要对高位电容建立时间和低位电容建立时间进行优化，采用高位电容长延时，低位电容短延时，实现高位电容的建立时间大于低位电容的建立时间，有效避免了低位电容建立完后多余的等待时间，同时为高位电容提供更多建立时间，提高电路鲁棒性。
为了保证电路实现简单，不引入额外的硬件消耗，设计中采用高m位电容同一延时，低N-m位电容同一延时。
参见图3，内部时钟产生单元由可变周期控制单元产生的Valid信号，作为产生时钟Clk1-ClkN的触发信号。在采样阶段，Clks为高电平，D触发器复位，输出时钟Clk1-ClkN均为低电平；此时通过或非门控制，Clkc也为低电平。采样阶段，比较器复位，输出结果COUTP和COUTN均为1，通过可变周期控制单元的与非门，Valid为低电平。
采样结束后Clks变为低电平，通过或非门控制，Clkc变为高电平，电路处于比较相。比较器执行比较，输出比较结果使Valid变为高电平；当D触发器检测到Valid上升沿，Clk1变为高电平，经CP阵列切换控制单元及CN阵列切换控制单元控制CN-1P、CN-1N电容下极板开始发生切换；同时或非门控制Clkc变为低电平，比较器结束比较。当电路处入电容切换相时，Clk1及第一次比较结果B1控制CN-1P、CN-1N电容下极板电平由VCM对称切换到高电平信号端VREF或低电平信号端GND；由于比较器时钟Clkc信号为低电平，比较器进行复位，Valid再次变为低电平，则或非门控制比较器时钟Clkc变为高电平，比较器开始比较，即电路经过电容切换相延时后再次由电容切换相进入比较相。电路工作状态依次在比较相和电容切换相之间切换，完成N-1次切换及N次比较(最低位电容不发生切换)，最终输出N位数字码B1:N。
参见图4，电路内部可变周期控制单元为了实现高m位长延时、低N-m位短延时，采用长、短两个延时链，并通过一个二选一多路选择器选择当前状态的延时。
可变周期控制单元的具体工作过程为：
比较器输出COUTP、COUTN通过与非门产生Valid_s信号，经过长短两个延时链到达二选一多路选择器，受Clkm+1控制选择输出，最终输出信号Valid。本发明采用的二选一多路选择器电路结构简单，当控制信号c＝Clkm+1为高电平时，输出
Figure GDA0002262330490000061
当控制信号c为低电平时，输出
Figure GDA0002262330490000062
具体电路中控制信号为Clkm+1，即二选一多路选择器输出结果表示为
Figure GDA0002262330490000063
当Clkm+1为低电平时，Valid_s通过长延时链得到Valid信号，当Clkm+1由低电平变为高电平后，Valid_s通过短延时链得到Valid信号。Valid信号会控制内部时钟产生单元中的或非门，最终实现不同周期的Clkc，低位电容建立时间缩短，并小于高位电容建立时间。本发明通过延时链中反相器的个数调节缩短的时间量。
本发明通过提供给高位电容的建立时间大于低位电容的建立时间，避免了采用相同延时链情况下低位电容多余的等待时间，采用可变周期异步时序控制电容的建立时间，充分利用了该逐次逼近型模数转换电路的有限周期，一定程度上克服了高位电容建立时间限制采样速率的缺点，同时提高电路鲁棒性，电路实现简单，基本不引入额外的硬件开销，不会增加模数转换电路的功耗及设计难度，在高采样率的逐次逼近型模数转换电路中具有重要意义。

Claims (5)

1.一种可变周期电容建立异步时序优化电路，其特征在于：包括VINP差分信号输入端与VINN差分信号输入端，VINP差分信号输入端与VINN差分信号输入端分别通过采样开关K1与采样开关K2连接VXP采样保持电路与VXN采样保持电路，VXP采样保持电路连接正N位二进制电容阵列的上极板，VXN采样保持电路连接负N位二进制电容阵列的上极板；VXP采样保持电路与VXN采样保持电路连接两级动态比较器；正N位二进制电容阵列的下极板连接CP阵列切换控制单元，负N位二进制电容阵列的下极板连接CN阵列切换控制单元；所述两级动态比较器的输出端连接可变周期控制单元，可变周期控制单元的输出与内部时钟产生单元相连，内部时钟产生单元的输出反馈连接至可变周期控制单元；所述两级动态比较器的输出端分为正输出端COUTP与负输出端COUTN，可变周期控制单元包括连接正输出端COUTP与负输出端COUTN的与非门、连接与非门输出端Valid_s的长、短两个延时链，以及用于选择当前状态延时的二选一多路选择器；所述的二选一多路选择器包括PMOS管M1～M4以及NMOS管M5～M8，PMOS管M1漏端与PMOS管M2源端相连，PMOS管M2漏端与NMOS管M5漏端相连，NMOS管M5源端与NMOS管M6漏端相连，PMOS管M3漏端与PMOS管M4源端相连，PMOS管M4漏端与NMOS管M7漏端相连，NMOS管M7源端与NMOS管M8漏端相连，高电平分别与PMOS管M1及PMOS管M3源端相连，低电平分别与NMOS管M6及NMOS管M8源端相连，多路选择器输入端分别与PMOS管M1、NMOS管M6、PMOS管M3、NMOS管M8栅端相连，多路选择器输出端分别与PMOS管M2、PMOS管M4漏端相连；与非门输出端Valid_s与长延时链及短延时链相连，长延时链输出端D0与PMOS管M1、NMOS管M6栅端相连，短延时链输出端D1与PMOS管M3、NMOS管M8栅端相连，内部时钟产生单元输出时钟Clkm+1与PMOS管M2、NMOS管M7栅端相连，时钟Clkm+1经过非门产生Clknm+1与PMOS管M4、NMOS管M5栅端相连，多路选择器输出Valid信号；比较器输出COUTP、COUTN通过与非门产生Valid_s信号，经过长短两个延时链到达二选一多路选择器，受Clkm+1控制选择输出，最终输出信号Valid；CP阵列切换控制单元与CN阵列切换控制单元上均设有能够相互切换的高电平信号端、低电平信号端及共模电压信号端，内部时钟产生单元能够产生CP阵列切换控制单元与CN阵列切换控制单元的切换时钟Clki，同时输出二进制电容阵列的比较结果B1:N。
2.根据权利要求1所述的可变周期电容建立异步时序优化电路，其特征在于：输出时钟Clkm+1控制二选一多路选择器选择高m位电容采用长延时，低N-m位电容采用短延时。
3.根据权利要求1所述的可变周期电容建立异步时序优化电路，其特征在于：内部时钟产生单元包括由N个D触发器组成的移位寄存器阵列及或非门；采样信号Clks分别与D触发器使能输入端相连，可变周期控制单元输出Valid信号与D触发器时钟端CLK相连，高电平VDD与第一个D触发器数据输入端相连，第i个D触发器输出端与第i+1个D触发器数据输入端相连，i＝2，…，N-2，第N个D触发器输出端及采样信号Clks、可变周期控制单元输出Valid信号连接或非门，第i个触发器输出端为Clki，或非门输出端为比较器时钟Clkc。
4.根据权利要求1所述的可变周期电容建立异步时序优化电路，其特征在于：所述的采样开关K1与采样开关K2采用栅压自举结构。
5.一种基于权利要求1所述可变周期电容建立异步时序优化电路的优化方法，其特征在于，包括以下步骤：在采样阶段，输入信号VINP通过采样开关K1采样到正N位二进制电容阵列的上极板VXP，输入信号VINN通过采样开关K2采样到负N位二进制电容阵列的上极板VXN；采样结束后，采样开关K1与采样开关K2关断，两级动态比较器执行比较，比较结果输出至可变周期控制单元，通过内部时钟产生单元控制CP阵列切换控制单元及CN阵列切换控制单元，完成采样电容下极板所接电平由共模电压信号端向高电平信号端或低电平信号端的切换，同时输出二进制电容阵列的比较结果B1:N；可变周期控制单元输出Valid信号通过内部时钟产生单元产生不同周期的比较器时钟Clkc。
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