CN110518912B - Sar adc的比较器时钟产生电路及高速逐次逼近型模数转换器 - Google Patents

Abstract

本发明提供一种SAR ADC的比较器时钟产生电路，包括信号输入模块、延时模块、调节模块和时钟模块；所述信号输入模块用于为所述调节模块提供第一控制信号Clke；所述延时模块用于根据SAR ADC的采样信号Clkin和第二控制信号Clkinn生成第三控制信号Clki，其中所述第二控制信号Clkinn为所述采样信号Clkin的反相信号；所述时钟模块用于根据所述第二控制信号Clkinn和第三控制信号Clki产生时钟信号Clko<i>；所述调节模块根据所述第一控制入信号Clke和所述时钟信号Clko<i>产生第四控制信号Clk，所述第四控制信号Clk作为所述比较器的输入信号。当SAR ADC处于高速采样状态时，比较器时钟产生电路所产生的比较器的比较时钟同样工作在高频状态，满足SAR ADC对于高速转换的要求。

Description

SAR ADC的比较器时钟产生电路及高速逐次逼近型模数转 换器

技术领域

本发明属于模拟或数模混合集成电路技术领域，涉及一种针对SAR ADC的比较器时钟产生电路及高速逐次逼近型模数转换器。

背景技术

近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速逐次逼近型模数转换器(SAR ADC)的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，SAR ADC具有天然的低功耗优势，特别是在纳米级工艺节点下，SAR ADC的速度又得到了巨大的提升。因此，高速SAR ADC成为目前模数转换器的研究热点。由于同步SAR ADC中需要产生一个高频的内部时钟，会消耗大量的功耗，同时，随着采样频率的不断提高，高频时钟的产生变得越来越困难，提出了异步SAR ADC结构。

异步SAR ADC结构的原理图和时序图如图1所示，传统SAR ADC的主要模块包括比较器模块(comp)，比较器时钟延迟模块(delay)、数字逻辑模块(SAR logic)和开关电容模块(DAC)，传统SAR ADC时序图1所示。其中，信号Clk为比较器的时钟信号，当Clk为低电平时，比较器处于复位状态，当Clk为高电平时，比较器处于比较状态，信号Va为比较器的输出信号。当信号Clk和Va都为低电平时，比较器处于复位状态，当Clk由低电平变为高电平后，比较器进入比较状态，比较器完成一次比较后，Va随之由低点平变为高电平，完成一次比较过程后，经过一个延迟单元(delay)的延迟(Tdelay)之后，Clk由高电平变为低电平，Va随之由高点平变为低电平，比较器再次进入复位状态，再经过延迟单元(delay)的延迟(Tdelay)之后，Clk再次变为高电平，比较器开始第二次比较。在异步SAR ADC的设计中，延迟单元的设计是一个需要折衷考虑的地方。

以5位SAR ADC为例进行说明，传统异步技术中高速采样时逐次逼近路线图和时序图如图2所示，当时钟信号Clkin为高电平时，SAR ADC处于采样状态，输入信号Vinp和Vinn被采样到采样电容上，当时钟信号Clkin由高电平变为低电平后，SAR ADC处于逐次逼近状态。比较器控制时钟Clk为低电平时，比较器处于复位状态，比较器控制时钟Clk为高电平时，比较器处于比较状态。由图2可知，图1中的延迟单元(delay)的延迟时间和电容阵列的建立时间需要进行匹配，使得每一次比较器控制时钟Clk由低电平变为高电平时，电容阵列已经建立完成，从而保证SAR ADC的精度。因此，需要在电容阵列建立完成之后和比较器开始比较之前留一定的时间裕度，如图2所示，t2，t3和t4为上述时间裕度。但是，在某些应用情况下，SAR ADC的转换速度和精度相比，需要先满足SAR ADC的转换速度，此时，需要电容阵列的建立和比较器开始比较之前的时间裕度尽量少。如图2所示，电容阵列第二次建立完成和比较器第二次比较之间没有预留时间裕度，这会使得SAR ADC的精度有所降低，但是，能够保证SAR ADC的转换速度。为了保证在下一次采样开始前逐次逼近过程必须完成，在最后一次逐次逼近过程完成后和下一次采样开始之前，需要预留一段短暂的等待时间。如图2所示，在高速采样的情况下，等待时间较短。在传统异步SAR ADC的设计中，由于图1中的延迟电路(delay)的延迟时间和采样速度无关，电路设计一旦完成，每一次电容阵列建立完成到比较器开始比较的时间也是固定的。

SAR ADC的应用过程中，有时也会应用于低速采样。传统异步技术中低速采样时逐次逼近路线图和时序图如图3所示，由于传统异步SAR ADC延迟电路(delay)的延迟时间和采样速度无关，在低速采样的情况下，比较器的比较时钟Clk仍然工作在高速状态，和高速采样情况相比，电容阵列建立完成时间和比较器开始比较的时间之间的延迟没有变化。而在最后一次逐次逼近过程完成后和下一次采样开始之前，等待时间明显增加。等待时间的增加并没有提高SAR ADC的精度，因此，传统异步SAR ADC在低速采样情况下，会出现了较大的时间浪费。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SAR ADC的比较器时钟产生电路。

为实现上述目的及其他相关目的，本发明提供一种SAR ADC的比较器时钟产生电路，该比较器时钟产生电路包括信号输入模块、延时模块、调节模块和时钟模块；

所述信号输入模块用于为所述调节模块提供第一控制信号Clke；

所述延时模块用于根据SAR ADC的采样信号Clkin和第二控制信号Clkinn生成第三控制信号Clki，其中所述第二控制信号Clkinn为所述采样信号Clkin的反相信号；

所述时钟模块用于根据所述第二控制信号Clkinn和第三控制信号Clki产生时钟信号Clko<i>；

所述调节模块根据所述第一控制入信号Clke和所述时钟信号Clko<i>产生第四控制信号Clk，所述第四控制信号Clk作为所述比较器的输入信号。

可选地，所述延迟模块包括多个串联连接的延迟单元和连接于所述延迟单元输出端的第一开关单元Mi，所述第一开关单元Mi的闭合与断开由所述第二控制信号Clkinn控制。

可选地，所述延迟单元包括至少一个反相器；若所述延迟单元包括至少两个反相器，则至少两个所述反相器串联连接。

可选地，所述调节模块包括多个串联连接的电阻单元，每个电阻单元并联连接一第二开关单元Ki，所述第二开关单元Ki的闭合与断开由所述时钟信号Clko<i>控制，连接两相邻电阻单元之间的连接线与地之间形成第一寄生电容，连接两相邻第二开关单元Ki之间的连接线与地之间形成第二寄生电容。

可选地，所述时钟模块为D触发器。

可选地，所述D触发器的数据输入端作为第三控制信号Clki的端，D触发器的使能端与复位端作为第二控制信号Clkinn的输入端，D触发器的数据输出端作为时钟信号Clko<i>的输出端。

可选地，所述信号输入模块为三输入或门。

可选地，当第二开关单元Ki的控制信号Clko<i>为低电平时，第二开关单元Ki断开；当第二开关单元Ki的控制信号Clko<i>为高电平时，第二开关单元Ki导通。

为实现上述目的及其他相关目的，本发明提供一种高速逐次逼近型模数转换器，其特征在于，包括所述的比较器时钟产生电路和比较器，所述比较器时钟产生电路与所述比较器连接。

如上所述，本发明的一种SAR ADC的比较器时钟产生电路及高速逐次逼近型模数转换器，具有以下有益效果：

(1)当SAR ADC处于高速采样状态时，异步逐次逼近逻辑所产生的比较器的比较时钟同样工作在高频状态，满足SAR ADC对于高速转换的要求。

(2)当SAR ADC处于低速采样状态时，异步逐次逼近逻辑所产生的比较器的比较时钟同样工作在低频状态，在满足SAR ADC对于转换速度要求的情况下，提升了SAR ADC的精度。

(3)本发明实现了异步SAR ADC速度和精度之间的良好折衷，解决了传统异步SARADC比较器控制时钟频率无法根据采样频率变化而变化的问题。

附图说明

图1为异步SAR ADC工作框图和时序图；

图2为传统异步技术中高速采样时逐次逼近路线图和时序图；

图3为传统异步技术中低速采样时逐次逼近路线图和时序图；

图4为本发明一实施例中SAR ADC比较器自适应时钟技术逐次逼近路线图和时序图；

图5为本发明一实施例中SAR ADC的比较器时钟产生电路的示意图；

图6为本发明一实施例中延迟模块的示意图；

图7为本发明一实施例中时钟信号生成模块的示意图；

图8为本发明一实施例中控制时钟信号生成模块的时序图；

图9为本发明一实施例中调节模块的示意图；

图10为随输入信号变化本发明和传统技术在高频和低频采样频率下SNDR变化对比图；

图11为本发明和传统技术在随采样频率变化SNDR变化对比图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明提出一种SAR ADC比较器自适应时钟技术。仍然以5位SAR ADC为例进行说明，如图4所示，如果比较器控制信号Clk的工作频率能够跟随SAR ADC的采样频率变化而变化。当SAR ADC的采样频率较高时，比较器的控制信号Clk工作在高频状态，使得比较器的工作速度能搞满足SAR ADC的高速要求；当SAR ADC的采样频率较低时，比较器的控制信号Clk工作在低频状态，使得比较器的工作速度能够满足SAR ADC的精度要求。使得最后一次逐次逼近完成后到下一次采样之间的等待时间被控制在一个合理范围内，从而，就可以实现SARADC精度和速度时间的良好折衷。

如图5所示，本发明提出了一种SAR ADC的比较器时钟产生电路，包括信号输入模块、延时模块、调节模块和时钟模块；

所述信号输入模块用于为所述调节模块提供第一控制信号Clke；

所述延时模块用于根据SAR ADC的采样信号Clkin和第二控制信号Clkinn生成第三控制信号Clki，其中所述第二控制信号Clkinn为所述采样信号Clkin的反相信号；

所述时钟模块用于根据所述第二控制信号Clkinn和第三控制信号Clki产生时钟信号Clko<i>；

所述调节模块根据所述第一控制入信号Clke和所述时钟信号Clko<i>产生第四控制信号Clk，所述第四控制信号Clk作为所述比较器的输入信号。

在一实施例中，当Clk为高电平时，比较器处于比较状态，当Clk为低电平时，比较器处于复位状态。

在一实施例中，信号输入模块为或门，该或门具有三个输入端和一个输出端，信号输入模块的三个输入信号分别为delay_en、Sa和Va，或门根据这三个输入信号生成一个输出信号，即第一控制信号Clke，第一控制信号Clke作为调节模块的输入信号。

在一实施例中，所述延迟模块包括多个串联连接的延迟单元和连接于延迟单元输出端的第一开关单元Mi，第一开关单元Mi连接到地，所述第一开关单元Mi的闭合与断开由所述第二控制信号Clkinn控制，根据第二控制信号Clkinn和延迟单元的输出信号产生第三控制信号Clki。

如图6所示，延迟模块包括了五个延迟单元，每个延迟单元包括两个串联连接的反相器，在每个延迟单元的输出端连接了一个第一开关单元Mi。其中，每个延迟单元包括两个反相器，通过反相器的延迟作用产生延迟信号。

采样信号Clkin作为第一级延迟单元的输入信号，经过两个反相器后输出控制信号I，控制信号I与开关单元M1的输出信号共同作用产生控制信号Clk1；第二级延迟单元将控制信号I作为输入信号，经过两个反相器后输出控制信号II，控制信号II和开关单元M2的输出信号共同作用产生控制信号Clk2；第三级延迟单元将控制信号II作为输入信号，经过两个反相器后输出控制信号III，控制信号III和开关单元M3的输出信号共同作用产生控制信号Clk3；第四级延迟单元将控制信号III作为输入信号，经过两个反相器后输出控制信号IV，控制信号IV和开关单元M4的输出信号共同作用产生控制信号Clk4；第五级延迟单元将控制信号IV作为输入信号，经过两个反相器后输出控制信号V，控制信号V和开关单元M5的输出信号共同作用产生控制信号Clk5。

如图7所示，所述时钟模块为D触发器。

所述D触发器的数据输入端作为第三控制信号Clki的端，D触发器的使能端与复位端作为第二控制信号Clkinn的输入端，D触发器的数据输出端作为时钟信号Clko<i>的输出端。

图8为控制时钟信号生成模块的时序图。在SAR ADC的设计中，采样时间和逐次逼近时间之间存在一个固定的比例关系。当SAR ADC采样频率较高时，SAR ADC采样信号Clkin为高电平的时间较短，会有更少的第三控制信号Clki(i＝1，2,3,4,5，…)由复位时的低电平变为高电平。那么，当第二控制信号Clkinn的上升沿来临时，通过D触发器DFF的锁存作用，会有更少的时钟信号Clko<i>(i＝1,2,3,4,5,…)被锁存为高电平。因此，调节模块中会有更多的第二开关单元Ki(i＝1,2,3,4,5,…)导通，这会减小调节模块的延迟时间，从而减小了比较器两次比较之间的时间间隔，从而增加了电容阵列建立不完全时比较器就进行比较所带来的误差。随着SAR ADC采样频率的降低，SAR ADC采样信号Clkin为高电平的时间增加，会有更多的第三控制信号Clki(i＝1,2,3,4,5,…)由复位时的低电平变为高电平。那么，当第二控制信号Clkinn的上升沿来临时，通过D触发器DFF的锁存作用，会有更多的时钟信号Clko<i>(i＝1,2,3,4,5,…)被锁存为低电平。因此，调节模块中会有更多的第二开关单元Ki(i＝1,2,3,4,5,…)断开，这会增加调节模块的延迟时间，从而增加了比较器两次比较之间的时间间隔，从而明显减小了电容阵列建立不完全时比较器就进行比较所带来的误差。

在一实施例中，所述调节模块包括多个串联连接的电阻单元，每个电阻单元并联连接一第二开关单元Ki，所述第二开关单元Ki的闭合与断开由所述时钟信号Clko<i>控制，连接两相邻电阻单元之间的连接线与地之间形成第一寄生电容，连接两相邻第二开关单元Ki之间的连接线与地之间形成第二寄生电容，第一寄生电容和第二寄生电容结合形成寄生电容Cp。当第二开关单元Ki的控制信号Clko<i>(i＝1,2,3,4,5,…)为低电平时，第二开关单元Ki(i＝1,2,3,4,5,…)断开；当第二开关单元Ki的控制信号Clko<i>(i＝1,2,3,4,5,…)为高电平时，第二开关单元Ki(i＝1,2,3,4,5,…)导通。

其中，Clkin为SAR ADC的采样信号，Clkin为低电平时，SAR ADC处于逐次逼近状态，第二控制信号Clkinn为采样信号Clkin的反相信号，第三控制信号Clki(i＝1,2,3,4,5,…)被开关下拉到低电平。当采样信号Clkin由低电平变为高电平后，SAR ADC处于采样状态，由于反相器的延迟效果，第三控制信号Clki(i＝1,2,3,4,5,…)会相继由低电平变为高电平，当采样信号Clkin再次变为低电平时，第三控制信号Clki(i＝1,2,3,4,5,…)再次被同时下拉到低电平。第三控制信号Clki(i＝1,2,3,4,5,…)输入到D触发器DFF的信号输入端D，第二控制信号Clkinn同时输入到D触发器的时钟端CLK和复位端R，当第二控制信号Clkinn为低电平时，D触发器的输出端Q被复位为0，当第二控制信号Clkinn上升沿来临时，D触发器DFF的输入端D的信号跟随第四控制信号Clkinn的上升沿，传递到输出端Q。

在一实施例中，第二开关单元Ki可以为一开关，在另一实施例中，第二开关单元Ki可以采用多个开关串联、并联或串联并联相结合的方式。电阻单元可以采用多个电阻串联、并联或串联并联相结合的方式。

如图9所示，包括了五个开关单元和五个电阻单元，当控制信号Clko<1>为低电平时，开关单元K1断开，当控制信号Clko<1>为高电平时，开关单元K1导通；当控制信号Clko<2>为低电平时，开关单元K2断开，当控制信号Clko<2>为高电平时，开关单元K2导通；当控制信号Clko<3>为低电平时，开关单元K3断开，当控制信号Clko<3>为高电平时，开关单元K3导通；当控制信号Clko<4>为低电平时，开关单元K4断开，当控制信号Clko<4>为高电平时，开关单元K4导通；当控制信号Clko<5>为低电平时，开关单元K5断开，当控制信号Clko<5>为高电平时，开关单元K5导通。

通过上述技术，使得当SAR ADC采样频率较高时，可以牺牲一定的精度来换取SARADC的转换速度。当SAR ADC采样频率较低时，可以通过增加比较器两次比较之间的时间延迟来保证在每一次比较时，电容阵列都能完全建立，从而提高了SAR ADC的精度。通过上述技术，实现了SAR ADC速度和精度之间的折衷，避免了传统异步SAR ADC速度和精度之间不能折衷的缺点。

在一实施例中，采用65nm CMOS工艺，采用传统技术和本发明的方法分别设计了一个12位100MHz采样率SAR ADC。采用二进制权重电容结构，单位电容取值位3fF。随输入信号变化，本发明方法和传统技术在高频和低频采样频率下SNDR变化对比图如图10所示，由图11可知，在高频采样情况下，随着输入信号频率的变化，本发明和传统技术的SNDR相差不大。因为在高频采样情况下，本发明和传统技术的比较时钟都工作在高频状态，此时，电容阵列建立不完全所导致的误差在两种技术下时相同的。但是，随着采样频率的降低，在较低的采样频率下，本发明的SNDR明显得到了提高，而传统技术的SNDR几乎和高频情况相同。上述仿真结果说明，在低频状态下，本发明通过降低比较器控制时钟的频率，消除了电容阵列建立不完全所造成误差。而传统技术由于比较器控制时钟的频率没有发生变化，因此，电容阵列建立不完全所带来的误差仍然存在。在相同输入频率下，本发明和传统技术在随采样频率变化SNDR变化对比图如图11所示。由图11可知，在相同输入频率情况下，当采样频率较高时，本发明和传统技术的SNDR相差较小，而随着采样频率的降低，采用本发明后，SAR ADC的SNDR明显提高，而采样传统技术的SAR ADC的SNDR变化较小。上述仿真结果说明本发明能够实现对异步SAR ADC中比较器比较时钟的有效调节，从而提高SAR ADC在低频下的精度。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种SARADC的比较器时钟产生电路，其特征在于，该比较器时钟产生电路包括信号输入模块、延时模块、调节模块和时钟模块；

所述信号输入模块用于为所述调节模块提供第一控制信号Clke；

所述延时模块用于根据SARADC的采样信号Clkin和第二控制信号Clkinn生成第三控制信号Clki，其中所述第二控制信号Clkinn为所述采样信号Clkin的反相信号；

所述时钟模块用于根据所述第二控制信号Clkinn和第三控制信号Clki产生时钟信号

Clko<i>；

所述调节模块根据所述第一控制信号Clke和所述时钟信号Clko<i>产生第四控制信号Clk，所述第四控制信号Clk作为所述比较器的输入信号；

所述延时模块包括多个串联连接的延迟单元和连接于所述延迟单元输出端的第一开关单元Mi，所述第一开关单元Mi的闭合与断开由所述第二控制信号Clkinn控制。

2.根据权利要求1所述的比较器时钟产生电路，其特征在于，所述延迟单元包括至少一个反相器。

3.根据权利要求1或2所述的比较器时钟产生电路，其特征在于，所述延迟单元包括至少两个反相器，至少两个所述反相器串联连接。

4.根据权利要求1所述的比较器时钟产生电路，其特征在于，所述调节模块包括多个串联连接的电阻单元，每个电阻单元并联连接一第二开关单元Ki，所述第二开关单元Ki的闭合与断开由所述时钟信号Clko<i>控制，连接两相邻电阻单元之间的连接线与地之间形成第一寄生电容，连接两相邻第二开关单元Ki之间的连接线与地之间形成第二寄生电容。

5.根据权利要求1所述的比较器时钟产生电路，其特征在于，所述时钟模块为D触发器。

6.根据权利要求5所述的比较器时钟产生电路，其特征在于，所述D触发器的数据输入端作为第三控制信号Clki的端，D触发器的使能端与复位端作为第二控制信号Clkinn的输入端，D触发器的数据输出端作为时钟信号Clko<i>的输出端。

7.根据权利要求1所述的比较器时钟产生电路，其特征在于，所述信号输入模块为三输入或门。

8.根据权利要求6所述的比较器时钟产生电路，其特征在于，

当第二开关单元Ki的控制信号Clko<i>为低电平时，第二开关单元Ki断开；

当第二开关单元Ki的控制信号Clko<i>为高电平时，第二开关单元Ki导通。

9.一种高速逐次逼近型模数转换器，其特征在于，包括如权利要求1～8任意一项所述的比较器时钟产生电路和比较器，所述比较器时钟产生电路与所述比较器连接。

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