CN107835021B - 一种可变延时异步时序控制电路及控制方法 - Google Patents

一种可变延时异步时序控制电路及控制方法 Download PDF

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Abstract

一种可变延时异步时序控制电路及控制方法，控制电路的VINP差分信号输入端与VINN差分信号输入端分别通过采样开关k1与采样开关k2连接VXP采样保持电路与VXN采样保持电路，VXP采样保持电路连接正N位DAC二进制电容阵列的上极板，VXN采样保持电路连接负N位DAC二进制电容阵列的上极板；VXP采样保持电路与VXN采样保持电路连接比较器；正N位DAC二进制电容阵列的下极板连接Cp阵列开关控制单元，负N位DAC二进制电容阵列的下极板连接Cn阵列开关控制单元；比较器的输出端连接SAR逻辑控制单元；本发明通过在比较相和电容切换相采用不同的延时电路，减少比较器完成比较后不必要的等待时间。

Description

一种可变延时异步时序控制电路及控制方法
技术领域
本发明涉及集成电路领域，具体涉及一种可变延时异步时序控制电路及控制方法。
背景技术
模数转换电路主要应用在无线通讯、软件无线电和毫米波成像系统中。在多种模数转换电路结构中，逐次逼近型存在低功耗的优势，优化控制时序能够有效提高逐次逼近型模数转换电路的采样速率，且不会增加额外的功耗以及电路设计的复杂度。
逐次逼近型模数转换电路的控制时序主要有同步时序电路和异步时序电路两种，同步时序的周期由最长的比较器时间加最大的电容建立时间确定，这将限制ADC的采样速率。另外在当前高速SAR ADC的设计中，若采用同步时序将要求吉赫兹的外部时钟，同时要求外部时钟的时钟抖动足够小，这将大大增加外部时钟的设计难度。
异步时序电路能够有效解决同步时序电路存在的问题，异步时序在转换的过程中分为比较相和电容切换相，分别对应异步时序的高低电平，传统结构的异步时序中比较相和电容切换相的时间相同，如标准65nmCMOS工艺下，实际电路中比较器的比较时间为200ps左右，电容切换的时间为2ns左右，因此传统结构的异步时序中存在不必要的等待时间。由于高采样速率及高分辨率SAR ADC的内部时钟已达数百赫兹甚至吉赫兹，因此需要尽量简化内部电路的逻辑结构，减小逻辑门的个数，从而降低逻辑门延时对整体电路性能的影响。
发明内容
本发明的目的在于针对上述现有技术中的问题，提供一种可变延时异步时序控制电路及控制方法，大幅度减小转换过程中比较相的延时，能够有效提高模数转换器的采样速率，且电路实现简单，基本不引入额外的硬件电路开销，也不会增加电路的设计难度。
为了实现上述目的，本发明的可变延时异步时序控制电路在结构上包括VINP差分信号输入端与VINN差分信号输入端，VINP差分信号输入端与VINN差分信号输入端分别通过采样开关k1与采样开关k2连接VXP采样保持电路与VXN采样保持电路，VXP采样保持电路连接正N位DAC二进制电容阵列的上极板，VXN采样保持电路连接负N位DAC二进制电容阵列的上极板；VXP采样保持电路与VXN采样保持电路连接两级动态比较器；正N位DAC二进制电容阵列的下极板连接Cp阵列开关控制单元，负N位DAC二进制电容阵列的下极板连接Cn阵列开关控制单元；两级动态比较器的输出端连接SAR逻辑控制单元，两级动态比较器的正输出端COUTP与负输出端COUTN经过SAR逻辑控制单元中的与非门后产生信号Valid_s，再通过可变延时单元输出携带不同延时的Valid信号，可变延时单元分为比较相延时链和电容切换延时链，可变延时单元的输出接到移位寄存器阵列，生成电容切换控制时钟Clki以及比较器的比较时钟Clkc；Cp阵列开关控制单元与Cn阵列开关控制单元上均设有能够相互切换的高电平信号端、低电平信号端及共模电压信号端。
可变延时单元由反相器级连构成，传递高电平的快通路上管子采用较大的宽长比，实现比较相的短延时，传递低电平的慢通路上管子采用较小的宽长比，实现电容切换相的长延时。
Cp阵列开关控制单元包括N个CiP电容下极板电压切换单元，Cn阵列开关控制单元包括N个D触发器、延时链、或非门NORi2、非门NOTi及CiN电容下极板电压切换单元；
SAR逻辑控制单元输出电容切换控制时钟Clki、两级动态比较器(M1)的正输出端COUTP以及采样信号Clks与D触发器相连，D触发器输出Q端与CiP电容下极板电压切换单元相连，CiP电容下极板电压切换单元输出与正N位DAC二进制采样电容阵列中的电容CiP下极板相连，D触发器非端输出
Figure GDA0002357101850000021
端与CiN电容下极板电压切换单元相连，CiN电容下极板电压切换单元输出与负N位DAC二进制采样电容阵列中的电容CiN下极板相连；
信号Clkib与延时链相连，延时链输出及采样信号Clks与或非门NORi2相连，或非门NORi2输出信号dClki与非门NOTi相连，非门NOTi输出为信号dClkib。
所述的CiP电容下极板电压切换单元与CiN电容下极板电压切换单元结构相同，均包括与非门NANDi、或非门NORi1、PMOS管M2及M4、NMOS管M1及M3、高电平信号端、低电平信号端及共模电压信号端；CiN电容下极板电压切换单元的与非门NANDi输入端与D触发器
Figure GDA0002357101850000031
端输出及信号dClki输出端相连，与非门NANDi输出端与PMOS管M2栅端相连，或非门NORi1输入端与D触发器
Figure GDA0002357101850000032
端输出及信号dClkib输出端相连，高电平信号端与PMOS管M2源端相连，低电平信号端与NMOS管M1源端相连，共模电压信号端与NMOS管M3漏端及PMOS管M4源端相连，PMOS管M2漏端、NMOS管M1漏端、NMOS管M3源端及PMOS管M4漏端与CiN电容下极板电压切换单元的输出端相连。
所述的采样开关k1与采样开关k2均采用自举开关。
本发明可变延时异步时序控制电路的控制方法，包括以下步骤：在采样阶段，输入信号VINP经过采样开关k1采样到正N位DAC二进制电容阵列的上极板，输入信号VINN经过采样开关k2采样到负N位DAC二进制电容阵列的上极板；采样结束后，采样开关k1及采样开关k2关断，两级动态比较器执行第一次比较，比较VXP-VXN与0的大小；经过一个比较相延时后，比较器完成比较，且两级动态比较器的正输出端COUTP与负输出端COUTN通过SAR逻辑控制单元控制DAC二进制电容阵列的切换，同时输出第一次的比较结果B1；当VXP>VXN时，二进制电容阵列最高位电容CN-1p的下极板通过CP阵列开关控制单元控制切换到低电平信号端，CN-1n的下极板通过CN阵列开关控制单元控制切换到共模电压信号端，同时输出B1＝1；若VXP<VXN，则电容的切换方向相反，此时的输出B1＝0；经过一个电容切换相延后，完成电容下极板电压切换及建立；随后两级动态比较器执行第二次比较，比较VXP-VXN与1/2VREF的大小；依此类推完成所有电容的比较和切换，输出最终的转换数字码B1:N。
与现有技术相比，本发明的时序控制电路具有如下的有益效果：通常比较器的传输延时远小于电容切换过程中的建立时间，因此若在比较相和电容切换相采用相同的延时，即比较时钟Clkc的占空比为50％时，延时主要由电容切换相决定，这样会造成比较器执行比较后，存在着不必要的等待时间。本发明中通过在比较相和电容切换相采用不同的延时电路，大大减少了比较器执行完成比较后不必要的等待时间，经实测，比较时钟Clkc的占空比为15％，最终转换所需的时间仅为固定延时情况下的57％。本发明两级动态比较器输出端经过SAR逻辑控制单元中的与非门后产生信号Valid_s，再通过可变延时单元输出携带不同延时的Valid信号，采用触发器非端输出减少了内部逻辑门的个数，本发明时序控制电路的结构简单，基本不引入额外的硬件开销，能够切实有效的应用于逐次逼近型模数转换器。
与现有技术相比，本发明的时序控制方法具有如下的有益效果：通过在比较相和电容切换相采用不同的延时电路，有效的缩短了比较相的延迟时间，提高逐次逼近型模数转换电路的采样速率，实现过程简单，不引入额外的硬件电路开销，不会增加电路的设计难度。
附图说明
图1本发明时序控制电路的结构示意图；
图2本发明电路的内部时序图；
图3本发明SAR逻辑控制单元电路图；
图4Cp阵列开关控制单元与Cn阵列开关控制单元电路图；
具体实施方式
下面结合附图对本发明做进一步的详细说明。
参见图1，本发明应用于逐次逼近型模数转换器的可变延时异步时序控制电路包括VINP差分信号输入端、VINN差分信号输入端、VXP采样保持电路、VXN采样保持电路、两级动态比较器M1、SAR逻辑控制电路、Cp阵列开关控制单元、Cn阵列开关控制单元、高电平信号端VREF、低电平信号端GND、共模电压信号端VCM。在采样阶段，输入信号VINP经过采样开关k1采样到正N位DAC二进制电容阵列的上极板，输入信号VINN经过采样开关k2采样到负N位DAC二进制电容阵列的上极板。采样结束后，采样开关k1及采样开关k2关断，两级动态比较器M1执行第一次比较，比较VXP-VXN与0的大小。经过一个比较相延时后，两级动态比较器M1完成比较，且正输出端COUTP与负输出端COUTN的输出结果通过SAR逻辑控制电路控制二进制电容阵列的切换，同时输出第一次的比较结果B1。
当VXP>VXN时，二进制电容阵列的最高位电容CN-1p的下极板通过CP阵列开关控制单元控制切换到GND，CN-1n的下极板通过CN阵列开关控制单元控制切换到VREF，同时输出B1＝1；若VXP<VXN，则电容的切换方向相反，此时的输出B1＝0。经过一个电容切换相延后，完成电容下极板电压切换及建立。继而比较器将执行第二次比较，比较VXP-VXN与1/2VREF的大小。依此类推完成所有的比较和电容切换，输出最终的转换数字码B1:N。
电容由高位向低位依次切换过程中，CiP及CiN下极板进行对称切换。CiP下极板由VCM切换到VREF，CiN下极板由VCM切换到GND，对比较电平贡献-2i-10·VREF；CiP下极板由VCM切换到GND，CiN下极板由VCM切换到VREF，对比较电平贡献2i-10·VREF。
参见图2，本发明电路的内部时序中，当采样信号Clks为高电平时，为采样阶段；采样信号Clks为低电平时，为转换阶段。Clkc是转换电路中比较相和电容切换相的控制信号即比较器时钟：当Clkc为高电平时，电路处于比较相即比较器执行比较；当Clkc为低电平时，电路处于电容切换相即二进制电容阵列根据比较结果执行切换。
本发明中主要对比较相延时和电容切换相延时进行了优化。通常情况下，比较器的传输延时远小于电容切换过程中的建立时间，因此若在比较相和电容切换相采用相同的延时，即Clkc占空比为50％时，延时主要由电容切换相决定，这样会造成比较器执行完比较后，存在着不必要的等待时间。本发明中通过在比较相和电容切换相采用不同的延时电路，大大减少了比较器执行完比较后不必要的等待时间，有效提高了模数转换器的采样速率。
参见图3，电路内部中的SAR逻辑控制电路由较器输出结果COUTP和COUTN经过与非门及可变延时单元后产生信号Valid，该信号作为产生时钟Clk1-ClkN的触发信号。
在采样阶段，Clks为高电平，D触发器复位，输出时钟Clk1-ClkN均为低电平；此时Clkc也为低电平，比较器不比较，比较器的输出结果COUTP和COUTN置位为1，通过与非门Valid_s为低电平，通过慢通路传递低电平，因此Valid、Clk1～ClkN、Clkc均为低电平。采样结束后，Clks变为低电平，通过或非门Clkc为高电平，比较器执行比较，输出比较结果使Valid_s信号变为高电平，并经过快通路传递高电平，Valid信号变为高电平。D触发器检测到Valid上升沿，Clk1为高电平，同时Clkc变为低电平，即实现小的比较相延时。在电容切换阶段，Clkc信号为低电平，比较器复位，Valid_s信号为低电平，经过慢通路传递低电平，产生Valid信号为低电平，使Clkc变为高电平，即实现大的电容切换相延时。依次类推，通过该电路即可实现比较相延时小于电容切换相延时，得到占空比小于50％的Clkc。
从实现过程可见，本发明时序控制方法没有增加额外的硬件开销，有效的缩短了比较相的延迟时间，提高逐次逼近型模数转换电路的采样速率。
参见图4，Cp阵列开关控制单元与Cn阵列开关控制单元分别控制正、负N位电容阵列中各电容下极板所接电平。总体电路中包含N个电容切换控制单元，完成N-1次电容切换(最低位不切换)。其中COUTP为比较器的输出结果，经过触发器非端输出第i次比较结果Bi；Clki为SAR逻辑控制电路产生的时钟，用于控制触发器输出第i位的比较结果。
采样阶段，正、负二进制DAC电容阵列下极板均接VCM。当输出第i位结果时，Clki产生上升沿，此时输出比较结果Bi。此后Clki保持高电平不变，当COUTP状态发生变化即第i+1位结果Bi+1产生时，Bi仍保持不变。由图中可以看出，当Bi＝0时，电容CiP的下极板切换到VREF，电容CiN的下极板切换到GND；当Bi＝1时，电容CiP的下极板切换到GND，电容CiN的下极板切换到VREF。本发明为减小电容阵列开关控制电路的逻辑延时，采用D触发器的非端输出，这样能够省掉SAR逻辑控制电路中的两个非门，有效减小了控制单元的逻辑延时。同时，从图中可以看出当Clks为高电平时，电容CiN、CiP的下极板接VCM。为了避免在Clks变为高电平时M1、M2不能及时关断，M3、M4不能及时导通使得电容的下极板发生不必要的切换，设计中使Clks通过或非门及非门产生dClki和dClkib信号，共同控制M1～M4的导通。当电路处于采样阶段时，Clks为高电平，通过或非门控制dClki为低电平，则M2关断，M4导通；dClkib为高电平，则M1关断，M3导通，保证了采样阶段电容的下极板接VCM。当电路处于转换阶段时，Clks变为低电平，当Clki上升沿来时，通过或非门控制dClki为高电平，dClkib为低电平，M3、M4均截止，由Bi控制电容下极板的切换。
本发明中在模数转换电路的转换过程中比较相与电容切换相具有不同的延时，减小比较器比较完成后不必要的等待时间，有效提高逐次逼近型模数转换器的采样速率，且该方法不引入额外的硬件开销，不会增加模数转换电路的功耗及设计难度。

Claims (5)

1.一种可变延时异步时序控制电路，其特征在于：包括VINP差分信号输入端与VINN差分信号输入端，VINP差分信号输入端与VINN差分信号输入端分别通过采样开关k1与采样开关k2连接VXP采样保持电路与VXN采样保持电路，VXP采样保持电路连接正N位DAC二进制电容阵列的上极板，VXN采样保持电路连接负N位DAC二进制电容阵列的上极板；VXP采样保持电路与VXN采样保持电路连接两级动态比较器；正N位DAC二进制电容阵列的下极板连接Cp阵列开关控制单元，负N位DAC二进制电容阵列的下极板连接Cn阵列开关控制单元；两级动态比较器的输出端连接SAR逻辑控制单元，两级动态比较器的正输出端COUTP与负输出端COUTN经过SAR逻辑控制单元中的与非门后产生信号Valid_s，再通过可变延时单元输出携带不同延时的Valid信号，可变延时单元分为比较相延时链和电容切换延时链，可变延时单元的输出接到移位寄存器阵列，生成电容切换控制时钟Clki以及比较器的比较时钟Clkc；Cp阵列开关控制单元与Cn阵列开关控制单元上均设有能够相互切换的高电平信号端、低电平信号端及共模电压信号端；所述的Cp阵列开关控制单元包括N个CiP电容下极板电压切换单元，Cn阵列开关控制单元包括N个D触发器、延时链、或非门NORi2、非门NOTi及CiN电容下极板电压切换单元；
SAR逻辑控制单元输出电容切换控制时钟Clki、两级动态比较器的正输出端COUTP以及采样信号Clks与D触发器相连，D触发器输出Q端与CiP电容下极板电压切换单元相连，CiP电容下极板电压切换单元输出与正N位DAC二进制采样电容阵列中的电容CiP下极板相连，D触发器非端输出
Figure FDA0002544145620000011
端与CiN电容下极板电压切换单元相连，CiN电容下极板电压切换单元输出与负N位DAC二进制采样电容阵列中的电容CiN下极板相连；
信号Clkib与延时链相连，延时链输出及采样信号Clks与或非门NORi2相连，或非门NORi2输出信号dClki与非门NOTi相连，非门NOTi输出为信号dClkib。
2.根据权利要求1所述的可变延时异步时序控制电路，其特征在于：所述的可变延时单元由多个反相器级连构成，传递高电平的快通路上管子采用较大的宽长比，实现比较相的短延时，传递低电平的慢通路上管子采用较小的宽长比，实现电容切换相的长延时。
3.根据权利要求1所述的可变延时异步时序控制电路，其特征在于：所述的CiP电容下极板电压切换单元与CiN电容下极板电压切换单元结构相同，均包括与非门NANDi、或非门NORi1、PMOS管M2及M4、NMOS管M1及M3、高电平信号端、低电平信号端及共模电压信号端；CiN电容下极板电压切换单元的与非门NANDi输入端与D触发器
Figure FDA0002544145620000021
端输出及信号dClki输出端相连，与非门NANDi输出端与PMOS管M2栅端相连，或非门NORi1输入端与D触发器
Figure FDA0002544145620000022
端输出及信号dClkib输出端相连，高电平信号端与PMOS管M2源端相连，低电平信号端与NMOS管M1源端相连，共模电压信号端与NMOS管M3漏端及PMOS管M4源端相连，PMOS管M2漏端、NMOS管M1漏端、NMOS管M3源端及PMOS管M4漏端与CiN电容下极板电压切换单元的输出端相连。
4.根据权利要求1所述的可变延时异步时序控制电路，其特征在于：所述的采样开关k1与采样开关k2均采用自举开关。
5.一种基于权利要求1所述可变延时异步时序控制电路的控制方法，其特征在于，包括以下步骤：在采样阶段，输入信号VINP经过采样开关k1采样到正N位DAC二进制电容阵列的上极板，输入信号VINN经过采样开关k2采样到负N位DAC二进制电容阵列的上极板；采样结束后，采样开关k1及采样开关k2关断，两级动态比较器执行第一次比较，比较VXP-VXN与0的大小；经过一个比较相延时后，比较器完成比较，且两级动态比较器的正输出端COUTP与负输出端COUTN通过SAR逻辑控制单元控制DAC二进制电容阵列的切换，同时输出第一次的比较结果B1；当VXP>VXN时，二进制电容阵列最高位电容CN-1p的下极板通过CP阵列开关控制单元控制切换到低电平信号端，CN-1n的下极板通过CN阵列开关控制单元控制切换到共模电压信号端，同时输出B1＝1；若VXP<VXN，则电容的切换方向相反，此时的输出B1＝0；经过一个电容切换相延后，完成电容下极板电压切换及建立；随后两级动态比较器执行第二次比较，比较VXP-VXN与1/2VREF的大小，VREF为高电平信号端电压；依此类推完成所有电容的比较和切换，输出最终的转换数字码B1:N。
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