CN116015304B

CN116015304B - 一种基于环形放大器差分输出的模拟触发异步时序电路

Info

Publication number: CN116015304B
Application number: CN202310329600.1A
Authority: CN
Inventors: 陈功; 汤职源; 黄红; 杨文钊; 张�杰; 石跃; 凌味未; 董倩宇
Original assignee: Chengdu University of Information Technology
Current assignee: Chengdu University of Information Technology
Priority date: 2023-03-30
Filing date: 2023-03-30
Publication date: 2023-06-20
Anticipated expiration: 2043-03-30
Also published as: CN116015304A

Abstract

本发明公开了一种基于环形放大器差分输出的模拟触发异步时序电路，涉及集成电路领域，包括：时钟生成模块、并行采样模块、数据多路复用模块；并行采样模块包括多路流水线结构ADC；每路流水线结构ADC包括时钟产生电路、流水线转换结构、延迟对准寄存器阵列和数字校正电路；每级流水线转换结构包括MDAC和子ADC；MDAC包括采样保持电路、子DAC和级间增益电路，级间增益电路用于产生触发信号，使用组合逻辑控制流水线结构ADC。本发明采用环形放大器产生模拟触发时序信号，解决了在单通道内部建立高速时钟的设计难题，实现具有高度集成化的高速高精度ADC。

Description

一种基于环形放大器差分输出的模拟触发异步时序电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种基于环形放大器差分输出的模拟触发异步时序电路。

背景技术

ADC模拟触发技术实质上是一种异步时序设计技术。异步时序能够有效减少ADC对高速时钟的需求。仅需要主时钟在ADC外部进行使能操作，并提供输出代码对齐即可。最为常见的方法是在SAR ADC内部，应用差分模拟信号进入比较器来产生一个脉冲控制逻辑。

基于SAR ADC结构实现的模拟触发技术在全局上，仍然用统一时钟信号进行数据采样、结果输出等过程。其异步时序控制方式主要应用于内部的数据转换过程，通过检测前一位数据转换的完成，触发下一位数据开始转换。在多时钟域的背景下，ADC的控制时钟容易受到干扰从而影响ADC的精度性能。同时，该同步时序设计法为了实现ADC的数据同步，需要在ADC内部生成一个数倍于芯片主频时钟的高速时钟，对时钟产生电路提出高性能的设计挑战。

发明内容

本发明提出一种基于环形放大器差分输出的模拟触发异步时序电路，解决上述问题。

一种基于环形放大器差分输出的模拟触发异步时序电路，包括：

所述时钟生成模块，用于产生频率fs的多相时钟信号；

所述并行采样模块，包括多路流水线结构ADC，用于接收多相时钟信号，对模拟输入信号进行采样；

所述多路复用模块，用于接收各路流水线结构ADC的采样数据，根据各路采样时钟相位先后关系，对数据进行并串转换拼接；

每路所述流水线结构ADC包括时钟产生电路、流水线转换结构、延迟对准寄存器阵列和数字校正电路；

所述时钟产生电路，用于产生两组相位不交叠时钟控制信号，控制所述流水线转换结构的多级流水线利用不同的时序使电路交替工作；

所述流水线转换结构，用于将转换操作分成多级进行，每级转换得到一定位的数字输出位，形成流水线工作方式；

所述延迟对准寄存器阵列，用于将各级流水线转换结构的输出数据调整同步；

所述数字校正电路，用于利用冗余位对转换结果进行一定的纠错；

每级的流水线转换结构包括MDAC和子ADC；

所述MDAC包括采样保持电路、子DAC以及级间增益电路，用于实现数模转换、减法、放大和采样保持四项功能；

所述采样保持电路用于采集子DAC输出的模拟信号，并将采样值保持到下一个时钟周期到来，再供给后级电路量化处理；

所述子DAC，用于将每级的流水线转换结构中的数字输出码转变为模拟信号；

所述级间增益电路为差分输入差分输出环形放大器，用于产生触发信号，使用组合逻辑控制所述流水线结构ADC。

可选地，所述并行采样模块包括3路多级结构的流水线结构ADC，3路流水线结构ADC以采样速率fs/3交替对模拟输入信号进行采样。

可选地，所述子ADC包括比较器阵列，用于将输入信号与一系列参考电压输入比较器阵列进行比较，得到数字码，当输入信号电压大于连接到比较器的参考电压，则该比较器输出为逻辑高电平，否则输出为逻辑低电平。

可选地，所述比较器阵列输出为温度计编码，温度计编码通过一个译码器转换为二进制码。

可选地，还包括信号监测电路，所述信号监测电路由逻辑门电路组成，用于监测环形放大器产生的触发信号。

本发明的有益效果：本发明在ADC内部应用组合逻辑构成的异步时序模块来控制ADC的逻辑模块，ADC只需要一个外置的主时钟进行同步控制，在ADC内部不用引入高速时钟，无需再考虑时钟树的约束、优化和物理层次设计问题，从而大幅降低ADC的集成化设计难度。同时，也降低了对时钟发送器和PLL的性能要求。

附图说明

图1为本发明多通道2.5GSPs 12bit 流水线ADC方案框图；

图2为本发明单路ADC的流水线通道架构示意图；

图3为本发明差分设计的环形放大器电路图；

图4为本发明环形放大器工作状态示意图；

图5为本发明利用环形放大器产生的异步时序信号监测电路图；

图6为本发明全差分环形放大器的瞬态波形图。

实施方式

为使本申请的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本申请作进一步详细说明。

如图1所示，本发明实施例提供一种基于环形放大器差分输出的模拟触发异步时序电路，包括时钟生成模块、并行采样模块以及多路复用模块（Data multiplexing，DM）。所述时钟生成模块、并行采样模块以及数据多路复用模块构成多路ADC时钟交替采样结构。频率fs（周期为Ts）的时钟生成模块产生多相时钟信号，由其控制并行采样模块的各子通道ADC交替对模拟输入信号进行采样。若将输入被采样信号表示为x（t），那第i路通道的采样时刻相较于第一路通道的采样时刻延迟（i-1）Ts秒，则i路通道的采样数据的表达式：x_i（n）=x（nMTs+iTs），其中i=0，1，…M-1，n为自然数，M为通道数。多路复用模块接收各路通道的采样数据，根据各路通道采样时钟相位先后关系，对数据进行并串转换拼接，达到采样频率为fs的采样效果。

在一个实施例中，所述并行采样模块包括3路多级结构的流水线结构ADC，并行采样模块的各子通道ADC以采样速率fs/3交替对模拟输入信号进行采样。单路ADC最高采样速率1 GSPs，3路ADC具备最高采样速率2.5 GSPs，分辨率位数为12 bit，信噪失真比（SNDR）高于66 dB，有效位数高于10.6 bit。ADC应用常规的低功耗设计技术，规划模拟核心和数字核心均采用1V供电电压，参考电压符合满量程范围，即0~1V量程范围。

流水线结构ADC如图2所示，所述流水线结构ADC由时钟产生电路、流水线转换结构、延迟对准寄存器阵列和数字校正电路构成。所述时钟产生电路用于产生两组相位不交叠时钟控制信号，控制六级流水线，利用不同的时序使电路交替工作。所述流水线转换结构将转换操作分成多级进行，每一级转换得到一定位的数字输出位，形成流水线工作方式，提高了转换速率。所述延迟对准寄存器阵列将各级流水线的输出数据调整同步。所述数字校正电路利用冗余位对转换结果进行一定的纠错。

每级的流水线转换结构包括MDAC（Multiplying Digital-to-Analog Converter）和子ADC。所述MDAC用于实现数模转换、减法、放大和采样保持四项功能。所述MDAC包括采样保持电路、子DAC和级间增益电路。采样保持电路用于采集子DAC输出的模拟信号，并将采样值保持到下一个时钟周期到来，再供给后级电路量化处理。所述子DAC的作用是将每级的流水线转换结构中的数字输出码转变为模拟量。所述级间增益电路为差分输入差分输出环形放大器，用于产生触发信号，使得ADC内部能够使用组合逻辑设计完成数字逻辑控制电路。环形放大器可以利用模拟信号产生一个准备信号，完全用组合逻辑控制流水线ADC。以此解决在通道内部建立高速时钟的设计难题，并有效改善时钟抖动带来的不利影响。

所述子ADC包括比较器阵列，采用的是低精度的全并行（Flash）结构，将输入信号与一系列参考电压输入比较器阵列进行比较，得到数字码。当输入信号电压大于连接到比较器的参考电压，则该比较器输出为逻辑高电平，否则输出为逻辑低电平。比较器阵列输出为温度计编码，最后温度码通过一个译码器转换为二进制码。图2是一个12 bit的六级流水线结构ADC，由5个2.5 bit和1个2 bit Flash ADC组成。

如图3所示，基于全差分结构环形放大器的工作特性，监测生成触发信号，用于控制流水线ADC工作。通过在第二级添加一个电压差，利用反馈稳定原理，使输出级晶体管不完全导通（亚阈值/弱反型），即输出电阻无穷大，形成一个稳定环形放大器的主极点。为了确保输出晶体管工作在亚阈值区，在两个信号路径之间施加偏置电压，以确保当输入信号（VIN）接近共模电压时，第三级晶体管偏置在亚阈值区。由于环形放大器的输出级工作在亚阈值区，消耗电流极小，且输出阻抗大，这使环形放大器的开环增益能达到80dB以上，可满足10~12位的精度要求；同时，由于充放电速度快，所以能满足高速应用。

如果死区电压足够大，环形放大器将根据时间上的三个阶段进行划分，分别是振荡状态、趋稳状态和稳状态定，如图4所示。在开关电容电路中，环形放大器工作在两个阶段：1）复位或自动归零阶段，以消除反相器的跳闸点和电路共模电压的压差；2）放大阶段。放大阶段从振荡状态开始，然后经过趋稳状态阶段，最终达到稳定状态。在开始工作时，环形放大器逐渐接近设置的跳闸点，然后围绕这个值振荡，试图稳定，最后达到稳定状态并锁定该状态。

图5所示的信号监测电路由简单的逻辑门电路组成，用于监测环形放大器产生的触发信号。考虑A、B、C、D四个节点电压的二进制值，对RAMP的四个节点的电压变化进行检测。当环形放大器在振荡状态阶段，各节点电压的二进制值可构建等式关系，即A=B，C=D，所以逻辑函数式AB’CD’不可能等于“1”。在稳定状态阶段，死区电压的动态形成导致A和B、C和D分开，此时各节点的逻辑关系为A=C=“1”，B=D=“0”，逻辑函数的结果为“1”。基于此逻辑关系，在DMODE=“1”时产生触发信号，逻辑函数的结果输入到一个简单的门控锁存器中，该锁存器捕获并保持当下信号的第一个检测边缘。逻辑函数的输出接一个门控闩锁，捕获并保持第一个沿。为了避免在启动瞬间检测到伪正沿，锁存器的启动可以稍微延迟一段时间td1。或者，当DMODE=“0”时，逻辑函数的输出被旁路到地，触发信号由数字信号en经过延迟时间td1设置，在开始放大后的某一固定时间内生成。这样一来，就实现了由外部输入的模拟信号生成控制信号，使得ADC内部能够使用组合逻辑控制电路。

图6为环形放大器的瞬态仿真波形图，根据图5对A、B、C、D四个节点的电压监测和计算，生成时钟控制信号触发。该时序控制信号将控制下一级进行采样、保持、放大等工作。对比SAR ADC的触发信号，经过监测电路产生的触发信号具有完美的一致性，包括周期性触发，可与外部主时钟迟滞产生的采样信号联动，避免流水线ADC内部产生闪码。

本发明使用多通道流水线加上时钟交替架构的ADC整体设计方案，通过对单通道流水线ADC使用模拟触发异步时序的设计方法，在ADC内部使用模拟信号触发技术产生“触发”信号，完全用组合逻辑控制流水线ADC。以此解决在单通道内部建立高速时钟的设计难题，并有效减少ADC内建高速时钟对芯片数字地噪声的影响，从而提升整体的噪声性能。

以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims

1.一种基于环形放大器差分输出的模拟触发异步时序电路，其特征在于，包括：

时钟生成模块，用于产生频率fs的多相时钟信号；

并行采样模块，包括多路流水线结构ADC，用于接收多相时钟信号，对模拟输入信号进行采样；

多路复用模块，用于接收各路流水线结构ADC的采样数据，根据各路采样时钟相位先后关系，对数据进行并串转换拼接；

所述数字校正电路，用于利用冗余位对转换结果进行纠错；

每级的流水线转换结构包括MDAC和子ADC；

2.如权利要求1所述的一种基于环形放大器差分输出的模拟触发异步时序电路，其特征在于，所述并行采样模块包括3路多级结构的流水线结构ADC，3路流水线结构ADC以采样速率fs/3交替对模拟输入信号进行采样。

3.如权利要求1所述的一种基于环形放大器差分输出的模拟触发异步时序电路，其特征在于，所述子ADC包括比较器阵列，用于将输入信号与一系列参考电压输入比较器阵列进行比较，得到数字码，当输入信号电压大于连接到比较器的参考电压，则该比较器输出为逻辑高电平，否则输出为逻辑低电平。

4.如权利要求3所述的一种基于环形放大器差分输出的模拟触发异步时序电路，其特征在于，所述比较器阵列输出为温度计编码，温度计编码通过一个译码器转换为二进制码。

5.如权利要求1至4任一项所述的一种基于环形放大器差分输出的模拟触发异步时序电路，其特征在于，还包括信号监测电路，所述信号监测电路由逻辑门电路组成，用于监测环形放大器产生的触发信号。