CN105024697A - 带后台校准的12位高速流水线模数转换器 - Google Patents

Abstract

本发明公开了一种带后台校准的12位高速流水线模数转换器，采用无前端采样保持电路结构，整个流水线共五级，其中,第一流水线级3.5位、第二流水线级到第四流水线级2.5位、第五流水线级为3位flash？ADC，其特征在于，在前述流水线中，第一流水线级采用带溢出位的3.5位MDAC结构并集成有采样时刻偏差校准模块，所述采样时刻偏差校准模块用于实现对MDAC和子ADC两个采样网络采样时刻偏差的校正；此外，模数转换器还包括：给每一流水线级提供稳定的参考电压的参考电压产生电路、给每一流水线级提供精确的时钟的时钟产生电路、以及对输出编码错位相加的冗余校正电路。本发明的有益之处在于：不仅具有较低的功耗，而且可以在更小的工艺尺寸下实现高速应用。

Description

带后台校准的12位高速流水线模数转换器

技术领域

本发明涉及一种模数转换器，具体涉及一种带后台校准的12位高速流水线模数转换器，属于无线通信技术领域。

背景技术

随着无线通信技术的不断革新，无线通信设备对模数转换器(ADC)的性能提出了更为严格的要求。ADC在满足高速高精度的情况下还必须兼具良好的中频采样性能。流水线ADC在速度、精度和功耗方面有着较好的折衷，所以在高速高精度的场合应用广泛。在射频应用中，对于射频采样的ADC，其对采样速率的要求已经达到GHz以上，这对于流水线ADC是很难实现的，因此很多情况下采用了带通采样结构，可以用带通采样定理来恢复输入信号，即要求ADC具有良好的中频(IF)采样性能。

已经有研究表明，采用无前端采样保持(S/H)电路，每级2到3位有效位数的流水线级，是功耗最低的流水线结构。然而无前端采样保持电路(SHA-less)的流水线ADC有一个固有的缺陷，就是MDAC的采样电路和Sub—ADC的采样电路之间的采样时刻偏差。这是由于在SHA-less结构的流水线中，MDAC和子ADC的采样网络需要同时采样动态的输入信号，因为时钟产生电路导致的误差，以及两个RC采样网络的不匹配，两者的采样结果会出现一定的偏差，这个偏差可以等效为比较器的失调电压，但这是一个动态的失调，它正比于时钟偏差量和输入信号的频率。在高频应用时，这个误差将会变得很大，当总的误差电压超过冗余校正算法的可矫正电压范围的时候，就会导致误码。

为了解决这一问题，我们需要在电路设计和版图实现中对时钟延时、开关尺寸和时钟路径等进行仔细的设计和匹配，并尽可能的使时钟的边沿陡峭。但要实现这些精确匹配是非常困难的，而且实际中考虑到PVTL(工艺，电源电压，温度，负载)的变化，ADC仍然只能在一定的条件下达到预先设计的结果，这就大大限制了设计的应用。

发明内容

为解决现有技术的不足，本发明的目的在于提供一种带后台校准的12位高速流水线模数转换器，该种流水线模数转换器不仅具有较低的功耗，而且可以在更小的工艺尺寸下实现高速应用。

为了实现上述目标，本发明采用如下的技术方案：

一种带后台校准的12位高速流水线模数转换器，采用无前端采样保持电路结构，整个流水线共五级，其中,第一流水线级3.5位、第二流水线级到第四流水线级2.5位、第五流水线级为3位flash ADC，其特征在于，

在前述流水线中，第一流水线级采用带溢出位的3.5位MDAC结构，前述MDAC结构由子ADC和MDAC电路组成，其中，子ADC由比较器阵列组成，MDAC电路由采样保持电路、加法器、子DAC、余差放大器共同构成，MDAC电路和子ADC分别对动态的输入信号Vin进行采样，前述MDAC结构中还集成有采样时刻偏差校准模块，前述采样时刻偏差校准模块用于实现对MDAC和子ADC两个采样网络采样时刻偏差的校正；

前述第一流水线级输出5位二进制码，最高位为溢出判断位，同时采用摆幅缩减技术，输出摆幅减小一半；

前述模数转换器还包括：

参考电压产生电路：给每一流水线级提供稳定的参考电压；

时钟产生电路：给每一流水线级提供精确的时钟；

冗余校正电路：对输出编码错位相加。

前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述采样时刻偏差校准模块包含三个电路单元：溢出检测单元、数字控制单元、可变延时单元，

前述溢出检测单元检测第一流水线级的输出结果，将比较结果输入数字控制单元，数字控制单元产生8位二进制码，产生的8位二进制码作为可变延时单元的输入用来调节子ADC的采样信号延时，通过多次迭代，使得子ADC的采样时刻和MDAC采样时刻对齐。

前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述溢出检测单元由两个低失调比较器组成，参考电压分别为VH＝+0.4VFS和VL＝-0.4VFS，其中VFS是流水线转换器的满摆幅电压。

前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述数字控制单元的输入为两个低失调比较器的比较结果，输出为8位二进制码B₇B₆B₅B₄B₃B₂B₁B₀，前述二进制码用来控制调节可变延时单元。

前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述可变延时单元包含：一个反相器延时链、一个16×16的电容阵列、两个4位至16位的二进制码转温度计码的译码器，前述译码器产生的两组温度计码用来控制电容阵列接入时钟产生电路的电容负载，其中，

第一译码器的输入为前述数字控制单元产生的8位二进制码的高四位B₇B₆B₅B₄，输出为16位二进制码Y₁₅···Y₀，前述输出的16位二进制码Y₁₅···Y₀用作各行电容是否接入反相器延时链的控制信号；

第二译码器的输入为前述数字控制单元产生的8位二进制码的低四位B₃B₂B₁B₀，输出为16位二进制码X₁₅···X₀，前述输出的16位二进制码X₁₅···X₀用作第一行各单位电容是否接入的控制信号；

通过选择接入反相器延时链的电容数量，就可以调节输出时钟的相对延时。

前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述可变延时单元产生的最小单位延时为△t₀，对应的8位二进制控制码为00000000，大小由电容阵列的单位电容值决定；产生的最大延时为256△t₀，对应的8位二进制控制码为1111111。

本发明的有益之处在于：

(1)因为采用无前端采样保持电路结构，整个流水线共五级，第一流水线级采用带溢出位的3.5位MDAC结构并且集成有采样时刻偏差校准模块，所以本发明的模数转换器具有较低的功耗；

(2)因为通过反复迭代校准，使得子ADC的采样时刻和MDAC采样时刻对齐，整个模数转换器获得了良好的高频性能，所以本发明的模数转换器可以在更小的工艺尺寸下实现高速应用。

附图说明

图1是本发明的12位高速流水线模数转换器的整体结构框图；

图2是图1中的集成有采样时刻偏差校准模块的3.5位第一流水线级电路结构框图；

图3是可变延时单元的电路结构图；

图4是实现校准算法的流程框图。

具体实施方式

以下结合附图和具体实施例对本发明作具体的介绍。

参照图1，本发明的带后台校准的12位高速流水线模数转换器，其采用无前端采样保持电路(SHA-less)结构，整个流水线共五级，其中,第一流水线级3.5位、第二流水线级到第四流水线级2.5位、第五流水线级为3位flash ADC。

此外，本发明的带后台校准的12位高速流水线模数转换器还包括：参考电压产生电路、时钟产生电路和冗余校正电路，其中，参考电压产生电路用于给每一流水线级提供稳定的参考电压，时钟产生电路用于给每一流水线级提供精确的时钟，冗余校正电路用于对输出编码错位相加。

下面详细介绍第一流水线级的结构。

参照图1，第一流水线级采用带溢出位的3.5位MDAC结构，该MDAC结构由子ADC和MDAC电路组成，其中，子ADC由比较器阵列组成，MDAC电路由采样保持电路、加法器、子DAC、余差放大器共同构成，MDAC电路和子ADC分别对动态的输入信号Vin进行采样，子ADC对采样结果进行4位粗量化，并将量化结果输入子DAC中，转换为模拟输出，与MDAC电路采样结果做差，再通过余差放大器将差值放大4倍，其输出作为下一级的输入信号。

此外，MDAC结构中还集成有采样时刻偏差校准模块，该采样时刻偏差校准模块用于实现对MDAC和子ADC两个采样网络采样时刻偏差的校正。

在本发明中，由于第一流水线级采用了溢出位技术，所以第一流水线级输出5位二进制码，其中最高位为溢出判断位。这样整个五级流水线共输出17位二进制码，经过冗余校正电路的错位相加校正后，得到13位的ADC输出，其中最高位是溢出判断位。

另外，在本发明中，第一流水线级同时采用摆幅缩减技术，输出摆幅减小一半，可降低对运放的带宽要求。

在理想情况下，第一流水线级的输出被限制在±1/4Vref内，Vref为单端输入摆幅。

下面详细介绍采样时刻偏差校准模块的组成。

参照图2，采样时刻偏差校准模块包含三个电路单元，分别是：溢出检测单元、数字控制单元、可变延时单元。

溢出检测单元检测第一流水线级的输出结果，将比较结果输入数字控制单元，数字控制单元产生8位二进制码，产生的8位二进制码作为可变延时单元的输入用来调节子ADC的采样信号延时，通过多次迭代，使得子ADC的采样时刻和MDAC采样时刻对齐，整个模数转换器可获得良好的高频性能。

溢出检测单元由两个低失调比较器组成，其参考电压分别为VH和VL，当第一流水线级输出电压大于VH时称为上溢，当第一流水线级输出电压小于VL时称为下溢，有溢出时比较器输出1，没有溢出时比较器输出0。在本实施例中，两个低失调比较器的参考电压分别为VH＝+0.4VFS和VL＝-0.4VFS，其中VFS是流水线转换器的满摆幅电压。

在本实施例中，数字控制单元的输入为两个低失调比较器的比较结果，输出为8位二进制码B₇B₆B₅B₄B₃B₂B₁B₀，该二进制码用来控制调节可变延时单元。

在本实施例中，参照图3，可变延时单元包含：一个反相器延时链、一个16×16的电容阵列、两个4位至16位的二进制码转温度计码的译码器，16×16的电容阵列(接在Q点)作为可变负载来调节反相器延时链延时，译码器产生的两组温度计码用来控制电容阵列接入时钟产生电路的电容负载，其中，

第一译码器的输入为数字控制单元产生的8位二进制码的高四位B₇B₆B₅B₄，输出为16位二进制码Y₁₅···Y₀，该输出的16位二进制码Y₁₅···Y₀从上到下依次作为各行电容是否接入反相器延时链的控制信号；

第二译码器的输入为数字控制单元产生的8位二进制码的低四位B₃B₂B₁B₀，输出为16位二进制码X₁₅···X₀，该输出的16位二进制码X₁₅···X₀从右到左依次作为第一行各单位电容是否接入的控制信号。

第2到第16行电容由Y₁···Y₁₅中每一位二进制码单独控制接入，第一行电容由Y₀和16位二进制码X₁₅···X₀共同控制接入。

通过选择接入反相器延时链的电容数量，就可以调节输出时钟的相对延时。

8位二进制数字码和时钟延时之间的关系对应如下：

B₇B₆B₅B₄B₃B₂B₁B₀＝00000000和B₇B₆B₅B₄B₃B₂B₁B₀＝11111111分别对应接入一个单位电容和接入所有电容，对应产生的延时即为最小单位延时△t₀和最大延时256△t₀，最小单位延时△t₀的大小由电容阵列的单位电容值决定。

在本实施例中，设定产生t+△t₁的二进制码为A、产生t-△t₂的二进制码为B。电路开始工作时，A和B的初始值分别为00000000和11111111。变步长搜索阶段，迭代步长为(△t₁+△t₂)/16，对应数字码(B-A)右移四位的结果。定步长搜索阶段，迭代步长为恒定步长△t₀，对应最小单位数字码00000001。

校准得到子ADC最佳时钟延时后，由于PVT(工艺，电源电压和温度)的变化，可能导致第一流水线级MDAC输出余量再次溢出，此时校准电路将被再次激活，并以最小延时单元△t₀为步长进行迭代，直至不再有溢出出现。

下面详细介绍本发明的带后台校准的12位高速流水线模数转换器的校准过程。

参照图4，校准的过程如下：

通过调节数字控制单元输出的8位二进制数字码，控制可变延时单元在相邻的两个采样周期的采样点分别为t+△t₁和t-△t₂(其中t是MDAC采样网络的采样点,我们以MDAC采样网络的采样时钟为参考，通过校准将子ADC的采样时钟与之对准)，第一流水线级的子ADC以这两种采样时钟在两个采样周期之间进行交替采样，其中t+△t₁时钟滞后于MDAC采样网络的采样时钟，t-△t₂提前于MDAC采样网络的采样时钟，并且这两个时钟边沿在初始时刻距离较远，以保证可以覆盖较大的校正范围。子ADC以两种采样时钟进行交替采样，由于初始时刻两种采样时钟均相对于MDAC的采样时钟有较大偏差，导致MDAC的输出出现较大的失调，因此会出现上述的溢出现象。借助比较器的比较结果，对两种时钟交替工作下第一流水线级输出出现溢出的次数分别进行统计，由于产生的误差数量与时钟偏差大小成正比，必然有一个的溢出总数大于另一个，此时我们通过迭代算法将产生误差较多的采样时钟向误差较少的时钟靠近，即更新t+△t₁或t-△t₂的值，当其中一种采样时钟下累计产生的溢出次数为0时，停止迭代，该时钟即为校准后的子ADC的采样时钟。

由此可见，通过反复迭代校准，使得子ADC的采样时刻和MDAC采样时刻对齐，整个模数转换器获得良好的高频性能。

我们通过检测第一流水线级MDAC输出的余差电压，并对其进行处理产生相应的控制信号，来调节子ADC的采样时钟，使之与MDAC的采样时钟逐渐对准。通过采用这种校准算法，就弥补了SHA-less结构在高频应用的缺陷，使得这种低功耗的流水线结构可以在更小的工艺尺寸下实现高速应用。

为了提高校准算法的迭代速度，本实施例中初始的迭代步长为变步长，每次迭代的值为(△t₁+△t₂)/16。设可变延时单元中设计的最小延时为△t₀，当(△t₁+△t₂)/16<△t₀时，迭代步长变为恒定步长△t₀，这样可以在迭代接近最优值时，有效提高迭代速度。

在本发明的实施例中，考虑到校准算法的精度和收敛速度的折衷，在提出的校准算法中，确定每交替采样1000个周期，对两个比较器输出的统计结果进行一次比较，确定迭代方向和迭代值，进行一次迭代。

综上所述，由于本发明的模数转换器采用了无前端采样保持电路结构，整个流水线共五级，第一流水线级采用带溢出位的3.5位MDAC结构并且集成有采样时刻偏差校准模块，所以本发明的模数转换器具有较低的功耗。

此外，由于本发明的模数转换器通过反复迭代校准，使得子ADC的采样时刻和MDAC采样时刻对齐，整个模数转换器获得了良好的高频性能，所以本发明的模数转换器可以在更小的工艺尺寸下实现高速应用。

需要说明的是，上述实施例不以任何形式限制本发明，凡采用等同替换或等效变换的方式所获得的技术方案，均落在本发明的保护范围内。

Claims (6)

1.带后台校准的12位高速流水线模数转换器，采用无前端采样保持电路结构，整个流水线共五级，其中,第一流水线级3.5位、第二流水线级到第四流水线级2.5位、第五流水线级为3位flash ADC，其特征在于，

在所述流水线中，第一流水线级采用带溢出位的3.5位MDAC结构，所述MDAC结构由子ADC和MDAC电路组成，其中，子ADC由比较器阵列组成，MDAC电路由采样保持电路、加法器、子DAC、余差放大器共同构成，MDAC电路和子ADC分别对动态的输入信号Vin进行采样，所述MDAC结构中还集成有采样时刻偏差校准模块，所述采样时刻偏差校准模块用于实现对MDAC和子ADC两个采样网络采样时刻偏差的校正；

所述第一流水线级输出5位二进制码，最高位为溢出判断位，同时采用摆幅缩减技术，输出摆幅减小一半；

所述模数转换器还包括：

参考电压产生电路：给每一流水线级提供稳定的参考电压；

时钟产生电路：给每一流水线级提供精确的时钟；

冗余校正电路：对输出编码错位相加。

2.根据权利要求1所述的带后台校准的12位高速流水线模数转换器，其特征在于，所述采样时刻偏差校准模块包含三个电路单元：溢出检测单元、数字控制单元、可变延时单元，

所述溢出检测单元检测第一流水线级的输出结果，将比较结果输入数字控制单元，数字控制单元产生8位二进制码，产生的8位二进制码作为可变延时单元的输入用来调节子ADC的采样信号延时，通过多次迭代，使得子ADC的采样时刻和MDAC采样时刻对齐。

3.根据权利要求2所述的带后台校准的12位高速流水线模数转换器，其特征在于，所述溢出检测单元由两个低失调比较器组成，参考电压分别为VH＝+0.4VFS和VL＝-0.4VFS，其中VFS是流水线转换器的满摆幅电压。

4.根据权利要求3所述的带后台校准的12位高速流水线模数转换器，其特征在于，所述数字控制单元的输入为两个低失调比较器的比较结果，输出为8位二进制码B₇B₆B₅B₄B₃B₂B₁B₀，所述二进制码用来控制调节可变延时单元。

5.根据权利要求4所述的带后台校准的12位高速流水线模数转换器，其特征在于，所述可变延时单元包含：一个反相器延时链、一个16×16的电容阵列、两个4位至16位的二进制码转温度计码的译码器，所述译码器产生的两组温度计码用来控制电容阵列接入时钟产生电路的电容负载，其中，

第一译码器的输入为所述数字控制单元产生的8位二进制码的高四位B₇B₆B₅B₄，输出为16位二进制码Y₁₅...Y₀，所述输出的16位二进制码Y₁₅...Y₀用作各行电容是否接入反相器延时链的控制信号；

第二译码器的输入为所述数字控制单元产生的8位二进制码的低四位B₃B₂B₁B₀，输出为16位二进制码X₁₅...X₀，所述输出的16位二进制码X₁₅...X₀用作第一行各单位电容是否接入的控制信号；

通过选择接入反相器延时链的电容数量，就可以调节输出时钟的相对延时。

6.根据权利要求5所述的带后台校准的12位高速流水线模数转换器，其特征在于，所述可变延时单元产生的最小单位延时为△t₀，对应的8位二进制控制码为00000000，大小由电容阵列的单位电容值决定；产生的最大延时为256△t₀，对应的8位二进制控制码为1111111。