CN104734716A - 连续逼近暂存式模拟数字转换器及其控制方法 - Google Patents

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Abstract

本发明涉及连续逼近暂存式模拟数字转换器及其控制方法，提供了一种连续逼近暂存式模拟数字转换器，其中该连续逼近暂存式模拟数字转换器的高位电容由多个次电容构成，且这些次电容可以在该连续逼近暂存式模拟数字转换器运作时进行校准，因此不会影响到工作速度；此外，由于所有的次电容均小于该连续逼近暂存式模拟数字转换器本身的冗余电容，所以可以不需要限制输入信号的摆幅，也即允许输入信号以满摆幅输入。

Description

连续逼近暂存式模拟数字转换器及其控制方法
技术领域
本发明涉及一种连续逼近暂存式模拟数字转换器（SuccessiveApproximation Register Analog-to-Digital Converter，SAR ADC），尤其涉及一种可以进行背景校准（background calibration）的连续逼近暂存式模拟数字转换器及其控制方法。
背景技术
在连续逼近暂存式模拟数字转换器中，由于位电容阵列中的每一个位电容的电容值可能会因为工艺误差、环境温度变化或不完全对称/匹配等原因造成偏离了原本所设计的电容值，因而造成数字输出会有误差，进而影响到连续逼近暂存式模拟数字转换器的线性度。为了解决该问题，通常需要对位电容进行校准，然而，目前的一些校准方法都存在一些问题，例如影响到连续逼近暂存式模拟数字转换器的工作速度，或需要限制输入信号的摆幅以避免超出模拟数字转换器的编码范围等，因此造成设计者的困扰以及使用操作上的瑕疵。
发明内容
因此，本发明的一个目的是提供一种连续逼近暂存式模拟数字转换器及其控制方法，其校准位电容的方式可以是完全的背景校准（backgroundcalibration），不会影响到连续逼近暂存式模拟数字转换器的工作速度；此外，也可以不需要限制输入信号的摆幅，也即允许输入信号以满摆幅输入，以增加可处理的输入信号的电压范围。
根据本发明的实施方式，一种连续逼近暂存式模拟数字转换器包括第一位电容阵列、第二位电容阵列、比较器以及处理电路。第一位电容阵列用于接收第一输入信号，其中第一位电容阵列包含多个第一位电容，且第一位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容通过对应的开关选择性地连接于第一参考信号、第二参考信号或共模电压；第二位电容阵列用于接收第二输入信号，其中第二位电容阵列包含多个第二位电容，第二位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容通过对应的开关选择性地连接于第一参考信号、第二参考信号或共模电压；比较器耦接于第一位电容阵列与第二位电容阵列，且用于比较第一位电容阵列与第二位电容阵列的输出以产生比较信号；处理电路耦接于所述比较器，且用于控制第一位电容阵列与第二位电容阵列的电容切换，并产生连续逼近暂存式模拟数字转换器的数字输出。
根据本发明的另一实施方式，公开了一种控制连续逼近暂存式模拟数字转换器的方法，其中连续逼近暂存式模拟数字转换器包括第一位电容阵列以及第二位电容阵列，其中，第一位电容阵列用于接收第一输入信号，其中，第一位电容阵列包含多个第一位电容，第一位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容独立地通过开关选择性地连接于第一参考信号、第二参考信号或共模电压；第二位电容阵列用于接收第二输入信号，其中，第二位电容阵列包含多个第二位电容，第二位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容独立地通过开关选择性地连接于第一参考信号、第二参考信号或共模电压；此外，所述方法包括：比较第一位电容阵列与第二位电容阵列的输出以产生比较信号；根据比较信号来确定每一个第一位电容或每一个第二位电容所对应的权重值，其中，第一位电容阵列中至少一个高位电容的电容值所对应的权重值是通过分别对多个次电容进行校准而得到的，且第二位电容阵列中至少一个高位电容的电容值所对应的权重值是通过分别对所述多个次电容进行校准而得到的；以及根据比较信号与所确定的多个权重值以产生连续逼近暂存式模拟数字转换器的数字输出。
根据本发明另一实施方式，一种连续逼近暂存式模拟数字转换器包括第一位电容阵列、第二位电容阵列、比较器以及处理电路。第一位电容阵列用于接收第一输入信号，其包含多个第一位电容，第一位电容阵列中的至少一个高位电容由多个次电容构成；第二位电容阵列，用于接收第二输入信号，其包含多个第二位电容，第二位电容阵列中的至少一个高位电容由多个次电容构成；比较器用于比较第一位电容阵列与第二位电容阵列的输出以产生比较信号；以及处理电路，耦接于比较器，用于控制第一位电容阵列与第二位电容阵列的电容切换，并根据比较信号产生N位数字输出；其中，在第一位电容阵列中，电容值大于冗余电容的第一位电容由多个次电容组成，且每一个次电容的电容值小于冗余电容，其中冗余电容定义为单位电容和第一位电容阵列中多个第一位电容的电容值总和与最低位电容的电容值的2(N-1)倍的差值。
附图说明
图1是根据本发明的实施方式的连续逼近暂存式模拟数字转换器的示意图。
图2是图1所示的连续逼近暂存式模拟数字转换器在取样阶段时对一次电容进行背景校准的示意图。
图3是图1所示的连续逼近暂存式模拟数字转换器在保持信号阶段时对一次电容进行背景校准的示意图。
图4是根据本发明的另一实施方式的连续逼近暂存式模拟数字转换器的示意图。
图5是图4所示的连续逼近暂存式模拟数字转换器在取样阶段时对一次电容进行背景校准的示意图。
图6是图4所示的连续逼近暂存式模拟数字转换器在保持信号阶段时对一次电容进行背景校准的示意图。
图7是根据本发明的实施方式的控制连续逼近暂存式模拟数字转换器的方法的流程图。
具体实施方式
在连续逼近暂存式模拟数字转换器中，其线性度受限于位电容的匹配程度（也即现有技术中所述的位电容的电容值偏离原本所设计的电容值的程度），因此，在传统设计上必需选择足够大的电容值来保证一定的准确度，因而需要用比较大的面积以及功率来实现。举例来说，可能需要用四倍的面积来换得高一倍的准确度，因此，若能降低对位电容匹配度的要求，每降低两倍，即可得到四倍的面积下降的好处。因此，为了降低对位电容匹配度的要求，连续逼近暂存式模拟数字转换器在设计与运作上便采取了一些校准位电容的机制，以节省芯片中电容的面积、降低芯片的功率消耗、提升运作速度、以及提高连续逼近暂存式模拟数字转换器的一些质量指标，例如积分非线性（Integral Non-Linearity，INL）、差动非线性（Differential Non-Linearity，DNL）、无寄生动态范围（Spurious FreeDynamic Range，SFDR）和信号噪声失真比(Signal-to-Noize&DistortionRatio，SNDR）等。
本发明所提供的连续逼近暂存式模拟数字转换器采用完全的背景校准（background calibration）方式来对位电容进行校准，以准确得知每个位电容的权重值，其中权重值在此指的是位电容与最低位电容的比值，且由于在校准过程中不需要中断数字转换器的操作，能自动适应环境温度变化、组件老化等导致电容值改变的因素，因此可以在大幅改善线性度以及动态特性的情形下，同时兼顾连续逼近暂存式模拟数字转换器的工作效率。
另外，本发明所提供的连续逼近暂存式模拟数字转换器中的位电容不采用标准的二进制电容值的设计，而采用有冗余电容的电容值设计，而就N位连续逼近暂存式模拟数字转换器来说，“冗余电容”在本发明中可定义为单位电容和位电容的电容值总和与最低位电容的电容值的2(N-1)倍的差值，其中较佳地N为正整数。此外，本发明也将连续逼近暂存式模拟数字转换器中部分的高位电容拆分为多个次电容，且每个次电容的电容值均小于冗余电容，如此一来，在进行背景校准时也不需要限制输入信号的摆幅，也即输入信号可以满摆幅（full swing）输入，以增加可处理的输入信号的电压范围。将在以下内容中详述本发明的连续逼近暂存式模拟数字转换器的实施细节。
参照图1，图1是根据本发明的实施方式的连续逼近暂存式模拟数字转换器100的示意图。如图1所示，连续逼近暂存式模拟数字转换器100包括第一位电容阵列110、第二位电容阵列120、比较器130、乘法器140、处理电路150以及两个单位电容CP00与CN00，其中第一位电容阵列110包含多个位电容CP0-CP13，每一个位电容CP0-CP13均可通过开关来选择性地连接到第一参考电压Vrefp、第二参考电压Vrefn和共模电压VCM，且在本实施方式中位电容CP10-CP13拆分为多个次电容（如图1所示的位电容CP13拆分为多个次电容CP13,0、CP13,1、CP13,2、CP13,3、CP13,4），且每个次电容均可独立地通过开关来选择性地连接到第一参考电压Vrefp、第二参考电压Vrefn和共模电压VCM；第二位电容阵列120包含多个位电容CN0-CN13，每一个位电容CN0-CN13均可通过开关来选择性地连接到一第一参考电压Vrefp、第二参考电压Vrefn和共模电压VCM。且在本实施方式中，位电容CN10-CN13拆分为多个次电容（如图1所示的位电容CN13拆分为多个次电容CN13,0、CN13,1、CN13,2、CN13,3、CN13,4），且每个次电容均可独立地通过开关来选择性地连接到第一参考电压Vrefp、第二参考电压Vrefn和共模电压VCM。其中在实施方式中，第一参考电压Vrefp为正参考电压，第二参考电压Vrefn为负参考电压，两者对称于共模电压VCM，也即VCM=0.5(Vrefp+Vrefn)。此外，图1所示的所有开关的切换由处理电路150所产生的多个控制信号Vc来控制。
在本实施方式中，连续逼近暂存式模拟数字转换器100为12位的连续逼近暂存式模拟数字转换器，也即连续逼近暂存式模拟数字转换器100会接收第一输入信号Vip与第二输入信号Vin以产生12位的数字输出Dout，其中在实施方式中，第一输入信号Vip为正输入电压，第二输入信号Vin为负输出电压，两者对称于电压准位。此外，虽然图1所示的第一位电容阵列110与第二位电容阵列120均包含了14个位电容，但在设计上第一位电容阵列110与第二位电容阵列120中的位电容数量也可以是12个或是13个等，这些设计上的变化均应属于本发明的范围。
在本实施方式中，假设连续逼近暂存式模拟数字转换器100为N位的连续逼近暂存式模拟数字转换器（图1的实施方式中N为12），第一位电容阵列110与第二位电容阵列120中的位电容数量为P（图1的实施方式中P为14），其中P需要大于（N-1），每个位电容标示为C0、C1、C2、…、C（P-1），其中C0为最低位电容，其它的所有位电容（C1-C（P-1））的电容值都是C0的整数倍。此外，本实施例将部分的高位电容拆分为多个次电容，例如将位电容Ci拆分为M个次电容，也即另外，本实施方式在较佳的情形下，在电容的设计上需要满足以下三个条件：（1）也即任一位电容的电容值不大于所有较低位电容的电容值总和；（2）也即单位电容和位电容的电容值总和不小于最低位电容的电容值的2(N-1)倍；（3）也即每一个次电容的电容值均小于冗余电容，其中所述冗余电容定义为单位电容和位电容的电容值总和与最低位电容的电容值的2(N-1)倍的差值，也即冗余电容定义为上述的符号中，C0代表的是最低位电容，而Ci代表的是电容值第一位电容阵列110或是第二位电容阵列120中电容值第i高的位电容。
参考上述的三个条件，图1所示的实施方式的第一位电容阵列110与第二位电容阵列120中的位电容的电容值可以设计为如以下的表一，其中表一中电容值的单位是C0：
表一
在表一中，冗余电容为因此，拆分后的次电容只要小于297*C0即可，以下的表二是C13、C12、C11、C10的一种拆分实例（C13、C12、C11、C10分别对应图1的CN13/CP13、CN12/CP12、CN11/CP11、CN10/CP10），其中表二中的电容值单位是C0：
表二
在本实施方式中，由于冗余电容为297*C0，因此，电容值小于297*C0的位电容可以不需要拆分为多个次电容，但如果拆分也不影响连续逼近暂存式模拟数字转换器100的运作。举例来说，表二中的位电容C10的电容值为256*C0，因此，位电容C10也可以不需要拆分为两个次电容C10,0与C10,1。
此外，在实施方式中，构成位电容的所有次电容的电容值应尽可能的相同，在较佳的情形下，构成位电容的所有次电容的电容值是完全相同的，例如表二中的位电容C11与C10。
需注意的是，以上表一和表二中的电容值是设计值，也即是设计者在设计连续逼近暂存式模拟数字转换器100的理想值，然而，由于表一和表二中的电容值会因为工艺误差、环境温度变化等原因造成偏离原本所设计的电容值，因此处理电路150会需要对这些位电容作校准以得到实际的电容值。在以下的叙述中，权重值Wi为位电容Ci与最低位电容C0的比值（权重值Wi的意义也等于上述表一中每个位电容的数值），也即Wi=Ci/C0；而Wi,j为次电容Ci,j与最低位电容C0的比值，也即Wi,j=Ci,j/C0，且处理电路150主要是计算出每一个位电容Ci的实际权重值。
参照图2以及图3，其是连续逼近暂存式模拟数字转换器100对一次电容进行背景校准的示意图，其中图2所描述的是取样阶段，而图3所描述的是保持信号阶段。请先参照图2，在图2所示的取样阶段中，开关CKS导通，第一输入信号Vip与第二输入信号Vin分别被取样到图中的端点VCMP与VCMN上。假设目前要校准的是次电容CP13,2与CN13,2，且当伪随机序列K=1时，待校准的次电容CP13,2与CN13,2的端点会分别连接到第二参考电压Vrefn与第一参考电压Vrefp；另一方面，当伪随机序列K=（-1）时，待校准的次电容CP13,2与CN13,2的端点则会分别连接到第一参考电压Vrefp与第二参考电压Vrefn。此时不参与这次校准的其它所有次电容和位电容的端点全部都会接到共模电压VCM。
接着，在取样阶段结束之后，进入图3所示的保持信号阶段，而在保持信号阶段中，开关CKS关闭（disable），待校准的次电容CP13,2与CN13,2的端点则会恢复连接到共模电压VCM，如此一来，抖动（dithering）信号(K*W13,2)便会迭加到输入信号之中。之后，输入信号加上该抖动信号会被连续逼近暂存式模拟数字转换器100量化，而该量化后的数字码乘以伪随机序列K，并再进行累加求平均后，即可求得W13,2的值。
以下详细说明如何求得次电容C13,2的权重值W13,2：假设输入信号记为VIN，其中VIN=Vip-Vin，且假设此时连续逼近暂存式模拟数字转换器100所输出的数字码记为DIN，则VIN=DIN+QN，其中QN为量化误差；由于输入信号会迭加上抖动信号，所以输入信号加上抖动信号记为VIN+(K*W13,2)，其中伪随机序列K的值为1或（-1），而此时连续逼近暂存式模拟数字转换器100所输出的数字码记为Dout，则VIN+(K*W13,2)=Dout+QN；将上述的Dout乘以K并累加求平均： K · Dout ‾ = K · VIN + W 13,2 - K · Q N ‾ = K · VIN ‾ + W 13,2 - K · Q N ‾ = W 13,2 + e , 其中只要伪随机序列K足够长，上述的“e”值会趋近于0，如此一来便可求得W13,2。
基于同样的计算方式，连续逼近暂存式模拟数字转换器100可以分别对其他的次电容C13,0、C13,1…等进行类似的运算，以求得相对应的权重值。而后续在连续逼近暂存式模拟数字转换器100的工作过程中，被拆开的电容会被当作一个整体来使用，也即所有的次电容Ci,j会被当作一个位电容Ci来使用，例如次电容C13,0、C13,1、C13,2、C13,3、C13,4会被作为一个整体的位电容C13来进行操作。至于后续位电容的切换方向，则如传统的连续逼近暂存式模拟数字转换器，根据比较器130的输出来做判定，以达到负反馈收敛，由于本领域普通技术人员应能了解连续逼近暂存式模拟数字转换器在这方面的相关操作，所以细节在此不再进行详述。
此外，在本实施方式中，在连续逼近暂存式模拟数字转换器100的工作过程中，所有的次电容会不断地进行校准，以随时更新其权重值，并供后续的处理电路150来产生数字输出Dout。然而，在本发明的另一实施方式中，所有的次电容可以只在连续逼近暂存式模拟数字转换器100开始运作的一段时间内进行校准，等到次电容的权重值稳定之后便可以停止校准操作，这些设计上的变化均应属于本发明的范围。
此外，处理电路150所产生数字输出Dout可以由以下公式计算出来（但本发明不以此为限制）： D out = Σ i = 0 i = P - 1 W P - i - 1 · ( 2 b i + 1 - 1 ) + b P + 1 + 2 N - 1 - 1 + Q N , 其中bi为比较器第i次输出的码（code）,P为第一位电容阵列110中位电容的数量（在图1的实施方式中P为14），QN为量化误差。
参照图4，图4是根据本发明的另一实施方式的连续逼近暂存式模拟数字转换器400的示意图。如图4所示，连续逼近暂存式模拟数字转换器400包括第一位电容阵列410、第二位电容阵列420、比较器430、乘法器440、处理电路450以及两个单位电容CP00与CN00，其中第一位电容阵列410包含多个位电容CP0-CP13，每一个位电容CP0-CP13均可通过开关来选择性地连接到第一输入电压Vip、第一参考电压Vrefp、第二参考电压Vrefn和一共模电压VCM，且在本实施方式中，位电容CP12-CP13拆分为多个次电容（如图4所示的位电容CP13拆分为多个次电容CP13,0、CP13,1、CP13,2、CP13,3），且每个次电容均可独立地通过开关来选择性地连接到第一输入电压Vip、第一参考电压Vrefp、第二参考电压Vrefn和共模电压VCM；第二位电容阵列420包含多个位电容CN0-CN13，每一个位电容CN0-CN13均可通过开关来选择性地连接到第二输入电压Vin、第一参考电压Vrefp、第二参考电压Vrefn和共模电压VCM﹑且在本实施方式中位电容CN12-CN13拆分为多个次电容（如图4所示的位电容CN13拆分为多个次电容CN13,0、CN13,1、CN13,2、CN13,3），且每个次电容均可独立地通过开关来选择性地连接到第二输入电压Vin、第一参考电压Vrefp、第二参考电压Vrefn和共模电压VCM。此外，图4所示的所有开关的切换由处理电路450所产生的多个控制信号Vc来控制。
在本实施方式中，连续逼近暂存式模拟数字转换器400为12位的连续逼近暂存式模拟数字转换器，也即连续逼近暂存式模拟数字转换器400会接收第一输入信号Vip与第二输入信号Vin以产生12位的数字输出Dout。此外，虽然图4所示的第一位电容阵列410与第二位电容阵列420均包含了14个位电容，但在设计上第一位电容阵列410与第二位电容阵列420中的位电容数量也可以是12个或是13个等，这些设计上的变化均应属于本发明的范围。
对于本实施方式，假设连续逼近暂存式模拟数字转换器400为N位的连续逼近暂存式模拟数字转换器（图4的实施方式中N为12），第一位电容阵列410与第二位电容阵列420中的位电容数量为P（图4的实施方式中P为14），其中P需要大于（N-1），每个位电容标示为C0、C1、C2、…、C(P-1)，其中C0为最低位电容，其它的所有位电容（C1-C(P-1)）的电容值都是C0的整数倍。此外，本实施方式将部分的高位电容拆分为多个次电容，例如将位电容Ci拆分为M个次电容，也即另外，本实施方式在较佳的情形下，在电容的设计上需要满足以下三个条件：（1）也即任一位电容的电容值不大于所有较低位电容的电容值总和；（2）也即位电容的电容值总和不小于最低位电容的电容值的2(N-1)倍；（3）也即每一个次电容的电容值均小于冗余电容，其中，冗余电容定义为单位电容和位电容的电容值总和与最低位电容的电容值的2(N-1)倍的差值，也即冗余电容定义为上述的符号中，C0代表的是最低位电容，而Ci代表的是电容值第一位电容阵列110或第二位电容阵列120中电容值第i高的位电容。
参考上述的三个条件，图4所示的实施方式的第一位电容阵列410与第二位电容阵列420中的位电容的电容值可以设计为如以下的表三，其中表三中电容值的单位是C0：
表三
在表三中，冗余电容为因此，拆分后的次电容只要小于273*C0即可，以下的表四是C13、C12的一种拆分实例（C13、C12分别对应图4的CN13/CP13、CN12/CP12），其中表四中的电容值单位是C0：
表四
在本实施方式中，由于冗余电容为273*C0，因此，电容值小于273*C0的位电容可以不需要拆分为多个次电容，但如果拆分也不影响连续逼近暂存式模拟数字转换器400的运作。
此外，在实施方式中，构成位电容的所有次电容的电容值应尽可能的相同，在较佳的情形下，构成位电容的所有次电容的电容值是完全相同的，例如表四中的位电容C13与C12。
需注意的是，以上表三和表四中的电容值是设计值，也即是设计者在设计连续逼近暂存式模拟数字转换器400的理想值，然而，由于表三和表四中的电容值会因为工艺误差、环境温度变化等原因造成偏离原本所设计的电容值，因此处理电路450需要对这些位电容作校准以得到实际的电容值。在以下的叙述中，权重值Wi为位电容Ci与最低位电容C0的比值（权重值Wi的意义也等于上述表一中每个位电容的数值），也即Wi=Ci/C0；而Wi,j为次电容Ci,j与最低位电容C0的比值，也即Wi,j=Ci,j/C0，且处理电路450主要是计算出每一个位电容Ci的实际权重值。
参照图5以及图6，其是连续逼近暂存式模拟数字转换器400对一次电容进行背景校准的示意图，其中图5所描述的是取样阶段，而图6所描述的是保持信号阶段。请先参照图5，在图5所示的取样阶段中，开关CKS导通，共模电压VCM被取样到图中的VCMP与VCMN上。假设目前要校准的是次电容CP13,2与CN13,2，且当伪随机序列K=1时，待校准的次电容CP13,2与CN13,2的端点会分别连接到第二参考电压Vrefn与第一参考电压Vrefp，而第一位电容阵列410中其它所有位电容的端点则是连接到第一输入信号Vip，且第二位电容阵列420中的所有位电容的端点则是连接到第二输入信号Vin；另一方面，当伪随机序列K=（-1）时，待校准的次电容CP13,2与CN13,2的端点则会分别连接到第一参考电压Vrefp与第二参考电压Vrefn，而第一位电容阵列410中其它所有位电容的端点则是连接到第一输入信号Vip，且第二位电容阵列420中的其它所有位电容的端点则是连接到第二输入信号Vin。
接着，在取样阶段结束之后，进入图6所示的保持信号阶段，而在保持信号阶段中，开关CKS关闭（disable），待校准的次电容CP13,2与CN13,2的端点与其它所有的位电容/次电容的端点则会恢复连接到共模电压VCM，如此一来，抖动（dithering）信号（K*W13,2）便会迭加到输入信号之中。之后，输入信号加上此抖动信号会被连续逼近暂存式模拟数字转换器400量化，而该量化后的数字码乘以伪随机序列K，并再进行累加求平均后，即可求得W13,2的值。
以下详细说明如何求得次电容C13,2的权重值W13,2：假设输入信号记为VIN，其中VIN=Vip-Vin，且假设此时连续逼近暂存式模拟数字转换器100所输出的数字码记为DIN，则VIN=DIN+QN，其中QN为量化误差；由于输入信号会迭加上抖动信号，故输入信号加上抖动信号记为VIN+(K*W13,2)，其中伪随机序列K的值为1或（-1），而此时连续逼近暂存式模拟数字转换器100所输出的数字码记为Dout，则VIN+(K*W13,2)=Dout+QN；将上述的Dout乘以K并累加求平均： K · Dout ‾ = K · VIN + W 13,2 - K · Q N ‾ = K · VIN ‾ + W 13,2 - K · Q N ‾ = W 13,2 + e , 其中，只要伪随机序列K足够长，上述的“e”值会趋近于0，如此一来便可求得W13,2。
基于同样的计算方式，连续逼近暂存式模拟数字转换器400可以分别对其他的次电容C13,0、C13,1…等进行类似的运算，以求得相对应的权重值。而后续在连续逼近暂存式模拟数字转换器400的工作过程中，被拆开的电容会被当作一个整体来使用，也即所有的次电容Ci,j会被当作一个位电容Ci来使用，例如次电容C13,0、C13,1、C13,2、C13,3会被作为一个整体的位电容C13来进行操作。至于后续位电容的切换方向，则如传统的连续逼近暂存式模拟数字转换器，根据比较器440的输出来做判定，以达到负反馈收敛，由于本领域普通技术人员应能了解连续逼近暂存式模拟数字转换器在这方面的相关操作，所以细节在此不再进行详述。
此外，在本实施方式中，在连续逼近暂存式模拟数字转换器400的工作过程中，所有的次电容会不断地进行校准，以随时更新其权重值，并供后续的处理电路450来产生数字输出Dout。然而，在本发明的另一实施方式中，所有的次电容可以只在连续逼近暂存式模拟数字转换器400开始运作的一段时间内进行校准，等到次电容的权重值稳定之后便可以停止校准操作，这些设计上的变化均应属于本发明的范围。
此外，处理电路450所产生数字输出Dout可以由以下公式计算出来（但本发明不以此为限制）： D out = Σ i = 0 i = P - 1 W P - i - 1 · ( 2 b i + 1 - 1 ) + b P + 1 + 2 N - 1 - 1 + Q N , bi（b1到bp+1）为比较器i次输出的码（code）,，P为第一位电容阵列410中位电容的数量（在图4的实施方式中P为14），QN为量化误差。
参照图，图7是根据本发明的实施方式的控制连续逼近暂存式模拟数字转换器的方法的流程图，参考以上有关于图1、4的叙述，图7所示的流程叙述如下：
步骤700：提供连续逼近暂存式模拟数字转换器，其包括：第一位电容阵列，用于接收第一输入信号，其中，第一位电容阵列包含多个第一位电容，第一位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容通过对应的开关选择性地连接于第一参考电压、第二参考电压或共模电压；以及第二位电容阵列，用于接收第二输入信号，其中，第二位电容阵列包含多个第二位电容，第二位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容通过对应的开关选择性地连接于第一参考电压、第二参考电压或共模电压；
步骤702：比较第一位电容阵列与第二位电容阵列的输出以产生比较信号；
步骤704：根据比较信号来确定每一个第一位电容或每一个第二位电容所对应的权重值；
步骤706：根据比较信号与所确定的多个权重值来产生连续逼近暂存式模拟数字转换器的数字输出。
综上所述，本发明的连续逼近暂存式模拟数字转换器具有以下几个优点：（1）本发明的位电容是真正的背景校准，不会影响到连续逼近暂存式模拟数字转换器的工作速度；（2）参与校准的电容能继续参与后续连续逼近暂存式模拟数字转换器的工作，且连续逼近暂存式模拟数字转换器的工作过程和传统的一样，故不会额外增加太多的复杂度；（3）在本发明的连续逼近暂存式模拟数字转换器中，只要是电容值大于冗余电容的位电容均拆分为多个次电容，由于这些次电容在连续逼近暂存式模拟数字转换器的编码冗余范围之内，所以输入信号可以不需要限制摆幅，也即可以满摆幅输入，所迭加到输入信号的抖动信号可以完全由冗余解决；（4）所有次电容的校准可以通过顺序切换来分开进行，因此处理电路中的校准电路可以共享，因此芯片中相关的电路面积可以大大减小。
以上所述仅为本发明的较佳实施方式，凡是根据本发明申请专利范围所做的同等变化与修改，都应属本发明的涵盖范围。

Claims (15)

1.一种连续逼近暂存式模拟数字转换器，包括：
第一位电容阵列，用于接收第一输入信号，其中，所述第一位电容阵列包含多个第一位电容，所述第一位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容通过对应的开关选择性地连接于第一参考电压、第二参考电压或共模电压；
第二位电容阵列，用于接收第二输入信号，其中所述第二位电容阵列包含多个第二位电容，所述第二位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容通过对应的开关选择性地连接于所述第一参考电压、所述第二参考电压或所述共模电压；
比较器，耦接于所述第一位电容阵列与所述第二位电容阵列，用于比较所述第一位电容阵列与所述第二位电容阵列的输出以产生比较信号；以及
处理电路，耦接于所述比较器，用于控制所述第一位电容阵列与所述第二位电容阵列的电容切换，并产生所述连续逼近暂存式模拟数字转换器的数字输出。
2.根据权利要求1所述的连续逼近暂存式模拟数字转换器，其中，在所述连续逼近暂存式模拟数字转换器接收所述第一输入信号与所述第二输入信号以产生所述数字输出的过程中，所述处理电路对所述第一位电容阵列中的所述至少一个高位电容的所述多个次电容分别进行校准，以产生对应于所述多个次电容的权重值，并进一步根据所述多个次电容的权重值来确定所述第一位电容阵列中所述至少一个高位电容的权重值；以及所述处理电路对所述第二位电容阵列中的所述至少一个高位电容的所述多个次电容分别进行校准，以产生对应于所述多个次电容的权重值，并进一步根据所述多个次电容的权重值来确定所述第二位电容阵列中所述至少一个高位电容的权重值。
3.根据权利要求1所述的连续逼近暂存式模拟数字转换器，其中，所述第一位电容阵列中构成所述至少一个高位电容中的所述多个次电容的电容值均相同。
4.根据权利要求1所述的连续逼近暂存式模拟数字转换器，其中，所述连续逼近暂存式模拟数字转换器为N位连续逼近暂存式模拟数字转换器，所述多个第一位电容的排列为非二进制，所述多个第一位电容中任一位电容的电容值不大于所有较低位电容的电容值总和，且所述第一位电容阵列中所述多个第一位电容的电容值总和不小于最低位电容的电容值的2(N-1)倍。
5.根据权利要求4所述的连续逼近暂存式模拟数字转换器，其中，在所述第一位电容阵列中，电容值大于冗余电容的第一位电容均由多个次电容组成，且每一个次电容的电容值均小于所述冗余电容，其中所述冗余电容定义为单位电容和所述第一位电容阵列中所述多个第一位电容的电容值总和与最低位电容的电容值的2(N-1)倍的差值。
6.根据权利要求5所述的连续逼近暂存式模拟数字转换器，其中，在所述连续逼近暂存式模拟数字转换器接收所述第一输入信号与所述第二输入信号以产生所述数字输出的过程中，针对每一个由多个次电容所构成的第一位电容，所述处理电路对这些次电容分别进行校准，以产生对应于所述这些次电容的权重值，并进一步根据所述这些次电容的权重值来确定所述第一位电容的权重值；以及针对每一个由多个次电容所构成的第二位电容，所述处理电路对所述这些次电容分别进行校准，以产生对应于所述这些次电容的权重值，并进一步根据所述这些次电容的权重值来确定所述第二位电容的权重值。
7.根据权利要求1所述的连续逼近暂存式模拟数字转换器，其中，所述连续逼近暂存式模拟数字转换器允许所述第一输入信号与所述第二输入信号以满摆幅输入。
8.一种控制连续逼近暂存式模拟数字转换器的方法，其中，所述连续逼近暂存式模拟数字转换器包括：
第一位电容阵列，用于接收第一输入信号，其中，所述第一位电容阵列包含多个第一位电容，所述第一位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容通过对应的开关选择性地连接于第一参考电压、第二参考电压或共模电压；以及
第二位电容阵列，用于接收第二输入信号，其中，所述第二位电容阵列包含多个第二位电容，所述第二位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容通过对应的开关选择性地连接于所述第一参考电压、所述第二参考电压或所述共模电压；所述方法包括：
比较所述第一位电容阵列与所述第二位电容阵列的输出以产生比较信号；
根据所述比较信号来确定每一个第一位电容或每一个第二位电容所对应的权重值；以及
根据所述比较信号与所确定的多个权重值来产生所述连续逼近暂存式模拟数字转换器的数字输出。
9.根据权利要求8所述的方法，进一步包括：
在所述连续逼近暂存式模拟数字转换器接收所述第一输入信号与所述第二输入信号以产生所述数字输出的过程中，对所述第一位电容阵列中的所述至少一个高位电容的所述多个次电容分别进行校准，以产生对应于所述多个次电容的权重值，并进一步根据所述多个次电容的权重值来确定所述第一位电容阵列中所述至少一个高位电容的权重值；以及
对所述第二位电容阵列中的所述至少一个高位电容的所述多个次电容分别进行校准，以产生对应于所述多个次电容的权重值，并进一步根据所述多个次电容的权重值来确定所述第二位电容阵列中所述至少一个高位电容的权重值。
10.根据权利要求8所述的方法，其中，所述第一位电容阵列中构成所述至少一个高位电容的所述多个次电容的电容值均相同。
11.根据权利要求8所述的方法，其中，所述连续逼近暂存式模拟数字转换器为N位连续逼近暂存式模拟数字转换器，所述多个第一位电容的排列为非二进制，所述多个第一位电容中任一位电容的电容值不大于所有较低位电容的电容值总和，且所述第一位电容阵列中所述多个第一位电容的电容值总和不小于最低位电容的电容值的2(N-1)倍。
12.根据权利要求11所述的方法，其中，在所述第一位电容阵列中，电容值大于冗余电容的第一位电容均由多个次电容组成，且每一个次电容的电容值均小于所述冗余电容，其中所述冗余电容定义为单位电容和所述第一位电容阵列中所述多个第一位电容的电容值总和与最低位电容的电容值的2(N-1)倍的差值。
13.根据权利要求8所述的方法，其中，所述第一输入信号与所述第二输入信号被允许以满摆幅输入。
14.一种连续逼近暂存式模拟数字转换器，包括：
第一位电容阵列，用于接收第一输入信号，其包含多个第一位电容，所述第一位电容阵列中的至少一个高位电容由多个次电容构成；
第二位电容阵列，用于接收一第二输入信号，其包含多个第二位电容，所述第二位电容阵列中的至少一个高位电容由多个次电容构成；
比较器，用于比较所述第一位电容阵列与所述第二位电容阵列的输出以产生比较信号；以及
处理电路，耦接于所述比较器，用于控制所述第一位电容阵列与所述第二位电容阵列的电容切换，并根据所述比较信号产生N位数字输出；
其中，在所述第一位电容阵列中，电容值大于冗余电容的第一位电容由多个次电容组成，且每一个次电容的电容值小于冗余电容，其中所述冗余电容定义为单位电容和所述第一位电容阵列中所述多个第一位电容的电容值总和与最低位电容的电容值的2(N-1)倍的差值。
15.根据权利要求14所述的连续逼近暂存式模拟数字转换器，其中，所述多个第一位电容的排列为非二进制，所述多个第一位电容中任一位电容的电容值不大于所有较低位电容的电容值总和，且所述第一位电容阵列中所述多个第一位电容的电容值总和不小于最低位电容的电容值的2(N-1)倍。
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