CN112838866B - 校准逻辑控制电路及方法、逐次逼近型模数转换器 - Google Patents

Abstract

一种校准逻辑控制电路及控制方法、逐次逼近型模数转换器，所述校准逻辑控制电路包括K个低位的校准逻辑电路和N个高位的校准逻辑电路，在非校准模式下直接输出寄存器输出信号，在校准模式下，K个低位的校准逻辑电路控制在采样阶段锁定电容不采样及在量化阶段将寄存器输出信号输出至开关模块，在校准模式下进行第K+n位的校准时，K+n位的校准逻辑电路控制K+n位的开关模块按采样周期进行0,1切换实现第K+n位的校准，高于K+n位的校准逻辑电路控制高于K+n位的开关模块固定在共模输入点；低于K+n位的校准逻辑电路在采样阶段控制低于K+n位的开关模块锁定电容不采样，在量化阶段将寄存器输出信号输出至低于K+n位的开关模块。

Description

校准逻辑控制电路及方法、逐次逼近型模数转换器

技术领域

本文涉及电子技术，尤指一种校准逻辑控制电路及方法、逐次逼近型摸数转换器。

背景技术

物联网设备的发展作为商业发展几大动力之一，影响到人类商业领域，生活领域的各种产业的发展与繁荣。物联网的关键是互联，其中发挥最巨大的作用的主要是连接器以及识别器，而连接器中最重要的部分就是模数转换器(ADC)。ADC的性能直接影响着连接器的性能，ADC的系统性能局限精度速度的不足在间接影响着物联网的发展。而逐次逼近型模数转换器(SAR ADC)由于其架构简洁，采用电压逐次逼近的特性使得其非常适合于低功耗的应用，因此成为便携式数据采集系统的最佳选择。

通常，对于分辨率不高的逐次逼近型(Successive-Approximation-Register，SAR)ADC(10位及以下)，电容阵列中电容的失配对的系统性能影响并不是决定性因素。然而对于更高分辨率的SAR ADC来说，如12位及以上，电容阵列里的失配成为了主要的因素。为了提高系统的性能，往往通过对电容阵列的电容值进行校正的方式来减小电容失配。这样做的代价是大大增加了系统的功耗。因此研究新型SAR ADC电容校正技术并避免大的功率消耗具有重要的意义。

发明内容

本申请提供了一种校准逻辑控制电路及方法、逐次逼近型摸数转换器，实现对电容失配的校准。

本申请提供了一种校准逻辑控制电路，应用于模数转换器，所述校准逻辑控制电路包括K个低位的校准逻辑电路和N个高位的校准逻辑电路，其中：

所述K个低位的校准逻辑电路用于分别控制所述模数转换器的第1位至第K位的开关模块，在校准模式下，在采样阶段控制开关模块锁定电容不采样及在量化阶段将寄存器输出信号输出至所述开关模块，在非校准模式下将所述寄存器输出信号直接输送至对应的开关模块；

所述N个高位的校准逻辑电路用于分别控制所述模数转换器的第K+1位至第K+N位的开关模块；

在校准模式下，进行第K+n位的校准时，K+n位的校准逻辑电路控制所述K+n位的开关模块按采样周期进行0,1切换实现第K+n位的校准，高于K+n位的校准逻辑电路控制高于K+n位的开关模块固定在共模输入点；低于K+n位的校准逻辑电路在采样阶段控制低于K+n位的开关模块锁定电容不采样，在量化阶段将寄存器输出信号输出至低于K+n位的开关模块；

以及，在非校准模式下，所述N个高位的校准逻辑电路将所述寄存器输出信号直接输送至对应的开关模块；

其中，K，N为正整数，n＝1～N，所述寄存器输出信号根据所述模数转换器中比较器的比较结果生成。

在一实施例中，所述K个低位的校准逻辑电路的结构相同。

在一实施例中，所述校准逻辑电路还用于，

接收转换使能信号、第K+1位至第K+N位的校准使能信号，当所述转换使能信号有效，判断当前为非校准模式；当所述转换使能信号无效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式；

或者，接收转换使能信号、第K+1位至第K+N位的校准使能信号和总校准使能信号，当所述转换使能信号有效且总校准使能信号无效，判断当前为非校准模式；当所述转换使能信号无效、总校准使能信号有效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式。

在一实施例中，所述校准逻辑电路还用于，

当前处于校准模式下，且低于K+n的各位的校准使能信号中至少一个有效时，判断在进行低于K+n位的校准；

当前处于校准模式下，且高于K+n的各位的校准使能信号中至少一个有效时，判断当前在进行高于K+n位的校准；

当前处于校准模式下，且所述第K+n位的校准使能信号有效时，判断当前在进行第K+n位的校准。

在一实施例中，当1<n<N时，控制第K+n位的开关模块的校准逻辑电路包括：第一或非门、第一与门、第一非门、第一与非门、第二与非门、第一或门、第三与非门、第四与非门、第二与门、第二或门、第三与门、第五与非门、第四与门，其中：

所述第一或非门的两个输入端分别连接所述转换使能信号和0，1切换信号，所述0,1切换信号用于控制开关模块按采样周期进行0,1切换，所述第一或非门的输出端连接到所述第一与非门的一个输入端；所述第一与门的输入端连接总校准使能信号和第K+n位的校准使能信号，所述第一与门的输出分别连接到所述第一与非门的另一输入端和所述第一非门的输入端，所述第一非门的输出端连接到所述第二与非门的一个输入端，所述第二与非门的另一输入端连接寄存器输出信号，所述第一与非门的输出端、所述第二与非门的输出端分别连接到所述第三与非门的输入端，所述第三与非门的输出端连接到所述第二与门的一个输入端，所述第一或门的输入端分别连接所有低于K+n位的校准使能信号，所述第一或门的输出端连接到第四与非门的一个输入端，所述第四与非门的另一输入端输入所述总校准使能信号，所述第四与非门的输出端连接到所述第二与门的另一输入端，所述第二与门的输出端连接到所述第四与门的一个输入端，所述第二或门的分别连接所有高于K+n位的校准使能信号，所述第二或门的输出端连接所述第三与门的一个输入端，所述第三与门的另一输入端连接所述总校准使能信号，所述第三与门的输出端连接所述第五与非门的一个输入端，所述第五与非门的另一输入端连接所述转换使能信号，所述第五与非门的输出端连接所述第四与门的另一输入端，所述第四与门输出用于控制对应的开关模块的控制信号。

在一实施例中，所述控制第K+N位的开关模块的校准逻辑电路包括：第一或非门、第一与门、第一非门、第一与非门、第二与非门、第一或门、第三与非门、第四与非门、第二与门，其中：

所述第一或非门的两个输入端分别连接转换使能信号和0,1切换信号，所述0,1切换信号用于控制开关模块按采样周期进行0,1切换，所述第一或非门的输出端连接到所述第一与非门的一个输入端；所述第一与门的输入端分别连接总校准使能信号和第K+N位校准使能信号，所述第一与门的输出分别连接到所述第一与非门的另一输入端和所述第一非门的输入端，所述第一非门的输出端连接到所述第二与非门的一个输入端，所述第二与非门的另一输入端输入所述寄存器输出信号，所述第一与非门的输出端、所述第二与非门的输出端分别连接到所述第三与非门的两个输入端，所述第三与非门的输出端连接到所述第二与门的一个输入端，所述第一或门的输入端连接所有低于第K+N位的校准使能信号，所述第一或门的输出端连接到所述第四与非门的一个输入端，所述第四与非门的另一输入端连接所述总校准使能信号，所述第四与非门的输出端连接到所述第二与门的另一输入端，所述第二与门的输出端输出用于控制对应的开关模块的控制信号。

在一实施例中，所述控制第K+1位开关模块的校准逻辑电路包括：包括：第一或非门、第一与门、第一非门、第一与非门、第二与非门、第三与非门、第二或门、第三与门、第五与非门、第四与门，其中：

所述第一或非门的两个输入端分别连接转换使能信号和0，1切换信号，所述0,1切换信号用于控制开关模块按采样周期进行0,1切换，所述第一或非门的输出端连接到所述第一与非门的一个输入端；所述第一与门的两个输入端分别连接总校准使能信号和第K+1位的校准使能信号，所述第一与门的输出分别连接到所述第一与非门的另一输入端和所述第一非门的输入端，所述第一非门的输出端连接到所述第二与非门的一个输入端，所述第二与非门的另一输入端连接寄存器输出信号，所述第一与非门的输出端、所述第二与非门的输出端分别连接到所述第三与非门的两个输入端，所述第三与非门的输出端连接到所述第四与门的一个输入端，所述第二或门的输入端分别连接所有高于第K+1位的校准使能信号，所述第二或门的输出端连接所述第三与门的一个输入端，所述第三与门的另一输入端连接所述总校准使能信号，所述第三与门的输出端连接所述第五与非门的一个输入端，所述第五与非门的另一输入端连接所述转换使能信号，所述第五与非门的输出端连接所述第四与门的另一输入端，所述第四与门输出用于控制对应的开关模块的控制信号。

在一实施例中，所述K个低位的任一校准逻辑电路包括：第三或门、第五与门、第六与非门、第六与门，其中：

所述第三或门的接入端分别连接所述第K+1位至第K+N位的校准使能信号，所述第三或门的输出端连接所述第五与门的一输入端，所述第五与门的另一输入端连接总校准使能信号，所述第五与门的输出端连接第六与非门的一输入端，所述第六与非门的另一输入端连接转换使能信号，所述第六与非门的输出端连接第六与门的一输入端，所述第六与门的另一输入端连接所述寄存器输出信号，所述第六与门的输出端输出控制对应开关模块的控制信号。

本发明至少一实施例提供一种逐次逼近型模数转换器，包括：上述校准逻辑控制电路，还包括：电容阵列、比较器、转换控制模块和寄存器，其中，所述电容阵列连接所述比较器的两个输入端，所述比较器的输出端连接至所述寄存器的输入端，所述寄存器的输出端连接至所述校准逻辑控制电路，所述校准逻辑控制电路连接所述电容阵列，所述转换控制模块连接所述比较器和所述电容阵列。

本发明至少一实施例提供一种校准逻辑控制方法，应用于包括K个低位的开关模块和N个高位的开关模块的模数转换器，包括：

在校准模式下，在采样阶段控制K个低位的开关模块锁定电容不采样及在量化阶段将寄存器输出信号输出至所述K个低位的开关模块；在非校准模式下，将所述寄存器输出信号直接输送至所述K个低位的开关模块；

在校准模式下，进行第K+n位的校准时，控制所述K+n位的开关模块按采样周期进行0,1切换实现第K+n位的校准，控制所述高于K+n位的开关模块固定在共模输入点，控制低于K+n位的开关模块在采样阶段锁定电容不采样，在量化阶段将寄存器输出信号输出至低于K+n位的开关模块，K，N为正整数，n＝1～N；

在非校准模式下，将所述寄存器输出信号直接输送至所述N个高位的开关模块；

其中，所述寄存器输出信号根据所述模数转换器中比较器的比较结果生成。

在一实施例中，所述方法还包括：

接收转换使能信号、第K+1位至第K+N位的校准使能信号，当所述转换使能信号有效，判断当前为非校准模式；当所述转换使能信号无效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式；

或者，接收转换使能信号、第K+1位至第K+N位的校准使能信号和总校准使能信号，当所述转换使能信号有效且总校准使能信号无效，判断当前为非校准模式；当所述转换使能信号无效、总校准使能信号有效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式。

在一实施例中，所述方法还包括：

当前处于校准模式下，且低于K+n的各位的校准使能信号中至少一个有效时，判断在进行低于K+n位的校准；

当前处于校准模式下，且高于K+n的各位的校准使能信号中至少一个有效时，判断当前在进行高于K+n位的校准；

当前处于校准模式下，且所述第K+n位的校准使能信号有效时，判断当前在进行第K+n位的校准。

与相关技术相比，本申请包括一种校准逻辑控制电路，应用于模数转换器，包括K个低位的校准逻辑电路和N个高位的校准逻辑电路，其中：所述K个低位的校准逻辑电路用于分别控制所述模数转换器的第1位至第K位的开关模块，在校准模式下，在采样阶段控制对应的开关模块锁定电容不采样及在量化阶段将寄存器输出信号输出至所述的开关模块，在非校准模式下将所述寄存器输出信号直接输送至对应的开关模块；所述N个高位的校准逻辑电路用于分别控制所述模数转换器的第K+1位至第K+N位的开关模块；

在校准模式下，进行第K+n位的校准时，K+n位的校准逻辑电路控制所述K+n位的开关模块按采样周期进行0,1切换实现第K+n位的校准，高于K+n位的校准逻辑电路控制高于K+n位的开关模块固定在共模输入点；低于K+n位的校准逻辑电路在采样阶段控制低于K+n位的开关模块锁定电容不采样，在量化阶段将寄存器输出信号输出至低于K+n位的开关模块；以及，在非校准模式下，将所述寄存器输出信号直接输送至对应的开关模块；其中，K，N为正整数，n＝1～N，所述寄存器输出信号根据所述模数转换器中比较器的比较结果生成。本实施例提供的方案，实现了数字前台校正，减少了版图面积和功耗开销，并且与非二进制DAC相兼容，另外无收敛性的问题，保证了系统的稳定，而且与后台校正相比大大提高了采样率。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为本申请一实施提供的SAR ADC框图；

图2为本申请一实施例提供的校准逻辑控制电路框图；

图3为本申请一实施例提供的高位校准逻辑电路逻辑关系示意图；

图4为本申请一实施例提供的低位的校准逻辑电路逻辑关系示意图；

图5为本申请一具体实施例提供的校准逻辑电路示意图；

图6为本申请一具体实施例提供的最高位(第K+N位)校准逻辑电路示意图；

图7为本申请一具体实施例提供的最低位(第K+1位)校准逻辑电路示意图；

图8为本申请一具体实施例提供的低位校准逻辑电路示意图；

图9为本申请一实施例提供的校准逻辑控制方法流程图；

图10为本申请一具体实施例提供的12位校准逻辑控制电路示意图；

图11为本申请一具体实施例提供的第10位校准逻辑电路示意图；

图12为本申请一具体实施例提供的校准方法流程图。

具体实施方式

本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。

此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。

本申请实施例中，通过数字前台校准实现对SAR ADC电容失配的校准。数字前台校准的实现是以冗余技术为基础，采用在芯片上电复位的一段时间内，对SAR ADC(模数转换)的各位电容的失配进行校正，并将校准后的各位电容权重存储起来，在正常工作的情况下，将每位的SAR输出编码与每位对应的权重相与，得到最后的输出编码。

与模拟前台及模拟后台校准技术相比，数字前台校准省去了校准DAC，极大的减少了版图面积和功耗开销，并且与非二进制DAC相兼容。与数字后台校正相比，并无收敛性的问题，保证了系统的稳定，并且工作阶段采用了一次量化，与后台校正相比大大提高了采样率。

一般地，SAR ADC包括电容阵列、比较器、转换控制模块、寄存器，其中，比较器的比较结果输出到寄存器，再由寄存器输出到电容阵列控制电容阵列的开关。本发明一实施例中，增加校准逻辑控制电路，SAR ADC中的比较器结果经过寄存器暂存后输出的信号不再直接控制电容阵列的开关，而是输入到校准逻辑控制电路，经过校准逻辑控制电路的处理，再输出至电容阵列的开关，实现电容失配的校准。

本发明一实施例提供一种SAR ADC，如图1所示，所述SAR ADC包括电容阵列10、比较器11、转换控制模块12、寄存器13和校准逻辑控制电路14，其中，所述电容阵列10连接所述比较器11的两个输入端，所述比较器11的输出端连接至所述寄存器13的输入端，所述寄存器13的输出端连接至所述校准逻辑控制电路14，所述校准逻辑控制电路14连接所述电容阵列10，所述转换控制模块12连接所述比较器11和所述电容阵列10，该SAR ADC为K+N位，K个低位(第1位至第K位)和N(第K+1位至第K+N位)个高位，K个低位不参与校准，N个高位参与校准，其中：

电容阵列10包括和上下两组电容阵列，以及相应的开关模块，开关模块受校准逻辑控制电路以及转换控制模块的控制，将对应的电容接入模拟输入信号、共模电压或者参考电压，实现对模拟输入信号的采样保持及量化，通过校准逻辑控制电路输出数字编码。上下两组电容阵列对称，上极板都接比较器，下极板都接开关模块(由开关模块选择接模拟输入、参考电压、共模电压等，由校准逻辑控制电路控制)。

转换控制模块12用于进行时序控制和采样控制；

比较器11用于对输入的信号进行比较，输出比较结果，存储到寄存器13中；

寄存器13输出寄存器信号至校准逻辑控制电路14；

校准逻辑控制电路14用于进行校准逻辑控制，在正常采样转换阶段输出寄存器输出信号至电容阵列10，在校准阶段则在进行第K+n位校准时，控制低于K+n的各个位的开关模块按照正常转换逻辑进行，高于K+n的各位的开关模块固定在共模输入点，n＝1～N。

本例ADC为全差分结构，ADC模拟输入也是正负差分输入。正常采样转换过程中，采样阶段，上极板连接共模电压，下极板连接模拟输入；保持阶段，上极板断开，下基板接共模电压，上极板存储电荷，然后开始量化阶段，从最高位起，根据比较器的比较结果确定下极板接入的电压，其中，比较过后，比较器两个输入端电压同时切换。如果比较器正输入端大于负输入端，比较器输出高电平，比较器正输入端一侧的当前位电容接负参考电压(地)，负输入端一侧的当前位电容接正参考电压，使得比较器两个输入端电压逐渐靠拢，即所谓逐次逼近。

在校准过程中，从第K+1位至第K+N位依次进行校准，具体的，在进行第K+n位校准时，低于K+n的各个位需要按照正常转换逻辑进行，高于K+n的各位需要固定在共模输入点，n＝1～N。比如，进行第K+1位的校准时，低于K+1位的各个为按照正常转换逻辑进行(第1位至第K位)，K+1位的电容依次切换0、1状态的控制信号(1表示接正参考电压，0表示接负参考电压)，高于K+1位的固定在共模输入点(即下极板接共模电压)。

例如，假设校准第K+2位，则K+2位的校准使能信号为高，总校准使能信号为高，其他位校准使能信号为低。采样阶段，所有电容上极板和下极板都接共模电压，保持阶段上极板断开，量化阶段高于K+2位的所有电容下极板保持接共模电压，第K+2位电容下极板按采样周期轮流接正参考电压或负参考电压，低于K+2位的所有电容按正常量化操作，根据比较器结果选择下极板接正参考电压或负参考电压，逐位比较逐位切换。在保持阶段和量化阶段电容阵列所有上极板均不接任何电压。

需要说明的是，上述校准逻辑控制电路也可用于非差分结构即单端输入SARADC，此时，比较器负端接电容阵列上极板，比较器正端接负参考电压(地)。正常采样转换过程与之前描述类似:采样阶段，电容阵列下极板连接模拟输入，上极板接负参考电压(地)；保持阶段，上极板断开，下基板接负参考电压(地)，上极板存储电荷，然后开始量化阶段，从最高位起下极板依次根据比较器结果选择接正参考电压或负参考电压，逐位比较逐位切换。

如图2所示，校准逻辑控制电路14包括K个低位的校准逻辑电路和N个高位的校准逻辑电路，其中：

所述K个低位的校准逻辑电路用于分别控制所述模数转换器的第1位至第K位的开关模块，在校准模式下，在采样阶段控制对应的开关模块锁定电容不采样及在量化阶段将寄存器输出信号输出至所述开关模块，在非校准模式下将所述寄存器输出信号直接输送至对应的开关模块；

所述N个高位的校准逻辑电路用于分别控制所述模数转换器的第K+1位至第K+N位的开关模块；

在校准模式下，进行第K+n位的校准时，K+n位的校准逻辑电路控制所述K+n位的开关模块按采样周期进行0,1切换实现第K+n位的校准，高于K+n位的校准逻辑电路控制高于K+n位的开关模块固定在共模输入点；低于K+n位的校准逻辑电路在采样阶段控制低于K+n位的开关模块锁定电容不采样，在量化阶段将寄存器输出信号输出至低于K+n位的开关模块；以及，

在非校准模式下，所述N个高位的校准逻辑电路将所述寄存器输出信号直接输送至对应的开关模块；

其中，K，N为正整数，n＝1～N，所述寄存器输出信号根据所述模数转换器中比较器的比较结果生成。

即，控制所述第K+n位的开关模块的高位校准逻辑电路用于：

在校准模式下，进行低于K+n位的校准时，控制所述第K+n位的开关模块固定在共模输入点；进行第K+n位的校准时，控制所述K+n位的的开关模块按采样周期进行0,1切换实现第K+n位的校准；及，进行高于K+n位的校准时，在采样阶段控制所述K+n位的开关模块锁定电容不采样，在量化阶段将寄存器输出信号输出至所述K+n位的开关模块；

本实施例中，只进行高位N个电容的校准，即第K+1位至第K+N位的校准，低位K个电容不参与校准。由于低位电容的失配较小，不对其进行校准，可以节省校准时间。

在一实施例中，所述K个低位校准逻辑电路的结构相同。需要说明的是，在其他实施例中，所述K个低位校准逻辑电路的结构也可以不同。

在一实施例中，校准模式、非校准模式通过转换使能信号、第K+1位至第K+N位的校准使能信号进行判断。所述校准逻辑电路还用于，

接收转换使能信号、第K+1位至第K+N位的校准使能信号，当所述转换使能信号有效，判断当前为非校准模式；当所述转换使能信号无效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式。

在一实施例中，校准模式、非校准模式通过转换使能信号、第K+1位至第K+N位的校准使能信号以及总校准使能信号进行判断，所述校准逻辑电路还用于，

接收转换使能信号、第K+1位至第K+N位的校准使能信号和总校准使能信号，当所述转换使能信号有效且总校准使能信号无效，判断当前为非校准模式；当所述转换使能信号无效、总校准使能信号有效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式。本实施例中，增加了总校准使能信号，可以提高电路的可靠性。为避免能使信号错误时输出混淆，在转换使能信号与总校准使能信号同时为高时，SAR ADC不输出数字信号(所有输出为0)；在总校准使能信号不为高时，即使某位校准使能信号为高，也不执行校准操作。

其中，在一实施例中，信号为高电平时该信号有效，信号为低电平时该信号无效。具体可以根据是实际电路设置信号有效和无效的电平。

上述转换使能信号、第K+1位至第K+N位的校准使能信号、总校准使能信号由数字电路产生。

在一实施例中，所述校准逻辑电路还用于，

当前处于校准模式下，且低于K+n的各位的校准使能信号中至少一个有效时，判断在进行低于K+n位的校准；

当前处于校准模式下，且高于K+n的各位的校准使能信号中至少一个有效时，判断当前在进行高于K+n位的校准；

当前处于校准模式下，且所述第K+n位的校准使能信号有效时，判断当前在进行第K+n位的校准。

本实施例中，信号为高电平时有效，低电平时无效，如图3所示，第K+n位的校准逻辑电路用于：

当低于K+n位的校准使能信号中存在高，且，总校准使能信号为高时，控制所述第K+n位的开关模块固定在共模输入点；当高于K+n位的校准使能信号中存在高，且，总校准使能信号为高时，关闭采样保留转换，即在采样阶段控制所述K+n位的开关模块锁定电容不采样，在量化阶段将寄存器输出信号输出至所述K+n位的开关模块；

当第K+n位的校准使能信号为高，且，总校准使能信号为高时，输出0，1切换信号以控制所述K+n位的开关模块按采样周期进行0,1切换实现第K+n位的校准；

当不满足上述情况时，输出寄存器输出信号。

如图4所示，第1位至第K位的任一校准逻辑电路用于：

判断第K+1位至第K+N位的校准使能信号中是否存在高，以及，总校准使能信号是否为高，两者均为是时启动校准功能，在采样阶段锁定电容不采样，并在量化阶段(校准时)将寄存器输出信号输送至对应的开关模块，保证低位电容正常切换。否则(即非校准模式下)，此位电容进行采样，直接将寄存器输出信号输送至对应的开关模块，不做处理。

在一实施例中，如图5所示，当1<n<N时，所述控制第K+n位的开关模块的校准逻辑电路包括：第一或非门A1、第一与门B1、第一非门C1、第一与非门D1、第二与非门D2、第一或门E1、第三与非门D3、第四与非门D4、第二与门B2、第二或门E2、第三与门B3、第五与非门D5、第四与门B4，其中：

所述第一或非门A1的两个输入端分别连接所述转换使能信号和0，1切换信号，所述0,1切换信号用于控制开关模块按采样周期进行0,1切换，所述第一或非门A1的输出端连接到所述第一与非门D1的一个输入端；所述第一与门B1的输入端连接总校准使能信号和第K+n位的校准使能信号，所述第一与门B1的输出分别连接到所述第一与非门D1的另一输入端和所述第一非门的输入端，所述第一非门C1的输出端连接到所述第二与非门D2的一个输入端，所述第二与非门D2的另一输入端连接寄存器输出信号，所述第一与非门D1的输出端、所述第二与非门D2的输出端分别连接到所述第三与非门D3的输入端，所述第三与非门D3的输出端连接到所述第二与门B2的一个输入端，所述第一或门E1的输入端分别连接所有低于K+n位的校准使能信号，所述第一或门E1的输出端连接到第四与非门D4的一个输入端，所述第四与非门D4的另一输入端连接所述总校准使能信号，所述第四与非门D4的输出端连接到所述第二与门B2的另一输入端，所述第二与门B2的输出端连接到所述第四与门B4的一个输入端，所述第二或门E2的分别连接所有高于K+n位的校准使能信号，所述第二或门E2的输出端连接所述第三与门B3的一个输入端，所述第三与门B3的另一输入端连接所述总校准使能信号，所述第三与门B3的输出端连接所述第五与非门D5的一个输入端，所述第五与非门D5的另一输入端连接所述转换使能信号，所述第五与非门D5的输出端连接所述第四与门B4的另一输入端，所述第四与门B4输出用于控制对应的开关模块的控制信号。

在一实施例中，如图6所示，所述控制第K+N位的开关模块的校准逻辑电路包括：第一或非门A1、第一与门B1、第一非门C1、第一与非门D1、第二与非门D2、第一或门E1、第三与非门D3、第四与非门D4、第二与门B2，其中：

所述第一或非门A1的两个输入端分别连接转换使能信号和0,1切换信号，所述0,1切换信号用于控制的开关模块按采样周期进行0,1切换，所述第一或非门A1的输出端连接到所述第一与非门D1的一个输入端；所述第一与门B1的输入端分别连接总校准使能信号和第K+N位校准使能信号，所述第一与门B1的输出分别连接到所述第一与非门D1的另一输入端和所述第一非门C1的输入端，所述第一非门C1的输出端连接到所述第二与非门D2的一个输入端，所述第二与非门D2的另一输入端连接所述寄存器输出信号，所述第一与非门D1的输出端、所述第二与非门D2的输出端分别连接到所述第三与非门D3的两个输入端，所述第三与非门D3的输出端连接到所述第二与门B2的一个输入端，所述第一或门E1的输入端分别连接所有低于第K+N位的校准使能信号，所述第一或门E1的输出端连接到所述第四与非门D4的一个输入端，所述第四与非门D4的另一输入端连接所述总校准使能信号，所述第四与非门D4的输出端连接到所述第二与门B2的另一输入端，所述第二与门B2的输出端输出用于控制对应的开关模块的控制信号。

在一实施例中，如图7所示，所述控制第K+1位的开关模块的校准逻辑电路包括：第一或非门A1、第一与门B1、第一非门C1、第一与非门D1、第二与非门D2、第三与非门D3、第二或门E2、第三与门B3、第五与非门D5、第四与门B4，其中：

所述第一或非门A1的两个输入端分别连接转换使能信号和0，1切换信号，所述0,1切换信号用于控制开关模块按采样周期进行0,1切换，所述第一或非门A1的输出端连接到所述第一与非门D1的一个输入端；所述第一与门B1的两个输入端分别连接总校准使能信号和第K+1位校准使能信号，所述第一与门B1的输出分别连接到所述第一与非门D1的另一输入端和所述第一非门C1的输入端，所述第一非门C1的输出端连接到所述第二与非门D2的一个输入端，所述第二与非门D2的另一输入端连接寄存器输出信号，所述第一与非门D1的输出端、所述第二与非门D2的输出端分别连接到所述第三与非门D3的两个输入端，所述第三与非门D3的输出端连接到所述第四与门B4的一个输入端，所述第二或门E2的输入端分别连接所有高于第K+1位的校准使能信号，所述第二或门E2的输出端连接所述第三与门B3的一个输入端，所述第三与门B3的另一输入端连接所述总校准使能信号，所述第三与门B3的输出端连接所述第五与非门D5的一个输入端，所述第五与非门D5的另一输入端连接所述转换使能信号，所述第五与非门D5的输出端连接所述第四与门B4的另一输入端，所述第四与门B4输出用于控制对应开关模块的控制信号。

在一实施例中，如图8所示，所述控制第1位至第K位中任一位的校准逻辑电路包括：第三或门E3、第五与门B5、第六与非门D6、第六与门B6，其中：

所述第三或门E3的接入端分别连接所述所述第K+1位至第K+N位的校准使能信号，所述第三或门E3的输出端连接所述第五与门B5的一输入端，所述第五与门B5的另一输入端连接所述总校准使能信号，所述第五与门的输出端连接第六与非门D6的一输入端，所述第六与非门D6的另一输入端连接转换使能信号，所述第六与非门D6的输出端连接第六与门B6的一输入端，所述第六与门B6的另一输入端连接所述寄存器输出信号，所述第六与门B6的输出端输出控制对应的开关模块的控制信号。

需要说明的是，上述电路仅为示例，可以根据需要使用其他结构的电路实现所述校准逻辑控制电路。

如图9所示，本发明一实施例提供一种校准逻辑控制方法，应用于包括K个低位的开关模块和N个高位的开关模块的模数转换器，包括：

步骤901，在校准模式下，在采样阶段控制K个低位的开关模块锁定电容不采样及在量化阶段将寄存器输出信号输出至所述K个低位的开关模块；在非校准模式下，将所述寄存器输出信号直接输送至所述K个低位的开关模块；

步骤902，在校准模式下，进行第K+n位的校准时，控制所述K+n位的开关模块按采样周期进行0,1切换实现第K+n位的校准，控制所述高于K+n位的开关模块固定在共模输入点，控制低于K+n位的开关模块在采样阶段锁定电容不采样，在量化阶段将寄存器输出信号输出至低于K+n位的开关模块，K，N为正整数，n＝1～N；在非校准模式下，将所述寄存器输出信号直接输送至所述N个高位的开关模块。

在一实施例中，所述方法还包括：

接收转换使能信号、第K+1位至第K+N位的校准使能信号，当所述转换使能信号有效，判断当前为非校准模式；当所述转换使能信号无效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式；

或者，接收转换使能信号、第K+1位至第K+N位的校准使能信号和总校准使能信号，当所述转换使能信号有效且总校准使能信号无效，判断当前为非校准模式；当所述转换使能信号无效、总校准使能信号有效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式。

在一实施例中，所述方法还包括：

当前处于校准模式下，且低于K+n的各位的校准使能信号中至少一个有效时，判断在进行低于K+n位的校准；

当前处于校准模式下，且高于K+n的各位的校准使能信号中至少一个有效时，判断当前在进行高于K+n位的校准；

当前处于校准模式下，且所述第K+n位的校准使能信号有效时，判断当前在进行第K+n位的校准。

下面以12位SARADC为例对本发明作进一步说明。

本实施例中，以12位的校准方案使用高位电容冗余原理，将高7位的电容参数设置成满足C1<C2+C3…+CN(C1为高位电容；CN为最低位电容)，利用低二进制搜索算法一个模拟输入可以映射多个数字输出的特性，使得ADC的高位误差可以通过数字校准的方法消除。

为使得C1<C2+C3…+CN恒成立，在电容阵列的高位部分的第三第四位人为制造了电容冗余。

电容	CL0	CL1	CL2	CM0	CM1	CM2	CM3	CM4	CM5	CM6	CM7	CM8
													容值倍数	1	2	4	1	2	3	6	8	16	32	64	128
权重	1	2	4	8	16	24	48	64	128	256	512	1024
													冗余量	0	0	0	0	0	16	16	80	80	80	80	80

非二进制冗余电容阵列取值

由于低位电容的失配较小，本设计只对高5位电容进行校正，节省校准时间。

对此校准方案的具体实施方法为：

由数据同步时钟分频得到0、1切换信号，0、1切换信号是用于控制正在校准位的电容依次切换0、1状态的控制信号。

本方案只校准高5位电容，由数字部分提供转换使能信号(正常采样转换模式)、总校准使能信号、高5位每位校准使能信号(第8位校准使能信号、第9位校准使能信号、第10位校准使能信号、第11位校准使能信号、第12位校准使能信号)。为避免能使信号错误时输出混淆，在转换使能信号与总校准使能信号同时为高时，ADC不输出数字信号(所有输出为0)；在总校准使能信号不为高时，即使第某位校准使能信号为高，也不执行校准操作。

校准逻辑控制电路的具体实施方法是：

电容阵列的12位电容，每一位电容的开关由一套校准逻辑子电路控制，共有12套，如图10所示，包括7(即K＝7)个低位的校准逻辑电路和5(即N＝5)个高位的校准逻辑电路。

参与校准的高五位的校准逻辑电路各不相同，不参与校准的低7位校准逻辑电路完全相同。

低7位的校准逻辑电路的实施方法是：判断高5位校准使能信号是否存在高，以及，总校准使能信号是否为高，两者均为是时启动校准功能，在采样阶段锁定电容不采样，并在校准进行时将转换得到的寄存器输出信号输送至对应的开关模块，保证低位电容正常切换；如果高5位校准使能信号均为低，且总校准使能信号为低，说明当前处于转换模式，此位电容进行采样，直接将寄存器输出信号输送至对应的开关模块。

高5位的校准逻辑电路的实施方法是：在进行第7+n位校准时，n＝1～5低于7+n的各个位需要按照正常转换逻辑进行，高于7+n的各位需要固定在共模输入点。因此对于第8～12位的校准逻辑电路，需做三次判断:第一次判断根据低于7+n的各个位的校准使能，存在高并同时总校准使能信号为高，则固定输出使第7+n位的开关模块固定在共模输入点，否则开放通路传输寄存器输出至下个判断；第二次判断根据高于7+n的各个位的校准使能信号，存在高并且同时总校准使能信号为高，则关闭采样并保留转换功能(在采样阶段锁定电容不采样，并在校准进行时将寄存器输出信号输送至对应的开关模块)，否则开放通路传输寄存器输出至下个判断；第三次判断为，当第7+n位校准使能信号为高并且总校准使能信号为高，则令本位的开关模块信号按采样周期“0、1”轮流切换，实现第7+n位校准，否则开放通路传输寄存器输出信号。

以第10位的校准逻辑电路为例，具体实施电路如图11所示，包括：

第一或非门A1、第一与门B1、第一非门C1、第一与非门D1、第二与非门D2、第一或门E1、第三与非门D3、第四与非门D4、第二与门B2、第二或门E2、第三与门B3、第五与非门D5、第四与门B4，其中：

所述第一或非门A1的两个输入端分别连接所述转换使能信号和0，1切换信号，所述0,1切换信号用于控制开关模块按采样周期进行0,1切换，所述第一或非门A1的输出端连接到所述第一与非门D1的一个输入端；所述第一与门B1的输入端连接总校准使能信号和第10位的校准使能信号，所述第一与门B1的输出分别连接到所述第一与非门D1的另一输入端和所述第一非门的输入端，所述第一非门C1的输出端连接到所述第二与非门D2的一个输入端，所述第二与非门D2的另一输入端连接寄存器输出信号，所述第一与非门D1的输出端、所述第二与非门D2的输出端分别连接到所述第三与非门D3的输入端，所述第三与非门D3的输出端连接到所述第二与门B2的一个输入端，所述第一或门E1的输入端分别连接第8位的校准使能信号和第9位的校准使能信号，所述第一或门E1的输出端连接到第四与非门D4的一个输入端，所述第四与非门D4的另一输入端连接所述总校准使能信号，所述第四与非门D4的输出端连接到所述第二与门B2的另一输入端，所述第二与门B2的输出端连接到所述第四与门B4的一个输入端，所述第二或门E2的输入端分别连接第11位的校准使能信号和第12位的校准使能信号，所述第二或门E2的输出端连接所述第三与门B3的一个输入端，所述第三与门B3的另一输入端连接所述总校准使能信号，所述第三与门B3的输出端连接所述第五与非门D5的一个输入端，所述第五与非门D5的另一输入端连接所述转换使能信号，所述第五与非门D5的输出端连接所述第四与门B4的另一输入端，所述第四与门B4输出用于控制对应的开关模块的控制信号。

图12为本发明一实施例提供的校准方法流程图。如图12所示，包括：

步骤1201，清空寄存器，初始值置0，输入到对应的开关模块的控制信号置0；

步骤1202，开始校准K+n位电容的权重，初始时n＝1；

步骤1203，将第K+n位的输入置1，即输出到第K+n位的开关模块的控制信号为1，控制第K+n位的开关模块的连接正参考电压，而高于K+n位的开关模块置共模输入点，低于K+n位的开关模块按正常转换模式控制，得到数字码DX；

步骤1204，将第K+n位的输入置0，即输出到第K+n位的开关模块的控制信号为0，控制第K+n位的开关模块的连接负参考电压，而高于K+n位的开关模块置共模输入点，低于K+n位的开关模块按正常转换模式控制，得到数字码DY；

步骤1205，DX和DY分别与低位权重相乘，转换为二进制；

步骤1206，取得误差值e＝DX-DY；

步骤1027，返回步骤1203，重新执行步骤1203～1206预设次数，比如128次后，执行步骤1208；

步骤1208，将得到的多个误差值e取平均值，作为第K+n位的校准权重；

步骤1209，存储第K+n位的校准权重；

步骤1210，如果n<N，则n＝n+1，执行步骤1202，如果n＝N，执行步骤1211；

步骤1211，获得第K+1位至第K+N位的校准权重，校准结束。

本方案描述的校准电路实施方案可以适应修改ADC分辨率或改变参与校准位数。ADC分辨率决定了校准逻辑电路的规模，分辨率bit位数决定了参与采样的电容数，每一位电容对应一套校准电路。其中参与校准的位数同样是可以改变的。不参与校准的低位使用前述的低位的校准逻辑电路，每位使用一套校准逻辑电路。参与校准的高位使用前述的高位的校准逻辑电路，同样每位使用一套校准逻辑电路。本设计以12位举例，12个采样电容对应12套校准逻辑电路。其中参与校准的是高5位(第8至12位)，不参与校准的是低7位(第1至第7位)。所以第8至12位使用高位的校准逻辑电路，共5套；第1至7位使用低位的校准逻辑电路，共7套。如果改为16位ADC，校准高6位，则第11至16位使用高位的校准逻辑电路；第1至10位使用低位的校准逻辑电路。本申请对SAR ADC的位数不作限定。

本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (12)

1.一种校准逻辑控制电路，应用于模数转换器，其特征在于，所述校准逻辑控制电路包括K个低位的校准逻辑电路和N个高位的校准逻辑电路，其中：

所述K个低位的校准逻辑电路用于分别控制所述模数转换器的第1位至第K位的开关模块，在校准模式下，在采样阶段控制开关模块锁定电容不采样及在量化阶段将寄存器输出信号输出至所述开关模块，在非校准模式下将所述寄存器输出信号直接输送至对应的开关模块；

所述N个高位的校准逻辑电路用于分别控制所述模数转换器的第K+1位至第K+N位的开关模块；

在校准模式下，进行第K+n位的校准时，K+n位的校准逻辑电路控制所述K+n位的开关模块按采样周期进行0,1切换实现第K+n位的校准，高于K+n位的校准逻辑电路控制高于K+n位的开关模块固定在共模输入点；低于K+n位的校准逻辑电路在采样阶段控制低于K+n位的开关模块锁定电容不采样，在量化阶段将寄存器输出信号输出至低于K+n位的开关模块；

以及，在非校准模式下，所述N个高位的校准逻辑电路将所述寄存器输出信号直接输送至对应的开关模块；

其中，K，N为正整数，n＝1～N，所述寄存器输出信号根据所述模数转换器中比较器的比较结果生成。

2.根据权利要求1所述的校准逻辑控制电路，其特征在于，所述K个低位的校准逻辑电路的结构相同。

3.根据权利要求1所述的校准逻辑控制电路，其特征在于，所述K个低位的校准逻辑电路和N个高位的校准逻辑电路还用于，

接收转换使能信号、第K+1位至第K+N位的校准使能信号，当所述转换使能信号有效，判断当前为非校准模式；当所述转换使能信号无效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式；

或者，接收转换使能信号、第K+1位至第K+N位的校准使能信号和总校准使能信号，当所述转换使能信号有效且总校准使能信号无效，判断当前为非校准模式；当所述转换使能信号无效、总校准使能信号有效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式。

4.根据权利要求3所述的校准逻辑控制电路，其特征在于，所述K个低位的校准逻辑电路和N个高位的校准逻辑电路还用于，

当前处于校准模式下，且低于K+n的各位的校准使能信号中至少一个有效时，判断在进行低于K+n位的校准；

当前处于校准模式下，且高于K+n的各位的校准使能信号中至少一个有效时，判断当前在进行高于K+n位的校准；

当前处于校准模式下，且所述第K+n位的校准使能信号有效时，判断当前在进行第K+n位的校准。

5.根据权利要求3或4所述的校准逻辑控制电路，其特征在于，当1<n<N时，控制第K+n位的开关模块的校准逻辑电路包括：第一或非门、第一与门、第一非门、第一与非门、第二与非门、第一或门、第三与非门、第四与非门、第二与门、第二或门、第三与门、第五与非门、第四与门，其中：

所述第一或非门的两个输入端分别连接所述转换使能信号和0，1切换信号，所述0,1切换信号用于控制开关模块按采样周期进行0,1切换，所述第一或非门的输出端连接到所述第一与非门的一个输入端；所述第一与门的输入端连接总校准使能信号和第K+n位的校准使能信号，所述第一与门的输出分别连接到所述第一与非门的另一输入端和所述第一非门的输入端，所述第一非门的输出端连接到所述第二与非门的一个输入端，所述第二与非门的另一输入端连接寄存器输出信号，所述第一与非门的输出端、所述第二与非门的输出端分别连接到所述第三与非门的输入端，所述第三与非门的输出端连接到所述第二与门的一个输入端，所述第一或门的输入端分别连接所有低于K+n位的校准使能信号，所述第一或门的输出端连接到第四与非门的一个输入端，所述第四与非门的另一输入端输入所述总校准使能信号，所述第四与非门的输出端连接到所述第二与门的另一输入端，所述第二与门的输出端连接到所述第四与门的一个输入端，所述第二或门的分别连接所有高于K+n位的校准使能信号，所述第二或门的输出端连接所述第三与门的一个输入端，所述第三与门的另一输入端连接所述总校准使能信号，所述第三与门的输出端连接所述第五与非门的一个输入端，所述第五与非门的另一输入端连接所述转换使能信号，所述第五与非门的输出端连接所述第四与门的另一输入端，所述第四与门输出用于控制对应的开关模块的控制信号。

6.根据权利要求3或4所述的校准逻辑控制电路，其特征在于，所述控制第K+N位的开关模块的校准逻辑电路包括：第一或非门、第一与门、第一非门、第一与非门、第二与非门、第一或门、第三与非门、第四与非门、第二与门，其中：

所述第一或非门的两个输入端分别连接转换使能信号和0,1切换信号，所述0,1切换信号用于控制开关模块按采样周期进行0,1切换，所述第一或非门的输出端连接到所述第一与非门的一个输入端；所述第一与门的输入端分别连接总校准使能信号和第K+N位校准使能信号，所述第一与门的输出分别连接到所述第一与非门的另一输入端和所述第一非门的输入端，所述第一非门的输出端连接到所述第二与非门的一个输入端，所述第二与非门的另一输入端输入所述寄存器输出信号，所述第一与非门的输出端、所述第二与非门的输出端分别连接到所述第三与非门的两个输入端，所述第三与非门的输出端连接到所述第二与门的一个输入端，所述第一或门的输入端连接所有低于第K+N位的校准使能信号，所述第一或门的输出端连接到所述第四与非门的一个输入端，所述第四与非门的另一输入端连接所述总校准使能信号，所述第四与非门的输出端连接到所述第二与门的另一输入端，所述第二与门的输出端输出用于控制对应的开关模块的控制信号。

7.根据权利要求3或4所述的校准逻辑控制电路，其特征在于，所述控制第K+1位开关模块的校准逻辑电路包括：第一或非门、第一与门、第一非门、第一与非门、第二与非门、第三与非门、第二或门、第三与门、第五与非门、第四与门，其中：

所述第一或非门的两个输入端分别连接转换使能信号和0，1切换信号，所述0,1切换信号用于控制开关模块按采样周期进行0,1切换，所述第一或非门的输出端连接到所述第一与非门的一个输入端；所述第一与门的两个输入端分别连接总校准使能信号和第K+1位的校准使能信号，所述第一与门的输出分别连接到所述第一与非门的另一输入端和所述第一非门的输入端，所述第一非门的输出端连接到所述第二与非门的一个输入端，所述第二与非门的另一输入端连接寄存器输出信号，所述第一与非门的输出端、所述第二与非门的输出端分别连接到所述第三与非门的两个输入端，所述第三与非门的输出端连接到所述第四与门的一个输入端，所述第二或门的输入端分别连接所有高于第K+1位的校准使能信号，所述第二或门的输出端连接所述第三与门的一个输入端，所述第三与门的另一输入端连接所述总校准使能信号，所述第三与门的输出端连接所述第五与非门的一个输入端，所述第五与非门的另一输入端连接所述转换使能信号，所述第五与非门的输出端连接所述第四与门的另一输入端，所述第四与门输出用于控制对应的开关模块的控制信号。

8.根据权利要求2所述的校准逻辑控制电路，其特征在于，所述K个低位的任一校准逻辑电路包括：第三或门、第五与门、第六与非门、第六与门，其中：

所述第三或门的接入端分别连接所述第K+1位至第K+N位的校准使能信号，所述第三或门的输出端连接所述第五与门的一输入端，所述第五与门的另一输入端连接总校准使能信号，所述第五与门的输出端连接第六与非门的一输入端，所述第六与非门的另一输入端连接转换使能信号，所述第六与非门的输出端连接第六与门的一输入端，所述第六与门的另一输入端连接所述寄存器输出信号，所述第六与门的输出端输出控制对应开关模块的控制信号。

9.一种逐次逼近型模数转换器，其特征在于，包括：如权利要求1至8任一所述的校准逻辑控制电路，还包括：电容阵列、比较器、转换控制模块和寄存器，其中，所述电容阵列连接所述比较器的两个输入端，所述比较器的输出端连接至所述寄存器的输入端，所述寄存器的输出端连接至所述校准逻辑控制电路，所述校准逻辑控制电路连接所述电容阵列，所述转换控制模块连接所述比较器和所述电容阵列。

10.一种校准逻辑控制方法，应用于包括K个低位的开关模块和N个高位的开关模块的模数转换器，其特征在于，包括：

在校准模式下，在采样阶段控制K个低位的开关模块锁定电容不采样及在量化阶段将寄存器输出信号输出至所述K个低位的开关模块；在非校准模式下，将所述寄存器输出信号直接输送至所述K个低位的开关模块；

在校准模式下，进行第K+n位的校准时，控制所述K+n位的开关模块按采样周期进行0,1切换实现第K+n位的校准，控制高于所述K+n位的开关模块固定在共模输入点，控制低于K+n位的开关模块在采样阶段锁定电容不采样，在量化阶段将寄存器输出信号输出至低于K+n位的开关模块，K，N为正整数，n＝1～N；

在非校准模式下，将所述寄存器输出信号直接输送至所述N个高位的开关模块；

其中，所述寄存器输出信号根据所述模数转换器中比较器的比较结果生成。

11.根据权利要求10所述的校准逻辑控制方法，其特征在于，所述方法还包括：

接收转换使能信号、第K+1位至第K+N位的校准使能信号，当所述转换使能信号有效，判断当前为非校准模式；当所述转换使能信号无效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式；

或者，接收转换使能信号、第K+1位至第K+N位的校准使能信号和总校准使能信号，当所述转换使能信号有效且总校准使能信号无效，判断当前为非校准模式；当所述转换使能信号无效、总校准使能信号有效且第K+1位至第K+N位的校准使能信号中至少一个有效时，判断当前为校准模式。

12.根据权利要求11所述的校准逻辑控制方法，其特征在于，所述方法还包括：

当前处于校准模式下，且低于K+n的各位的校准使能信号中至少一个有效时，判断在进行低于K+n位的校准；

当前处于校准模式下，且高于K+n的各位的校准使能信号中至少一个有效时，判断当前在进行高于K+n位的校准；

当前处于校准模式下，且所述第K+n位的校准使能信号有效时，判断当前在进行第K+n位的校准。