KR20180041026A - Sar-adc 커패시터 어레이 장치 - Google Patents

Abstract

본 발명의 실시 예에 따른 SAR-ADC 회로는, 브리지 커패시터(bridge capacitor)를 통해 구분되는 LSB(least significant bit)측 제1 커패시터 어레이와 MSB(most significant bit)측 제2 커패시터 어레이를 포함하고, 기생 커패시터 성분을 보상하기 위한 단위 커패시터가 상기 제1 커패시터 어레이에 포함되는 디지털 아날로그 변환부, 상기 디지털 아날로그 변환부의 출력 전압과 커먼모드 전압을 비교하여 디지털 값으로 출력하는 비교기, 상기 제1 커패시터에 입력되는 제1 기준 전압 값을 캘리브레이션하고, 상기 디지털 제1 기준 전압 값을 캘리브레이션 동작 시에만 상기 제1 기준 전압 값과 상기 단위 커패시터를 연결하도록 제어하는 제어부를 포함하는 것을 특징으로 한다.

Description

SAR-ADC 커패시터 어레이 장치{SAR-ADC CAPACITOR ARRAY DEVICE}

본 발명은 아날로그-디지털 변환기에 관한 것으로, 좀더 구체적으로는 연속 근사 아날로그-디지털 변환기 및 그것의 동작 방법에 관한 것이다.

일반적으로, ADC는 아날로그 형태의 입력 신호를 내부의 세분화된 기준 전압과 비교하여 이를 디지털 값으로 변환시키는 장치로, 아날로그 형태의 입력 신호를 디지털 형태의 출력 신호로 바꾸는 것을 의미한다.

이러한 ADC의 종류에는 플래시 타입의 ADC, 트래킹(tracking) 기법을 이용한 ADC, SAR(Successive Approximation Register type) 방식의 ADC(이하, SAR-ADC라 함), 파이프라인 ADC(Pipeline ADC) 등이 있고, 각각의 특성에 맞는 응용분야에서 사용되고 있다.

최근, 혼성 시스템(Mixed-mode system)의 사용이 증가됨에 따라, 아날로그-디지털 변환기(Analog-to-Digital Converter; 이하, ADC)의 필요성이 증가하고 있다. 특히, DVDP(Digital Video Disk Player)나 DRSR(Direct Broadcasting for Satellite Receiver) 등과 같은 시스템에서는 낮은 가격을 위해 CMOS 공정을 통한 원 칩(One

chip)화에 대한 연구가 활발히 진행되고 있다. 이를 위하여, 무선 신호(Radio Frequency signal; RF)를 직접 처리할 수 있는 ADC의 설계 기술이 최대 쟁점으로 부각되고 있다.

현재까지 다양한 타입의 ADC들이 제안되었다. 예를 들어, 플래시 ADC(Flash ADC), 파이프라인 ADC(Pipeline ADC) 및 연속 근사 ADC(Successive Approximation Register ADC, 이하 SAR ADC) 등이 제안되었으며, 각각의 특성에 맞는 응용분야에서 사용되고 있다. 플래시 ADC는 비교적 빠르게 동작하나, 높은 전력 소모율을 갖는 단점이 있다. 파이프라인 ADC는 빠른 동작 특성 및 높은 해상도를 지원하나, 큰 면적을 필요로 하는 단점이 있다.

SAR ADC는 회로의 낮은 전력 소모율을 갖고 회로 구성이 간단하나, 비교적 느리게 동작한다는 단점이 있다.

본 발명의 일 과제는, 동작 속도를 개선하면서, 동시에 아날로그-디지털 변환의 신뢰성을 향상시킬 수 있는 연속 근사 아날로그-디지털 변환기를 제공하는 것이다.

본 발명의 다른 과제는, SAR 방식의 ADC에서 커패시터 어레이상 커패시턴스 정합을 수행함에 있어서, LSB 측 커패시터 어레이와 MSB 측 커패시터 어레이간 커패시턴스 정합과 함께 MSB 커패시터와 나머지 커패시터 어레이간 커패시턴스 정합도 수행하도록 하는 것이다.

본 발명의 또 다른 과제는, SAR-ADC 회로에서 DAC 변환 에러 보상 기능을 수행하도록 하는 것이다.

본 발명의 일 실시 예에 따른 SAR-ADC 커패시터 어레이 장치는 브리지 커패시터(bridge capacitor)를 통해 구분되는 LSB(least significant bit)측 제1 커패시터 어레이와 MSB(most significant bit)측 제2 커패시터 어레이를 포함하고, 기생 커패시터 성분을 보상하기 위한 단위 커패시터가 상기 제1 커패시터 어레이에 포함되는 디지털 아날로그 변환부, 상기 디지털 아날로그 변환부의 출력 전압과 커먼모드 전압을 비교하여 디지털 값으로 출력하는 비교기, 상기 제1 커패시터에 입력되는 제1 기준 전압 값을 캘리브레이션하고, 상기 디지털 제1 기준 전압 값을 캘리브레이션 동작 시에만 상기 제1 기준 전압 값과 상기 단위 커패시터를 연결하도록 제어하는 제어부를 포함하는 것을 특징으로 한다.

또한, 본 발명의 일 실시 예에 따른 SAR-ADC 커패시터 어레이 장치의 제어부는, 상기 캘리브레이션 동작이 종료되면, 상기 단위 커패시터를 접지에 연결하도록 제어하는 것을 특징으로 한다.

또한, 본 발명의 일 실시 예에 따른 SAR-ADC 커패시터 어레이 장치는 상기 제1 커패시터 어레이의 커패시턴스 조절을 위한 제1 가변 커패시터를 포함하는 것을 특징으로 한다.

또한, 본 발명의 일 실시 예에 따른 SAR-ADC 커패시터 어레이 장치의 제1 가변 커패시터는 상기 제1 커패시터 어레이의 커패시턴스 조절을 위한 커패시터로 상기 제어부의 제어에 따라 커패시턴스값이 가변되는 커패시터이며, 상기 제1 커패시터 어레이와 상기 브리지 커패시터 사이에 연결되는 것을 특징으로 한다.

또한, 본 발명의 일 실시 예에 따른 SAR-ADC 커패시터 어레이 장치는 제2 커패시터 어레이 중 MSB 커패시터의 커패시턴스 조절을 위한 제2 가변 커패시터를 포함하는 것을 특징으로 한다.

또한, 본 발명의 일 실시 예에 따른 SAR-ADC 커패시터 어레이 장치의 제2 가변 커패시터는, 상기 MSB 커패시터의 커패시턴스 조절을 위한 커패시터로 상기 제어부의 제어에 따라 커패시턴스 값이 가변되는 커패시터이며, 상기 MSB 커패시터와 인접하게 연결되는 것을 특징으로 한다.

또한, 본 발명의 일 실시 예에 따른 SAR-ADC 커패시터 어레이 장치의 상기 제1, 제2 가변 커패시터는, 다수의 서로 다른 커패시턴스를 가지는 커패시터의 어레이로 구성되며, 각각의 커패시터를 온 또는 오프시킬 수 있는 스위치를 포함하고, 상기 제어부의 제어에 따라 상기 스위치가 선택적으로 온 또는 오프되어 커패시턴스가 조절되는 것을 특징으로 한다.

또한, 본 발명의 일 실시 예에 따른 SAR-ADC 커패시터 어레이 장치는 단위 커패시터 및 캘리브레이션되는 제1 전압 값에 의해 디지털 아날로그 변환 에러 보상 동작이 수행되는 것을 특징으로 한다.

또한, 본 발명의 일 실시 예에 따른 SAR-ADC 커패시터 어레이 장치의 제1 커패시터 어레이 및 제2 커패시터 어레이는 이진 가중형 커패시터 어레이로 구성되는 것을 특징으로 한다.

본 발명의 효과는 다음과 같다.

본 발명의 다양한 실시 예들 중 일 실시 예에 따르면, 연속 근사 아날로그-디지털 변환기는 래치 동작의 최적화를 통하여 아날로그 디지털 변환의 동작 속도를 개선함과 동시에, 아날로그 디지털 변환의 신뢰성을 향상시킬 수 있다.

본 발명의 다양한 실시 예들 중 다른 실시 예에 따르면, SAR 방식의 ADC에서 커패시터 어레이상 커패시턴스 정합을 수행함에 있어서, LSB 측 커패시터 어레이와 MSB 측 커패시터 어레이간 커패시턴스 정합과 함께 MSB 커패시터와 나머지 커패시터 어레이간 커패시턴스 정합도 수행하도록 함으로써 MSB 커패시터의 부정합에 따른 미씽 코드 발생의 문제점을 개선시키면서 전체적인 커패시턴스 정합의 향상이 가능하도록 하는 이점이 있다.

본 발명의 다양한 실시예들 중 또 다른 실시예에 따르면, 종래 SAR-ADC 회로에 단위 커패시터를 추가하고, 기준 전압을 캘리브레이션 하는 과정을 통해 DAC 변환 에러 보상 기능을 제공하는 기술적 효과가 있다.

도 1은 본 발명의 일 실시 예에 따른 SAR ADC를 보여주는 블록도이다.
도 2는 도 1의 SAR ADC를 보다 더 구체적으로 보여주는 블록도이다.
도 3은 캐패시터 어레이 기재의 연속 근사 아날로그-디지탈 변환기의 기능 블록도이다.
도 4는 도 3의 디지탈-아날로그 변환기용의 캐패시터 어레이의 개략도이다.
도 5는 도 4의 캐패시터 어레이를 사용한 도 3의 디지탈-아날로그 변환기의 개략도이다.
도 6은 분할 (split) 캐패시터 어레이 기재의 디지탈-아날로그 변환기의 개략도이다.
도 7은 본 발명의 다른 일 실시예에 의한 SAR-ADC 장치의 개략적인 회로 구성도이다.
도 8은 본 발명의 다른 실시예에 따른 SAR-ADC 장치의 상세 회로 구성도이다.
도 9 내지 도 13은 본 발명의 또 다른 일 실시예에 의한 SAR-ADC 회로를 설명하기 위한 도면들이다.

이하, 본 발명과 관련된 실시 예에 대하여 도면을 참조하여 보다 상세하게 설명한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.

도 1은 본 발명의 일 실시 예에 따른 SAR ADC를 보여주는 블록도이다.

도 1을 참조하면, SAR ADC(100)는 디지털 변환부(110), 비교기 컨트롤러(120), 그리고 SAR 컨트롤러(130)를 포함할 수 있다.

디지털 변환부(110)는 비교기 컨트롤러(120)로부터 제어 신호들(Qpre, Qlen, SW, Ibias)을 수신한다. 디지털 변환부(110)는 제어 신호들(Qpre, Qlen, SW, Ibias)에 응답하여, 아날로그 입력 전압(Vin)을 디지털 신호로 변환한다. 디지털 변환부(110)는 디지털-아날로그 변환기(Digital-to-Analog Converter, 이하 DAC), 비교기(112), 그리고 SAR 논리 회로(113)를 포함할 수 있다.

DAC(111)는 아날로그 입력 전압(Vin) 및 기준 전압(Vref)을 수신하고, 아날로그 입력 전압(Vin)을 샘플링(Sampling)한다. DAC(111)는 SAR 논리 회로(113)로부터 디지털 비트들(D0~Dn)을 수신하고, 디지털 비트들 (D0~Dn)에 응답하여 제 1 및 제 2 레벨 전압(Vn, Vp)을 생성한다. DAC(111)는 서로 다른 커패시턴스(Capacitance)를 갖는 복수의 캐패시터들 및 복수의 스위치들을 이용하여 구현될 수 있다.

비교기(112)는 DAC(111)로부터 제 1 및 제 2 레벨 전압(Vn, Vp)을 수신한다. 비교기(112)는 제 1 및 제 2 레벨 전압(Vn, Vp)의 크기를 비교하고, 논리 하이(high) 또는 논리 로우(low)의 비교 신호(Vc)를 출력한다. 도시되지는 않았지만, 비교기(112)는 전단 증폭기(Pre-amplifier)와 래치(Latch)로 구성될 수 있다.

SAR 논리 회로(113)는 비교기(112)로부터 제공되는 비교 신호(Vc)를 수신하고, 이를 이용하여 디지털 비트들(D0~Dn)의 값을 결정한다.

비교기 컨트롤러(120)는 디지털 변환부(110)의 샘플링 동작 및 디지털 변환 동작을 제어하기 위한 제어 신호들(Qpre, Qlen, SW, Ibias)을 발생하고, SAR 컨트롤러(130)는 SAR ADC(100)의 전반적인 동작을 제어한다.

여기서, 본 발명의 SAR ADC(100)에 따르면, 제어 신호들(Qpre, Qlen, SW, Ibias)에 의해서 전단 증폭기와 래치의 동작 시간을 효율적으로 할당할 수 있다. 이러한 동작 시간의 할당을 통해서, 데이터 변환 시간을 단축시킬 수 있어 SAR ADC의 동작 속도 향상이 기대된다. 더불어, 본 발명의 SAR ADC(100)는 전단 증폭기의 효율적인 구동이 가능하여 소모 전력을 줄일 수 있다. 또한, 전체 데이터 변환에 소요되는 시간을 단축하더라도 에러 발생을 최소화할 수 있다.

도 2는 도 1의 디지털 변환부(110)의 구성을 구체적으로 보여주는 블록도이다. 도 2를 참조하면, 디지털 변환부(110)는 제 1 변환열(111a), 제 2 변환열(111b), 비교기(112) 및 SAR 논리 회로(113)를 포함할 수 있다.

제 1 변환열(111a)은 복수의 커패시터(C0-C9)를 포함하며, 비교기(112)의 제 1 입력단에 연결된다. 제 1 변환열(111a)에 포함되는 커패시터(C0-C9)의 수는 해상도에 따라 결정되며, 이하에서는 설명의 편의를 위하여 8-비트의 해상도를 갖는 것으로 한다. 제 1 변환열(111a)은 8-비트의 해상도에 대응하는 8개의 커패시터들(C0-C7), 및 2개의 보정 커패시터(C8, C9)를 포함할 수 있다. 도시되지는 않았지만, 추가적인 보정 커패시터를 더 포함할 수 있다.

제 1 변환열(111a)의 10개의 커패시터들(C0-C9) 각각의 일단은 비교기(112)의 제 1 입력단에 연결되며, 제 1 전압(Vn)을 제공한다. 10개의 커패시터들(C0-C9) 각각의 타단은 스위치들(S0-S9)을 통하여 제 1 기준 전압(Vref_p), 제 2 기준 전압(Vref_n) 또는 입력 아날로그 전압(Vin)과 선택적으로 연결될 수 있다. 8개의 커패시터들(C0-C7)은 LSB(Least Significant Bit)부터 MSB(Most Significant Bit)까지 각각의 비트에 따라 정의된다.

MSB에 대응하는 제 1 커패시터(C0)의 상대적인 용량은 128C이고, 다음 비트에 대응하는 제 2 커패시터(C1)의 상대적인 용량은 64C, 제 3 커패시터(C2)의 상대적인 용량은 32C로 설정할 수 있다. 그리고, 제 4 커패시터(C3)의 상대적인 용량은 16C이고, 다음 비트에 대응하는 제 5 커패시터(C4)의 상대적인 용량은 8C, 제 6 커패시터(C5)의 상대적인 용량은 4C로 설정할 수 있다. LSB에 대응하는 제 7 커패시터(C6)의 상대적인 용량은 2C, 제 8 커패시터(C7)의 상대적인 용량은 C로 설정될 수 있다.

보정 커패시터(C8, C9)의 용량은 LSB에 대응하는 제 8 커패시터(C7)의 상대적 용량과 동일하다. 제 2 변환열(111b)은 제 1 변환열(111a)과 동일한 구성을 가지며, 10 개의 커패시터가 비교기(112)의 제 2 입력단에 연결되어, 제 2 전압(Vp)을 제공한다. 하지만, 제 2 변환열(111b)은 제 1 변환열(111a)과는 반대 극성의 전원에 연결될 것이다.

비교기(112)는 제 1 입력단과 제 2 입력단을 통해서 제 1 및 제 2 전압(Vn, Vp)를 제공받는다. 제 1 입력단과 제 2 입력단은 제 1 변환열(111a)과 제 2 변환열(111b)에 각각 연결된다. 비교기(112)는 제 1 입력단과 제 2 입력단으로 제공되는 제 1 및 제 2 전압(Vn, Vp) 간의 차동 전압에 따라 하이 또는 로우 형태의 출력 전압(Vc)을 SAR 논리 회로(113)의 SAR 로직부(113a)로 출력한다.

SAR 논리 회로(113)는 SAR 로직부(113a) 및 보정부(113b)를 포함한다. SAR 로직부(113a)는 커패시터들(C0-C9) 각각에 대응하는 스위치들(S0-S9)을 제어한다.커패시터들(C7:C0) 각각에 대응하는 디지털 신호들(D0:D7)은 순차적으로 제 1 전압(Vn)의 레벨 값으로 비교기(112)에 전달된다. 보정 커패시터들(C9:C8) 각각에 대응하는 디지털 신호들(D8:D9)도 각각 제 1 전압(Vn)의 레벨 값으로 비교기(112)에 전달된다. 비교기(1120는 앞서 기술된 방식으로 커패시터들(C0-C9)로부터 전달되는 디지털 신호들(D0:D7, R0:R1)에 대응하는 출력 전압(Vc)으로 출력할 수 있다.

SAR 로직부(113a)는 비교기(112)로부터의 출력 전압(Vc)을 수신하여, 이를 디지털 신호(D7:D0) 및 보정 디지털 신호(R1:R0)로 변환하여 보정부(113b)에 전송할 수 있다.

보정부(113b)는 SAR 로직부(113a)로부터 입력 아날로그 전압(Vin)이 변환된 디지털 신호(D7:D0) 및 보정 커패시 터(C8, C9)로부터의 변환된 보정 디지털 신호(R1:R0)를 수신하고, 보정 디지털 신호(R1:R0)에 따라 디지털 신호(D7:D0)를 보정하여 출력할 수 있다.

도 3은 캐패시터 어레이 기재의 연속 근사 아날로그-디지탈 변환기의 기능 블록도이고, 도 4는 도 3의 디지탈-아날로그 변환기용의 캐패시터 어레이의 개략도이고, 도 5는 도 4의 캐패시터 어레이를 사용한 도 3의 디지탈-아날로그 변환기의 개략도이고, 도 6은 분할 (split) 캐패시터 어레이 기재의 디지탈-아날로그 변환기의 개략도이다.

도 3을 참조하면, DAC 부가 캐패시터 어레이로 구성된 SAR ADC 는, 도시된 바와 같이 상호접속된, DAC(312), 전압 비교기(314) 및 SAR 로직(316)을 포함할 수 있다. 아날로그 입력(VIN) 은, DAC(312)에서 SAR 로직(316)으로부터의 디지탈 데이터 비트(317)에 따라서 처리 즉, 가중 될 수 있다. 이는 아날로그 전압을 출력단(313)에서 발생시키며 비교기(314)에 의하여 기준 전압(VCR)과 비교 되어진다. 비교기 출력(315)은, 널리 공지된 원리에 따라서 SAR 로직(316)에 의하여 처리되어, 디지탈 출력 데이터 비트(317)를 발생시킨다.

도 4를 참조하면, DAC(312)에서의 종래의 캐패시터 어레이(312a)의 구현은 2진수 가중된 캐패시터 값을 사용한다. 샘플링 단계 동안에는, 각 어레이내의 캐패시터(C0,C1,C2,...,CN-1)가 아날로그 입력(VIN)에 의하여 구동되는 한편, 유지 단계, 즉, 연속 근사 변환 단계 동안에는, 각 캐패시터들이 입력 데이터 비트(DK) 중의 하나로 가중된 기준 전압(VREF)에 의해 개별적으로 구동된다.

도 5를 참조하면, 2진 캐패시터 어레이의 동작이 더욱 자세하게 이해될 것이다. DAC(312)는, 캐패시터 어레이(312a) 자체 뿐만 아니라, N개의 스위치 (S0,S1,S2,...,SN-1) (N 은 디지탈 데이터 비트(317) 의 개수와 동일함)로 이루어지며 각 캐패시터(C0,C1,C2,...,CN-1)의 구동을 제어하는 스위칭 매트릭스(312b)를 더 포함한다. 샘플링 단계 동안에는, 샘플 및 유지 제어신호(S/H)에 따라서, 비교기(314)의 입력을 가로지르는 스위치(S)가 닫히며, 입력 스위치(S0-SN-1)가 포지션 1에 위치됨으로써, 캐패시터들이 아날로그 입력(VIN)에 의하여 구동되어지도록 한다. 유지 단계 동안에는, 샘플 및 유지 제어신호(S/H)에 따라서, 비교기(314)의 입력을 가로지르는 스위치(S)가 개방되며, 각 입력 스위치(S0-SN-1)가 그 각각의 디지탈 데이터 신호 비트(D0-DN-1)에 따라서, 포지션 2 또는 3 으로 스위치된다. 예를들어, 첫번째 입력 스위치(S0)의 경우에는, 그 데이터 비트(D0)가 로직 0 이면, 스위치(S0)가 포지션 2에 위치되는 한편, 데이터 비트(D0)가 로직 1 이면, 스위치 (S0)가 포지션 3에 위치된다. 따라서, 각 캐패시터(C0-CN-1)로의 입력은 기준 전압 (VREF)의 2진수 가중된 변환값이 되게 된다.

그러나, 이상 설명한 캐패시터 어레이 기재의 DAC 의 장점에도 불구하고, 이러한 구현은 상당한 단점을 갖고 있다. 캐패시터들의 우수한 정합을 제공하기 위하여, 대규모 캐패시터가 선택된 단위 용량의 배수를 이용하여 구성된다. 그러나, 도 4 및 5에 나타낸 예는, 대규모 캐패시터에 대한 소규모 캐패시터의 비율이 비트수에 따라 지수함수적으로 증가하게 된다. 그 결과, 샘플링 단계 동작 동안의 입력 용량 뿐만 아니라, 캐패시터 어레이에 요구되는 면적을 증대시키게 된다. 예를들어, 샘플링 단계 동안의 이러한 구현을 위한 입력 용량은 모든 입력 캐패시터들 (C0-CN-1)의 용량의 합(즉, C+2C+4C+ … +2N-1ㆍC) 이다.

도 6을 참조하면, 샘플링 단계 동안에 큰 입력 용량을 감소시킬뿐만 아니라, 캐패시터 어레이에 요하는 면적을 감소시키는데 사용되는 종래의 한가지 기술로는 분할 캐패시터 어레이를 사용하는 것이다.

이러한 어레이를 사용하는 DAC(312c)에서는, 결합 캐패시터(CC)가 본질적으로 이 어레이를 2개의 소규모 캐패시터 어레이로 분할시키게 된다. 주 입력 캐패시터 (C0-CK+M) (K+M=N) 를 구동시키는 주 입력 스위치(S0-SK+M)의 동작은 도 5의 DAC(312b)를 참조하여 위에서 설명한 바와 같다. 또한, 샘플 및 유지 제어 신호(S/H)에 의하여 구동되는 하나의 부가적인 입력 캐패시터(CS)가, 샘플링 단계 동안에는 포지션 1로 스위치되며 유지 단계동안에는 포지션 2로 스위치되는, 대응 스위치(SS)와 함께 사용된다. 결합 캐패시터(CC)의 어느 일측의 각 소규모 캐패시터 어레이들 내의 최대 캐패시터 값이 감소되기 때문에, 필요한 캐패시터 면적이 감소되게 된다.

그러나, 이 기술에서의 주요 단점은 전체 캐패시터 어레이를 분할하는데 이용되는 결합 캐패시터(CC)의 아주 작은 값 (fractional value) 에 있다. 이러한 작은 값을 갖기 때문에 결합 캐패시터(CC)와 어레이 내의 나머지 개별 캐패시터(CS, C0 -CK, CK+1 - CK+M)사이의 정합을 불량하게 한다. 단위 캐패시터(CS, C0 -CK, CK+1 - CK+M)의 면적 및 페리미터(perimeter)에 대한 결합 캐패시터(CC)의 면적 및 페리미터의 비율을 적절하게 조절함으로서, 상기 정합을 향상시키는 것이 가능하지만, 이는 어레이의 레이아웃을 더욱 어렵게 만든다. 또한, 아주 작은 결합 캐패시터 (CC)와 나머지 캐패시터(CS, C0 -CK, CK+1 - CK+M) 사이의 어떠한 오정합도 그 미분 비선형성에 대한 변환기(312c)의 전체성능에 영향을 미치게 된다.

도 7은 본 발명의 다른 일 실시예에 의한 SAR-ADC 장치의 개략적인 회로 구성도이고, 도 8은 본 발명의 다른 실시예에 따른 SAR-ADC 장치의 상세 회로 구성도이다.

먼저, 디지털 아날로그 변환부(Digital Analog Converter : DAC)(700)는 SAR 논리부(704)로부터 출력되는 디지털 신호를 아날로그 전압으로 변환하여 출력할 수 있다. 비교기(702)는 디지털 아날로그 변환부(700)의 출력 전압과 기준 전압(VCM : Common Mode Voltage)을 비교하고, 어느 쪽 전압 값이 큰 지를 하나의 디지털 값으로 출력할 수 있다.

SAR 논리부(704)는 비교기(702)의 비교 결과에 응답하여 최상위 비트(MSB : Most Significant Bit)에서부터 차례대로 디지털 출력 비트값을 결정할 수 있다.

한편, 위와 같은 SAR ADC장치의 구성 요소 중 디지털 아날로그 변환부(700)는 도 7에 도시된 바와 같이 이진 가중형 커패시터 어레이(binary-weighted capacitor split array)로 구성될 수 있다.

이러한 디지털 아날로그 변환부(700)는 SAR 논리부(704)로부터 제공되는 캘리브레이션(calibration) 제어신호(CAL)에 의해 브리지 커패시터(bridge capacitor)(C_B)를 기준으로 L-side와 H-side간의 커패시턴스(capacitance)의 정합(matching)을 수행하게 된다.

즉, 디지털 아날로그 변환부(700)내 브리지 커패시터(C_B)의 커패시턴스와 파라시틱 커패시터(parasitic capacitor)(Cp₁, Cp₂)의 커패시턴스에 의해 L-side와 H-side간 커패시턴스 부정합(mismatching)이 발생하게 되는데, 이와 같은 커패시턴스의 부정합을 해결하기 위해 H-side에 더미 커패시터(dummy capacitor)(710)를 추가한다. 또한, SAR 논리부(704)에서는 디지털 아날로그 변환부(700)로부터의 Vp 노드의 전압과 VCM를 비교하여 Lside의 가변 커패시터(Cc)를 조절하는 캘리브레이션 루프(calibration loop)를 돌려 커패시턴스 정합을 수행하게 된다.

도 8의 디지털 아날로그 변환부(800), 비교기(810), SAR 논리부(820), 캘리브레이션 제어부(830)등을 포함할 수 있다.

디지털 아날로그 변환부(Digital to Analog Converter : DAC)(800)는 SAR 논리부(820)로부터 출력되는 디지털 신호를 아날로그 전압으로 변환하여 출력한다.

비교기(810)는 디지털 아날로그 변환부(800)의 출력 전압과 기준 전압(VCM)을 비교하고, 어느 쪽 전압 값이 큰 지를 하나의 디지털 값으로 출력한다.

SAR 논리부(820)는 비교기(810)의 비교 결과에 응답하여 최상위 비트(MSB : Most Significant Bit)에서부터 차례대로 디지털 출력 비트값을 결정한다.

캘리브레이션 제어부(calibration control logic)(830)는 비교기(810)로부터 출력되는 디지털 값을 참고하여 디지털 아날로그 변환부(800)의 커패시턴스 정합(matching) 여부를 판단하고, 커패시턴스 부정합(mismatching)이 발생하는 경우 캘리브레이션 제어신호(831)를 통해 디지털 아날로그 변환부(800)내 가변 커패시터(840, 842)의 커패시턴스를 조절하여 커패시턴스 정합이 이루어지도록 제어한다.

이때, 디지털 아날로그 변환부(800)는 도 8에 도시된 바와 같이 이진 가중형 커패시터 어레이로 구성될 수 있고, 브리지 커패시터(bridge capacitor)(C_B)를 중심으로 LSB(Least Significant Bit) 측과 MSB 측으로 구분될 수 있다. 이와 같이 구성되는 디지털 아날로그 변환부(800)는 캘리브레이션 제어부(830)로부터 캘리브레이션 제어신호(831)를 수신하여 본 발명의 실시예에 따라 디지털 아날로그 변환부(800)의 커패시터 어레이(capacitor array)의 커패시턴스의 정합을 위해 구비되는 제1, 제2 가변 커패시터(840, 842)의 커패시턴스를 조절하여 정합을 수행하게 된다.

이하, 위 제1, 제2 가변 커패시터에 의한 커패시턴스 정합 동작을 좀더 자세히 설명하기로 한다.

먼저, 제1 가변 커패시터(840)는 도 8에서 보여지는 바와 같이 브리지 커패시터(C_B)의 좌측인 LSB 측에 위치되며, 캘리브레이션 제어부(830)로부터의 제어신호(831)에 따라 커패시턴스가 변경됨으로서 브리지 커패시터(C_B)의 좌측에 위치한 제1 커패시터 어레이(850)인 LSB 측과 브리지 커패시터(C_B)의 우측에 위치한 제2 커패시터 어레이(852)인 MSB 측의 커패시턴스를 정합시키게 된다.

즉, 제2 커패시터 어레이(852)는 기준 전압(V_REF)에 연결되고, 제1 커패시터 어레이(850)는 그라운드(GND)에 연결되는 것을 알 수 있다.

이때, 제2 커패시터 어레이(852)의 총 커패시턴스가 제1 커패시터 어레이(850)의 커패시턴스와 같게 되는 경우 비교기(810)로 들어가는 전압이 VCM(common mode voltage)으로 잡히게 되고, 이러한 경우의 제1 커패시터 어레이(850)와 제2 커패시터 어레이(852)의 커패시턴스가 이상적인 상황에서 제1 커패시터 어레이(850)와 제2 커패시터 어레이(852)가 가져야하는 커패시턴스가 된다.

이때 만일, 제1 커패시터 어레이(850) 또는 제2 커패시터 어레이(852)의 커패시턴스가 서로 같지 않고 한쪽이 높거나 낮게 되는 경우 비교기(810)의 입력 전압이 VCM 보다 높거나 낮아지게 되고, 이에 따라 비교기(810)의 출력이 "0" 또는 "1"이 나오게 된다. 이러한 경우 캘리브레이션 제어부(830)에서는 디지털 아날로그 변환부(800)의 커패시터 어레이에 커패시턴스의 부정합이 발생한 것으로 판단하고, 제1 가변 커패시터(840)의 커패시턴스를 조정하기 위한 캘리브레이션 제어신호(831)를 전송하여 제1 커패시터 어레이(850)와 제2 커패시터 어레이(852)의 커패시턴스가 같아지도록 캘리브레이션을 수행한다.

도 9 내지 도 13은 본 발명의 또 다른 일 실시예에 의한 SAR-ADC 회로를 설명하기 위한 도면들이다.

본 발명의 가장 큰 목적은 SAR-ADC 회로에서 DAC 변환 에러 보상 회로를 제공함에 있다. 도 10에 도시된 바와 같이, V_REF1은 SAR-ADC회로의 DAC 커패시터 어레이의 우측 및 좌측에 입력될 수 있다. 본 발명에서, DAC 변환 에러는 도 9에 도시된 바와 같이 DAC 커패시터 어레이의 좌측에 “캘리브레이션된 V_REF2”를 적용하여 보상될 수 있다. 최적의 V_REF2 값이 도 1에 도시된 피드백 회로에 의해 자동으로 결정될 수 있다. V_REF2 자동-캘리브레이션 회로가 도 12 및 도 13에 도시되어 있다.

SAR-ADC 내의 DAC 블록에서 두 개의 동일한 구성 및 동일한 레이아웃 커패시터 어레이 구조가 2진 가중 커페이서 어레이로서 사용될 수 있다.

우선, “1”과 모든 다른 디지털 비트들이 “0”인 제1 MSB가 커패시터 DAC로 들어갈 수 있다. 이 때, 샘플링된 아날로그 입력 신호는 DAC 출력과 비교될 수 있다. 만약 입력 신호 값이 DAC 출력 값보다 큰 경우, 제1 MSB는 1을 유지할 수 있다. 그렇지 않을 경우 제1 MSB는 0으로 설정될 수 있다. 1 또는 0인 제1 MSB는 ADC 동작 사이클의 종료까지 제1 MSB 저장 등록에서 유지될 수 있다. 1에서 디지털 코드 제2 MSB는 제1 MSB 저장 등록에서 유지되는 값과 함께 DAC로 들어갈 수 있다. 샘플링된 아날로그 입력 신호는 DAC 출력과 비교될 수 있다. 비교 결과 제2 MSB 저장 등록은 유지될 수 있다. 동작은 LSB까지 계속될 수 있다. 2진-가중 커패시터들은 2진 코드 생성자로서 작동할 수 있다.

도 10에 도시된 바와 같이, DAC에는 분할 커패시터 모델이 적용될 수 있다. 도시된바와 같이, 커패시터 어레이는 분할 커패시터 “C_s”에 의해 좌측부와 우측부로 분할 될 수 있다. 좌측부(C_s)에서 전개된 전압 변화량(V_L)은 를 통해 우측 커패시터 어레이로 전달될 수 있다.

도 11에 도시된 회로는 모든 다른 스위치들이 접지에 유지되고, SW_L4만이 유일하게 접지에서 +V_REF1로 스위칭되는 상황을 나타낸다. V_L 및 V_R이 좌측 커패시터 어레이 및 우측 커패시터 어레이 각각에서 전개된 전압이라고 가정한다. SW_L4이 +V_REF1 (V_L=V_REF1)으로 스위칭되는 시점에, 하기 공식이 성립될 수 있다.

V_R은 하기 두개의 방정식으로부터 계산될 수 있다.

C_a1 (

)에서 전개된 전하는 C_S 을 통해 우측 커패시터 어레이로 전달될 수 있다. SW_L1~SW_L4의 어떠한 조합이 V_REF1으로 스위칭되더라도 상기 공식이 성립할 수 있다.

예를 들어 만약에, SW_L4 및 SW_L3이 V_REF1으로 스위칭되는 경우, C_a1은 상기 방정식에서 충전되지 않는 다른 부분들로 3C (=C+2C) 값을 가지게 될 수 있다. C_a1 은 커패시턴스 값이 적용된 V_REF1의 합을 나타낸다.

위 공식은 가중 상수를 나타낸다.

DAC에 적용된 본 발명의 분할 커패시터 구조에서, MSB 4b 변환 값과 LSB 4b가 적변환 값은 우측 커패시터 어레이 및 좌측 커패시터 어레이에서 생성될 수 있다.

디지털 코드 의존성은 기생 커패시턴스

로 인하여 완벽하게 선형성을 나타내지 않는다. 예를 들어, 이진 코드 00010000에서

은 SW_R4이 접지에서 V_REF1로 스위칭됨으로써 획득될 수 있다.

이진 코드 00001111의

은 SW_L1 ~ SW_L4이 접지에서 V_REF1로 스위칭됨으로써 획득될 수 있다.

이상적으로,

은1LSB일 수 있다.

상기 두 방정식의 차이

는 아래와 같이 계산될 수 있다.

차이

는

의 디지털 코드 의존성이 비-선형성을 띄는 것을 나타낸다.

기생 커패시턴스

가 프로세스 조건 및 레이아웃에 따라 변화되기 ‹š문에, 차이

를 0으로 만드는 것은 어렵다.

이러한 문제점을 해결하기 위한 본 발명의 회로가 도 9에 도시되어 있다. 도 2에 도시한 회로 구성이 좌측 커패시터 어레이 상에 4개의 이진 대기 커패시터들은 포함하기 때문에, 십진 코드 0~15 (이진 코드 0000~1111)이 표현될 수 있다.

하나의 단위 커패시터가 본 발명의 회로의 좌측 커패시터 어레이에 추가될 수 있다. 이 추가 단위 커패시터로 인하여 좌측 커패시터들은 십진 코드 0~16까지 본 회로에서 표현될 수 있다. 상기 추가 커패시터 스위치 SW_L5 이 V_REF2 캘리브레이션에서만 V_REF2에 연결될 수 있다. 일단 캘리브레이션이 수행되면, S_WL5은 접지에 연결될 수 있고, 후행하는 ADC 동작에서는 분배가 이루어지지 않는다.

V_REF1 대신에 V_REF2 이 좌측 커패시터들에 공급될 수 있다. 본 발명의 회로에서,

은 아래 방정식으로 계산될 수 있다.

위 방정식은

부분은 본 발명의 회로의 가중 상수를 나타낼 수 있다. 본 발명의 회로에서, 십진 코드 16은 두 가지 방법으로 표현될 수 있다. 첫 번째로, SW_R1~SW_R3 및 SW_L1~SW_L5이 접지에 고정된 상태로 SW_R4이 접지에서 V_REF1로 스위칭되는 것이다. 두 번째로, SW_R1~SW_R4이 접지에 고정된 상태로 SW_L1~SW_L5이 접지에서 V_REF2로 스위칭되는 것이다. 첫 번째 방법에서, (

로 표현되는) 십진 코드 16은 아래 식에 의해 계산될 수 있다.

여기서,

는 SW_R4에 연결되는 단위 커패시터이다. 따라서,

라는 식이 성립할 수 있다.

두 번째 방법에서, (

로 표현되는) 십진 코드 16은 아래 식에 의해 계산될 수 있다.

여기서,

는 아래 식에 의해 계산될 수 있다.

및

이 모두 십진 코드 16이기 때문에, 아래 식이 성립할 수 있다.

상기 방정식을 더욱 간단하게 표현하기 위하여

를 적용해볼 수 있다.

그럼, 아래와 같이 간단한 방정식으로 변경될 수 있다.

상기 조건을 만족함으로써, 기생 커패시턴스에 따른 DAC 변환 에러 (또는 디지털 코드 비-선형성)가 0이 될 수 있다.

아래 관계식이 성립함을 가정하여 이하 설명하겠다.

상기 관계식은 아래 관계식으로 변경될 수 있다.

따라서, 아래 관계식이 성립될 수 있다.

도 12에 도시된 회로는

생성기의 예시이다. 도 13에는 서브 블록들의 일 예가 도시되어 있다.

두 개의 커패시터 어레이들은

및

을 생성하기 위해 사용될 수 있다.

SAR-ADC의 DAC 블록에서 이진 가중 커패시들로 사용되는 동일한 구성 및 동일한 레이아웃 커패시터는 동일한 값을 갖는 기생 커패시턴스

를 만들기 위하여 두 개의 커패시터 어레이로 사용될 수 있다.

이하,

을 획득 과정을 설명하겠다.

초기 조건으로서,

과 동일한 전압 값이

로 주어질 수 있다.

이 때, 아래와 같은 관계식이 성립할 수 있다.

값은 비교기 CMP1에 의해

과 비교될 수 있다. CMP1는 두 개의 입력 사이에 V_{L_16}<V_{R_ 16}와 같은 관계식이 성립하면 신호 S_up를 출력할 수 있다.

DAC는 V_{REF2 _cal} 값을 V_{REF2 _ cal} 만큼 증가시키기 위하여 V_cmp 값을 V_cmp 만큼 증가시킬 수 있다.

전압 값은 V_REF2 값 증가에 따라 증가할 수 있다.

그리고, CMP1은

을

와 비교할 수 있다.

이 비교 동작은 아래 관계식이 성립할때까지 계속 수행될 수 있다.

만약,

이라는 조건이 성립되면, CMP1은 신호 S_stp를 출력할 수 있다.

이동기는 포인터 이동 동작을 중지하고,

생성기는

값 조정 동작을 중지할 수 있다.

만약,

이라는 조건이 성립되면, CMP1은 신호 S_dwn를 출력할 수 있다.

DAC는 V_REF2값을 V_REF2만큼 감소시키기 위하여 V_cmp 값을 V_cmp 만큼 감소시킬 수 있다.

이라는 조건은 다음 클럭 동작에서 성립될 수 있다.

만약,

이라는 조건이 다음 클럭에서 성립되지 않으면, 동작은

조건이 성립할 때까지 계속 수행될 수 있다.

이러한 반복 과정은 반복 사이클을 카운팅함으로써 모니터링될 수 있다. 일단 반복 사이클 카운트가 기 정해진 사이클 카운트에 도달하면, 동작은 종료될 수 있다.

그럼에도,

조건이 만족되지 않으면, 동작은 강제로 종료되므로 무한 반복 동작은 회피할 수 있다.

상기와 같이 설명된 SAR-ADC 커패시터 어레이 장치는 상기 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

Claims (9)

1. 브리지 커패시터(bridge capacitor)를 통해 구분되는 LSB(least significant bit)측 제1 커패시터 어레이와 MSB(most significant bit)측 제2 커패시터 어레이를 포함하고, 기생 커패시터 성분을 보상하기 위한 단위 커패시터가 상기 제1 커패시터 어레이에 포함되는 디지털 아날로그 변환부;
   상기 디지털 아날로그 변환부의 출력 전압과 커먼 모드 전압을 비교하여 디지털 값으로 출력하는 비교기;
   상기 제1 커패시터에 입력되는 제1 기준 전압 값을 캘리브레이션하고, 상기 디지털 제1 기준 전압 값을 캘리브레이션 동작 시에만 상기 제1 기준 전압 값과 상기 단위 커패시터를 연결하도록 제어하는 제어부를 포함하는,
   SAR-ADC 커패시터 어레이 장치.
   
2. 제1 항에 있어서,
   상기 제어부는,
   상기 캘리브레이션 동작이 종료되면, 상기 단위 커패시터를 접지에 연결하도록 제어하는,
   SAR-ADC 커패시터 어레이 장치.
   
3. 제1 항에 있어서,
   상기 제1 커패시터 어레이의 커패시턴스 조절을 위한 제1 가변 커패시터를 더 포함하는,
   SAR-ADC 커패시터 어레이 장치.
   
4. 제3 항에 있어서,
   상기 제1 가변 커패시터는,
   상기 제1 커패시터 어레이의 커패시턴스 조절을 위한 커패시터로 상기 제어부의 제어에 따라 커패시턴스값이 가변되는 커패시터이며, 상기 제1 커패시터 어레이와 상기 브리지 커패시터 사이에 연결되는,
   SAR-ADC 커패시터 어레이 장치.
   
5. 제1 항에 있어서,
   상기 제2 커패시터 어레이 중 MSB 커패시터의 커패시턴스 조절을 위한 제2 가변 커패시터를 더 포함하는,
   SAR-ADC 커패시터 어레이 장치.
   
6. 제5 항에 있어서,
   상기 제2 가변 커패시터는,
   상기 MSB 커패시터의 커패시턴스 조절을 위한 커패시터로 상기 제어부의 제어에 따라 커패시턴스 값이 가변되는 커패시터이며, 상기 MSB 커패시터와 인접하게 연결되는,
   SAR-ADC 커패시터 어레이 장치.
   
7. 제3 항 내지 제6 항에 있어서,
   상기 제1, 제2 가변 커패시터는,
   다수의 서로 다른 커패시턴스를 가지는 커패시터의 어레이로 구성되며, 각각의 커패시터를 온 또는 오프시킬 수 있는 스위치를 포함하고,
   상기 제어부의 제어에 따라 상기 스위치가 선택적으로 온 또는 오프되어 커패시턴스가 조절되는,
   SAR-ADC 커패시터 어레이 장치.
   
8. 제1 항에 있어서,
   상기 단위 커패시터 및 캘리브레이션되는 제1 전압 값에 의해 디지털 아날로그 변환 에러 보상 동작이 수행되는,
   SAR-ADC 커패시터 어레이 장치.
   
9. 제1 항에 있어서,
   상기 제1 커패시터 어레이 및 상기 제2 커패시터 어레이는 이진 가중형 커패시터 어레이로 구성되는,
   SAR-ADC 커패시터 어레이 장치.

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