CN106998206A

CN106998206A - 电荷再分配连续逼近式模拟数字转换器及其控制方法

Info

Publication number: CN106998206A
Application number: CN201610048455.XA
Authority: CN
Inventors: 钟国圣; 黄诗雄
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2016-01-25
Filing date: 2016-01-25
Publication date: 2017-08-01
Anticipated expiration: 2036-01-25
Also published as: CN106998206B

Abstract

本发明涉及电荷再分配连续逼近式模拟数字转换器及其控制方法。电荷再分配连续逼近式模拟数字转换器，包含：一比较器，产生一比较结果；一缓存器，用来储存一数字输出码，并依据该比较结果决定该数字输出码的位值；一控制电路，用来依据该数字输出码产生一控制信号；多个第一电容，具有一第一端点及一第二端点，该第一端点耦接该比较器的一第一输入端；至少一第二电容，有一第三端点及一第四端点，该第三端点耦接该比较器的该第一输入端。在各该第一电容的该第二端点及该第二电容的该第四端点的电压被切换之前，该第二端点耦接一第一电压并且该第四端点耦接一第二电压。该第一电压不等于该第二电压。

Description

电荷再分配连续逼近式模拟数字转换器及其控制方法

技术领域

本发明是关于连续逼近式ADC，尤其是关电荷再分配连续逼近式ADC及其控制方法。

背景技术

图1是已知电荷再分配(charge redistribution)连续逼近式(successiveapproximation)模拟数字转换器(analog to digital converter,ADC)的功能方块图。在电荷再分配连续逼近式ADC的某一次操作周期(包含电容切换阶段与电压比较阶段)中，连续逼近缓存器(successive approximation register,SAR)120依据比较器105的比较结果，决定数字输出码Dn的其中一位的值(1/0)，控制电路130再依据数字输出码Dn(亦即间接依据比较结果)产生控制信号Csw。之后，数字模拟转换器(digital to analog converter,DAC)110依据控制信号Csw改变其内部的电容阵列的切换状态(控制电容的其中一端耦接至地或参考信号Vref)，使电容上的电荷重新分布，进而改变比较器105的反相输入端或非反相输入端的准位，以改变连续逼近式ADC下一个操作周期的比较对象。重复上述的步骤，数字输出码Dn由最高有效位(MSB)往最低有效位(LSB)依序被决定，过程中其所代表的值也渐渐往输入信号vi逼近。

图1的电路可用于差动信号(differential signal)或单端信号(single-endedsignal，即由一数据信号及一共模信号所组成)。由于比较器105非理想，其输入偏移电压(input offset voltage)受到输入信号vi的共模(common mode)信号的影响极大，举例来说，在某些情况下，当输入信号vi的共模信号有250mV的变化时，会造成比较器105的输入偏移电压有1.8mV之多，使连续逼近式ADC的总谐波失真(Total Harmonic Distortion,THD)变差，以及造成连续逼近式ADC的精准度降低。文献「A 10-bit 100-MS/s Reference-FreeSAR ADC in 90nm CMOS」(Yan Zhu,et al.,"A 10-bit 100-MS/s reference-free SARADC in 90nm CMOS,"IEEE J.Solid-State Circuits,vol.45,no.6,pp.1111-1121,June2010)提供一个取正电压VDD的一半作为一额外的参考电压的解决方案，但正电压VDD随着制程的演进而降低，所以此文献的解决方案在先进制程中面临参考电压过低而不易被导通的问题，造成实作上的困难。

发明内容

鉴于先前技术的不足，本发明的一目的在于提供一种电荷再分配连续逼近式ADC及其控制方法，以解决连续逼近式ADC应用于单端信号时精准度下降的问题。

本发明公开一种电荷再分配连续逼近式模拟数字转换器，应用于一单端信号，包含：一比较器，用来接收该单端信号，并产生一比较结果；一缓存器，耦接该比较器，用来储存一数字输出码，并依据该比较结果决定该数字输出码的位值；一控制电路，耦接该缓存器，用来依据该数字输出码产生一控制信号；多个第一电容，各该第一电容具有一第一端点及一第二端点，该第一端点耦接该比较器的一第一输入端；至少一第二电容，具有一第三端点及一第四端点，该第三端点耦接该比较器的该第一输入端。当该控制信号控制该些第一电容的其中一者的该第二端点由一第一电压切换至一第二电压时，该第二电容的该第四端点维持在该第二电压，而当该控制信号控制该第二电容的该第四端点由该第二电压切换至该第一电压时，该第一电容的该第二端点维持在该第一电压。

本发明另公开一种电荷再分配连续逼近式模拟数字转换器的控制方法，应用于包含一比较器的一连续逼近式模拟数字转换器，该控制方法包含：提供多个第一电容；耦接各该第一电容的一第一端点至该比较器的一第一输入端，并且耦接各该第一电容的一第二端点至一第一电压；提供至少一第二电容；耦接该第二电容的一第三端点至该比较器的该第一输入端，并且耦接该第二电容的一第四端点至一第二电压；以及依据该比较器的一比较结果控制该些第一电容的一目标电容的该第二端点由该第一电压切换至该第二电压，或是依据该比较器的该比较结果控制该第二电容的该第四端点由该第二电压切换至该第一电压。

本发明另公开一种电荷再分配连续逼近式模拟数字转换器，包含：一比较器，产生一比较结果；一缓存器，耦接该比较器，用来储存一数字输出码，并依据该比较结果决定该数字输出码的位值；一控制电路，耦接该缓存器，用来依据该数字输出码产生一控制信号；多个第一电容，各该第一电容具有一第一端点及一第二端点，该第一端点耦接该比较器的一第一输入端；至少一第二电容，有一第三端点及一第四端点，该第三端点耦接该比较器的该第一输入端。在各该第一电容的该第二端点及该第二电容的该第四端点的电压被切换之前，该第二端点耦接一第一电压并且该第四端点耦接一第二电压，该第一电压不等于该第二电压。

本发明的电荷再分配连续逼近式ADC及其控制方法能够降低连续逼近式ADC的内部比较器的共模电压偏移与输入信号的关联性，以提升ADC的精准度。相较于已知技术，本发明所提出的解决方案无需取用正电压VDD的一半来提供额外的参考电压，因此更适用于先进制程。

有关本发明的特征、实作与功效，兹配合附图作实施例详细说明如下。

附图说明

图1为已知电荷再分配连续逼近式ADC的功能方块图；

图2为图1的DAC 110的内部电容阵列；

图3为本发明用于电荷再分配连续逼近式ADC的DAC的一实施例的电路图；

图4为本发明用于电荷再分配连续逼近式ADC的DAC的另一实施例的电路图；以及

图5为本发明电荷再分配连续逼近式ADC的控制方法其中一实施例的流程图。

具体实施方式

以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释系以本说明书的说明或定义为准。

本发明的公开内容包含电荷再分配连续逼近式ADC及其控制方法，以提升ADC的精准度。由于本发明的电荷再分配连续逼近式ADC所包含的部分组件单独而言可能为已知组件，因此在不影响该装置发明的充分公开及可实施性的前提下，以下说明对于已知组件的细节将予以节略。

图1的DAC 110内部的电容阵列如图2所示。DAC 110包含两个电容阵列(各自包含电容8C、4C、2C、1C，其中8C、4C、2C、1C仅用以表示相对电容值)，一个电容阵列耦接比较器105的非反相输入端(正端)，另一耦接反相输入端(负端)。每个电容的其中一端耦接比较器105，另一端经由开关SW1～SW4或SW1'～SW4'耦接至地或参考电压Vref。开关SW1～SW4及SW1'～SW4'为成对开关，其切换受控制信号Csw控制。更详细地说，在DAC 110的某个电容切换阶段时，控制信号Csw控制开关对SW1及SW1'的其中之一切换至地，另一个维持耦接参考电压Vref。开关对(SW2,SW2')、(SW3,SW3')、(SW4,SW4')同理。

当输入信号vi为差动信号时，差动信号对vip及vin具有以下的关系：

vip＝Vcm+ΔV (1)

vin＝Vcm-ΔV (2)

其中Vcm为共模信号，ΔV则用来表示差模信号。从连续逼近式ADC开始动作至结束，亦即四组开关由初始状态至切换完成，比较器105最后所看到的共模电压为：

其中n代表一个电容阵列中的电容个数，在图2所示的实施例中n＝4。由上式可知，对同一个连续逼近式ADC来说A为定值。因此若输入信号vi为差动信号，则比较器105在连续逼近式ADC操作前后所感受到的共模电压偏移量(-A/2)为定值，与输入信号的大小无关。

然而，当输入信号vi为单端信号，比较器105的其中一端接收共模信号Vcm，另一端接收数据信号Vcm+2ΔV，则当图2四组开关由初始状态至切换完成，比较器105最后所看到的共模电压为：

可以发现，共模电压CM_s不是定值，而是与数据信号相关。也就是比较器105在连续逼近式ADC操作前后所感受到的共模电压偏移量(-A/2+ΔV)不是定值，而是与输入信号的大小有关。此差异会造成比较器105的输入电压产生输入信号相依的偏移而使得比较结果不准确，最终造成连续逼近式ADC产生误差。

为了解决连续逼近式ADC应用于单端信号时，最终的判断结果会因输入信号的不同而产生不同程度的误差，本发明提供不同的DAC实作方式。图3为本发明用于电荷再分配连续逼近式ADC的DAC的一实施例的电路图。DAC 310应用于电荷再分配连续逼近式ADC时可以直接取代图1的DAC 110。DAC 310包含三个电容阵列312、314及316，电容阵列312及314耦接比较器105的同一个输入端，电容阵列316耦接比较器105的另一个输入端。本实施例以每个电容阵列各包含4个电容8C、4C、2C、1C为例(代表连续逼近式ADC为5位)，同样的，8C、4C、2C、1C仅用以表示相对电容值。在不同的实施例中，电容阵列312、314及316具有不同的电容个数。

电容阵列312及314的所有电容的其中一端耦接比较器105的正端，而另一端则透过开关SW耦接至地或参考电压Vref。在连续逼近式ADC的初始状态(即开关SW1～SW4及SW1'～SW4'尚未切换之前，例如连续逼近式ADC最初的电压比较阶段)时，电容阵列312的所有电容的非耦接比较器105的一端耦接至地，而电容阵列314的所有电容的非耦接比较器105的一端耦接至参考电压Vref。在连续逼近式ADC的操作过程中，开关对(SW1,SW1')、(SW2,SW2')、(SW3,SW3')及(SW4,SW4')受到控制信号Csw的控制而依序切换，使比较器105的正端电压往负端电压逼近(在不同的实施例中比较器105的正负端可互换)。请注意，当某个开关对受到控制时，只有其中一个开关会切换，另一个开关则维持原本的切换状态。举例来说，当开关对(SW1,SW1')受到控制时，如果开关SW1由参考电压Vref切换至地，则开关SW1'维持不变(继续耦接至地)；而如果开关SW1'由地切换至参考电压Vref，则开关SW1维持不变(继续耦接至参考电压Vref)。藉由此设计，在连续逼近式ADC的操作过程中，电容阵列314会在比较器105的正端提供正的电压变化量，而电容阵列312会在比较器105的正端提供负的电压变化量，而且因为开关SW1'～SW4'的切换状态与数据信号Vcm+2ΔV息息相关，所以电容阵列312及314在比较器105的正端所造成的正负电压变化量与ΔV成比例。

更明确地说，图3的比较器105于连续逼近式ADC完成操作后所看到的共模电压为：

其中的「±」符号为正或负取决于每个开关对的切换状态，因此A’不是定值，而是会随ΔV变化。举例来说，当ΔV很大时，当所有开关切换完毕后，开关SW1～SW4皆发生切换，而开关SW1'～SW4'皆维持原状，使得方式程(5)中的「±」符号皆为「+」，因此(-A′/2)为负值，得以抵消正的数据信号成分ΔV；另一方面，当ΔV很小时(为负值)，当所有开关切换完毕后，开关SW1'～SW4'皆发生切换，而开关SW1～SW4皆维持原状，使得方式程(5)中的「±」符号皆为「-」，因此(-A′/2)为正值，得以抵消负的数据信号的成分ΔV。

请注意，上述的电容阵列312及314具有相同的电容个数，而且任一开关对所耦接的两个电容具有实质上相同的电容值。电容阵列316的非耦接比较器105的一端也可以耦接至地而非参考电压Vref。在一个实施例中，比较器105接收信号vin的一端可以不耦接电容阵列，也就是图3的实施例中可以不实作电容阵列316。

图4为本发明用于电荷再分配连续逼近式ADC的DAC的另一实施例的电路图。DAC410应用于电荷再分配连续逼近式ADC时可以直接取代图1的DAC 110。在这个实施例中，DAC410包含电容阵列412、414及416，电容阵列412及414耦接比较器105的同一个输入端，电容阵列416耦接比较器105的另一个输入端。在这个实施例中，电容阵列412与电容阵列416的电容个数总和等于电容阵列414的电容个数；然而，电容阵列412的电容的非耦接比较器105的一端在初始状态时耦接至地(与电容阵列414不同)，而电容阵列416的电容的非耦接比较器105的一端在初始状态时耦接至参考电压Vref(与电容阵列414相同)。同样的，任一开关对受控制信号Csw而切换状态时，只有其中一开关切换，另一个维持原有状态。在此实施例中，比较器105于连续逼近式ADC完成操作后所看到的共模电压为：：

虽然补偿量由方程式(5)的变为方程式(6)的但却是最关键的补偿量。也就是说虽然电容阵列412只实作1个电容，但是此电容对应电容阵列414的最大电容8C(两者为相对应的电容，具有实质上相同的电容值)，所以DAC 410仍具有相当程度的共模电压补偿效果。

除前述的电荷再分配连续逼近式ADC外，本发明亦相对应地公开了一种电荷再分配连续逼近式ADC的控制方法。图5为其中一实施例的流程图，包含下列步骤：

步骤S510：为连续逼近式ADC的DAC提供多个第一电容以及至少一第二电容。在一个实施例中，如图4所示，提供4个第一电容及1个第二电容，4个第一电容构成DAC 410的电容阵列414，该第二电容构成电容阵列412。在另一个实施例中，如图3所示，提供4个第一电容及4个第二电容，4个第一电容构成DAC 310的电容阵列314，4个第二电容构成电容阵列312。此外，该第二电容对应该些第一电容的其中之一，更明确地说，第二电容与该些第一电容中电容值实质相同的电容互相对应。以图4为例，耦接开关SW1的电容与耦接开关SW1'的电容互相对应(电容值同为8C)；其中，开关SW1及开关SW1'为成对的开关，亦即在连续逼近式ADC的某一个电容切换阶段中，开关SW1及开关SW1'的其中之一受控制信号Csw的控制而切换，另一者维持原状态。而在图3中，4个第二电容与4个第一电容一对一互相对应(8C对应8C、4C对应4C，以此类推)；

步骤S520：耦接该些第一电容以及该第二电容的其中一端点至连续逼近式ADC的比较器的同一输入端。如图3及图4所示，第一电容的其中一端耦接比较器105的正端，以及第二电容的其中一端同样耦接比较器105的正端；

步骤S530：于连续逼近式ADC的初始状态下，将该些第一电容的另一端点耦接至一第一电压，并且将该第二电容的另一端点耦接至一第二电压。如图3及图4所示，第一电容的另一端(非耦接比较器105的一端)经由开关SW1～SW4耦接至参考电压Vref或地，以及第二电容的另一端(非耦接比较器105的一端)经由开关SW1'～SW4'耦接至参考电压Vref或地。然而在连续逼近式ADC的初始状态(也就是DAC 310及410的所有开关尚未切换之前，亦即所有电容的非耦接比较器105的一端尚未切换电压准位之前)，第一电容的非耦接比较器105的一端经由开关SW1～SW4耦接至参考电压Vref，而第二电容的非耦接比较器105的一端经由开关SW1'～SW4'耦接至地；以及

步骤S540：在连续逼近式ADC的某一电容切换阶段中，控制一目标电容(该些第一电容的其中之一)的非耦接该比较器的一端由该第一电压切换至该第二电压，或是控制对应该目标电容之一第二电容的非耦接该比较器的一端由该第二电压切换至该第一电压。举例来说，如图4所示，在连续逼近式ADC的第一次电容切换阶段(控制信号Csw控制开关SW1及SW1'的其中之一进行切换)，如果信号vip大于信号vin，则开关SW1切换且开关SW1'不切换，亦即则目标电容(即耦接开关SW1的电容8C)的非耦接比较器105的一端由参考电压Vref切换至地；然而如果信号vip小于等于信号vin，则开关SW1不切换且开关SW1'切换，亦即与目标电容相对的第二电容(即耦接开关SW1'的电容8C)的非耦接比较器105的一端由地切换至参考电压Vref。

请注意，在图3及图4的实施例中，信号vin是共模信号Vcm，而信号vip则是数据信号Vcm+2ΔV。对比于习知的方法，本发明提出的解决方案不需取正电压VDD的一半作为额外的参考电压。此外，图3的电容阵列312或是图4的电容阵列412还可以被用来当作衰减电容(attenuation capacitor)之用，也就是说当参考电压Vref被提高以确保其可以被导通至电容时，因衰减电容的分压作用使电容阵列314及414所得到的电压仍可符合最初的设计。

由于本技术领域普通技术人员可藉由图3至图4的装置发明的公开内容来了解图5的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的公开要求及可实施性的前提下，重复的说明在此予以节略。请注意，前揭图标中，组件的形状、尺寸、比例以及步骤的顺序等仅为示意，系供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域普通技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

符号说明

105 比较器

110、310、410 数字模拟转换器

120 连续逼近缓存器

130 控制电路

140 参考电压产生单元

312、314、316、412、414、416 电容阵列

S510～S540 步骤。

Claims

1.一种电荷再分配连续逼近式模拟数字转换器，应用于一单端信号，包含：

一比较器，用来接收该单端信号，并产生一比较结果；

一缓存器，耦接该比较器，用来储存一数字输出码，并依据该比较结果决定该数字输出码的位值；

一控制电路，耦接该缓存器，用来依据该数字输出码产生一控制信号；

多个第一电容，各该第一电容具有一第一端点及一第二端点，该第一端点耦接该比较器的一第一输入端；

至少一第二电容，具有一第三端点及一第四端点，该第三端点耦接该比较器的该第一输入端；

其中，当该控制信号控制该多个第一电容的其中一个的该第二端点由一第一电压切换至一第二电压时，该第二电容的该第四端点维持在该第二电压，而当该控制信号控制该第二电容的该第四端点由该第二电压切换至该第一电压时，该第一电容的该第二端点维持在该第一电压。

2.根据权利要求1所述的电荷再分配连续逼近式模拟数字转换器，其中，该第二电容与该多个第一电容的其中之一有实质上相同的电容值。

3.根据权利要求1所述的电荷再分配连续逼近式模拟数字转换器，其中，在切换该多个第一电容及该第二电容的电压之前，各该第一电容的该第二端点耦接该第一电压，以及该第二电容的该第四端点耦接该第二电压。

4.根据权利要求1所述的电荷再分配连续逼近式模拟数字转换器，更包含：

至少一第三电容，耦接该比较器的一第二输入端；

其中，该第二电容与该多个第一电容的其中一个有实质上相同的电容值，以及该第三电容与该多个第一电容的另一个有实质上相同的电容值。

5.根据权利要求1所述的电荷再分配连续逼近式模拟数字转换器，更包含：

至少一第三电容，耦接该比较器的一第二输入端；

其中，该第二电容与该第三电容的个数总和与该多个第一电容的个数相同。

6.根据权利要求1所述的电荷再分配连续逼近式模拟数字转换器，其中，该第二电容与该多个第一电容的最大电容有实质上相同的电容值。

7.根据权利要求1所述的电荷再分配连续逼近式模拟数字转换器，其中，该比较器的该第一输入端接收该单端信号的一数据信号成分，且该比较器的一第二输入端接收该单端信号的一共模信号成分。

8.一种电荷再分配连续逼近式模拟数字转换器的控制方法，应用于包含一比较器的一连续逼近式模拟数字转换器，该控制方法包含：

提供多个第一电容；

耦接各该第一电容的一第一端点至该比较器的一第一输入端，并且耦接各该第一电容的一第二端点至一第一电压；

提供至少一第二电容；

耦接该第二电容的一第三端点至该比较器的该第一输入端，并且耦接该第二电容的一第四端点至一第二电压；以及

依据该比较器的一比较结果控制该多个第一电容的一目标电容的该第二端点由该第一电压切换至该第二电压，或是依据该比较器的该比较结果控制该第二电容的该第四端点由该第二电压切换至该第一电压。

9.一种电荷再分配连续逼近式模拟数字转换器，包含：

一比较器，产生一比较结果；

至少一第二电容，有一第三端点及一第四端点，该第三端点耦接该比较器的该第一输入端；

其中，在各该第一电容的该第二端点及该第二电容的该第四端点的电压被切换之前，该第二端点耦接一第一电压并且该第四端点耦接一第二电压，该第一电压不等于该第二电压。

10.根据权利要求9所述的电荷再分配连续逼近式模拟数字转换器，其中，该第二电容与该多个第一电容的其中之一有实质上相同的电容值。