CN107171668A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN107171668A
CN107171668A CN201710102441.6A CN201710102441A CN107171668A CN 107171668 A CN107171668 A CN 107171668A CN 201710102441 A CN201710102441 A CN 201710102441A CN 107171668 A CN107171668 A CN 107171668A
Authority
CN
China
Prior art keywords
capacitor
switch
capacitance
reference voltage
redundant digit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710102441.6A
Other languages
English (en)
Other versions
CN107171668B (zh
Inventor
船户是宏
森本康夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN107171668A publication Critical patent/CN107171668A/zh
Application granted granted Critical
Publication of CN107171668B publication Critical patent/CN107171668B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
    • H03M1/0695—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps using less than the maximum number of output states per stage or step, e.g. 1.5 per stage or less than 1.5 bit per stage type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/22—Analogue/digital converters pattern-reading type
    • H03M1/24—Analogue/digital converters pattern-reading type using relatively movable reader and disc or strip
    • H03M1/26—Analogue/digital converters pattern-reading type using relatively movable reader and disc or strip with weighted coding, i.e. the weight given to a digit depends on the position of the digit within the block or code word, e.g. there is a given radix and the weights are powers of this radix
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明涉及一种半导体装置。根据本发明的半导体装置具有电容DAC(数模转换器)电路以及比较器。所述电容DAC电路包括：第一电容器，向其给予输入信号并且第一电容器中每个电容器均具有对应于待转换的位的权重的电容值；以及第二电容器，向其给予公共电压并且其电容值之和与所述第一电容器的电容值相等。进一步，所述第二电容器包括：冗余位电容器，其具有对应于冗余位的权重的电容值；以及调整电容器，调整电容器中每个电容器均具有通过从所述第二电容器的电容值之和中减去所述冗余位电容器的电容值所得的电容值。

Description

半导体装置
相关申请的交叉引用
2016年3月7日提交的日本专利申请号2016-043276的包括说明书、附图和摘要的公开以其全部内容通过引用并入本文中。
技术领域
本发明涉及一种半导体装置，例如涉及一种包括模数转换电路的半导体装置。
背景技术
在半导体装置中，为在数字电路中执行有关模拟信号的处理，使用模数转换电路，其将模拟信号的模拟值转换成数字值。一种类型的模数转换电路是逐次比较型模数转换电路。在逐次比较型模数转换电路中，存在执行冗余比较操作以校正由各种噪音和趋稳误差所致的误判的情况。
因此，非专利文献1公开了执行冗余比较操作的模数转换电路的示例。关于非专利文献1的模数转换电路，以差分信号给出输入信号，并且提供比较器以及两个布线，由这两个布线将差分信号传递至比较器。就此而言，在非专利文献1的模数转换电路中，一些电容器具有对应于相同权重的电容等等，并且使用该相同电容变化的静电电容器中的一个来执行冗余比较处理。然后，通过执行这种冗余比较处理，非专利文献1的模数转换电路校正误判。
[非专利文献]
[非专利文献1]C.C.Liu，“A 10b 100 message store/s 1.13 mW SAR ADC withbinary-scaled error compensation”，ISSCC，2010。
发明内容
关于模数转换电路，虽然存在一种使用差分信号作为输入信号的类型，但并没有几种使用单端信号作为输入信号的类型。然而，难以按原样采纳用于在非专利文献1中所公开类型的模数转换电路中执行冗余比较的电路配置，其中使用差分信号作为到使用单端信号作为输入信号的模数转换电路(在下文中被称作“单端型模数转换电路”)的输入信号。
具体而言，在单端型模数转换电路中，仅在耦合至比较器的输入端子的布线(例如，耦合至比较器的反相输入端子的布线)的一端设置给予对应于待转换的位的加权的电容器。由此，当在单端型模数转换电路中根据冗余比较来执行校正操作时，为获得校正的负加权，须变更所述冗余比较之前的常规比较操作的转换结果。因此，当变更已确定的转换结果时，有必要执行用于反向变更已确定的转换结果的计算或者使用用于变更转换结果的表格来变更转换结果。
使用任一上述方法，这种转换结果的变更要求在模数转换电路内的逐次比较电阻逻辑中提供大延迟的电路。因而，上述要求在很大程度上影响了在比较操作期间到比较器的输入信号的收敛时间。也就是说，当按原样使用基于非专利文献1中公开的差分输入类型的模数转换电路的冗余比较的配置，在单端型模数转换电路中会出现转换率降低的问题。
参阅以下描述以及所附权利要求，有待解决的其它问题和新颖性特征将显而易见。
根据一个实施例，一种半导体装置包括：电容DAC(数模转换器)电路；以及比较器，其基于从所述电容DAC(数模转换器)电路输出的两个信号的相对大小关系来变更输出信号的逻辑电平。所述电容DAC电路包括：第一比较布线，其与多个第一电容器耦合，将输入信号给到所述多个第一电容器并且所述多个第一电容器中的每个均具有对应于待转换的位的权重的电容值；以及第二比较布线，其与多个第二电容器耦合，将公共电压给到所述多个第二电容器并且所述多个第二电容器的电容值之和相等于所述第一电容器的电容值。进一步，所述第二电容器包括：冗余位电容器，其具有对应于冗余位的权重的电容值；以及调整电容器，其具有通过从所述第二电容器的电容值之和中减去所述冗余位电容器的电容值所得的电容值。
根据上述实施例1，所述半导体装置能够以更高速度执行包括冗余比较的转换操作。
附图说明
图1是示出根据实施例1的半导体装置的框图；
图2是示出根据实施例1的模数转换电路的框图；
图3是示出根据实施例1的电容DAC电路的电路图；
图4是示出根据实施例1的冗余位控制电路以及对应于冗余位控制电路的寄存器的框图；
图5是用于说明不具有冗余位的模数转换电路中的低4位的二分搜索路径的示图；
图6是用于说明根据实施例1的模数转换电路中的低4位的二分搜索路径的示图；
图7是用于说明根据实施例1的对模数转换电路的冗余位的控制的示例的示图；
图8是用于说明根据实施例1的对模数转换电路的电容DAC电路的开关控制的示图；
图9是示出根据比较例的模数转换电路的框图；
图10是示出根据比较例的电容DAC的框图；
图11是用于说明根据比较例的对模数转换电路的冗余位的控制的示例的示图；
图12是说明根据实施例1的电容DAC电路的第一变型的电路图；
图13是说明根据实施例1的电容DAC电路的第二变型的电路图；
图14是示出根据实施例2的电容DAC电路的电路图；
图15是用于说明根据实施例2的模数转换电路中的二分搜索路径的示图；
图16是用于说明根据实施例2的控制模数转换电路的冗余位的示例的示图；
图17是示出根据实施例3的电容DAC电路的电路图；
图18示出用于说明根据实施例3的模数转换电路的冗余位的控制示例的示图；
图19是根据实施例4的电容DAC电路的电路图。
具体实施方式
在下文中，为使说明更清晰起见，酌情省略或简化一些描述和附图。此外，在附图的每个中，相同或相应的部分标有相同的附图标记，并且视需要不再赘述其说明。
实施例1
首先，将说明根据实施例1的半导体装置。图1示出根据实施例1的半导体装置的框图。在图1中示出两个半导体装置的示例。在图1所示的半导体装置的第一示例中，该半导体装置包括：模数转换电路(ADC)1；输入/输出接口(IO)2；后级信号处理电路3；外围电路4；外围电路5；中央处理单元(CPU)6；以及存储器7。此外，在第二示例中，取代第一示例的输入/输出接口2，该半导体装置包括输入/输出接口(IO)8以及前级信号处理电路9。
模数转换电路(ADC)1将模拟信号的输入信号VIN的电压电平转换成数字值并且将其输出为ADC输出。输入/输出接口2和8使从外部给予的信号输入半导体装置中。此外，输入/输出接口2和8输出在半导体装置中生成的信号。例如，后级信号处理电路3是对ADC输出执行诸如滤波处理的信号处理的电路。外围电路4包括由CPU 6使用的外围电路以及由CPU6控制的外围电路当中的模拟电路。外围电路4可以是运算放大器、基准电压生成部、公共电压生成部、或者振荡电路。在由CPU 6使用的外围电路5以及由CPU 6控制的外围电路当中，外围电路5包括数字电路。例如，外围电路5可以是诸如协处理器、计时器等电路。例如，CPU6执行储存器7中所存储的程序。此外，CPU 6使用计算结果来控制外围电路4和5，与此同时，使用通过外围电路5的处理所获得的结果来执行计算。例如，储存器7保存CPU 6中所使用的程序和数据。前级信号处理电路9对给到模数转换电路1的输入信号VIN执行预处理。预处理可以是模拟信号的放大。
根据实施例1的半导体装置具有其在模数转换电路1内的特征中的一个。下面将详细说明模数转换电路1。图2示出根据实施例1的模数转换电路的框图。
如图2所示，根据实施例1的模数转换电路包括：电容DAC(数模转换器)电路10；比较器11；逐次比较寄存器逻辑12；输出电路13；以及ADC时序控制电路14。基于由比较器11输出的比较结果，模数转换电路1确定在从最高位到最低位的逐位(bit-by-bit)基础上给到电容DAC电路10的数字值(例如，开关控制信号Ssar)，并且重复比较操作以致产生转换前结果。此时，在模数转换电路中，冗余位的值被包括在转换前结果中。因此，在模数转换电路1中，使用输出电路13来计算包括冗余位的、通过转换前结果示出的值，并且获得作为模数转换电路1的最终输出值的ADC输出。
电容DAC电路10采样输入信号VIN以及公共电压VCM。然后，基于通过由逐次比较寄存器逻辑12输出的开关控制信号Ssar示出的数字值，电容DAC10移位所采样的输入信号VIN以及公共电压VCM，具有对应于开关控制信号Ssar的移位量。进一步，基于通过由逐次比较寄存器逻辑12输出的开关控制信号Ssar示出的数字值，电容DAC电路10移位所采样的输入信号VIN以及公共电压VCM，具有对应于开关控制信号Ssar的移位量。在图2所示的示例中，电容DAC电路10将输入信号VIN的转换值给到比较器的反相输入端子并且将公共电压VCM的转换值给到非反相输入端子。
基于待输入两个输入端子的电压电平的相对大小关系，比较器11切换输出信号(例如，比较结果Cout)的逻辑电平。逐次比较寄存器逻辑12生成模数转换电路1的转换前结果，包括冗余位的值。逐次比较寄存器逻辑12包括DAC开关控制电路21、冗余位控制电路22以及寄存器23。基于模数转换电路1的比较操作的次数以及由比较器11输出的比较结果，DAC开关控制电路21更新用于电容DAC电路10的开关控制的开关控制信号Ssar的位值。冗余位控制电路22在由DAC开关控制电路21更新的开关控制信号Ssar的位值当中变更对应于冗余位的位置。该冗余位控制电路22由组合电路组成。稍后将描述冗余位控制电路22的细节。寄存器23保存由DAC开关控制电路21以及冗余位控制电路22确定的开关控制信号Ssar的值。
基于比较完成时包括冗余位的开关控制信号Ssar的转换前结果，输出电路13计算待输出的数字值并且生成作为模数转换电路1的最终输出值的ADC输出。当冗余位是1位并且将“n”位的值输出作为ADC输出时，模数转换电路1输出(n+1)的值作为转换前结果。因此，输出电路13通过从(n+1)的值计算n位的值，输出n位的ADC输出。ADC时序控制电路14从时钟信号CLK中输出向比较器11、逐次比较寄存器逻辑12以及输出电路13指令操作时序的时序信号。在接收到时序信号后，比较器11、逐次比较寄存器逻辑12以及输出电路13执行采样操作与比较操作的切换，或者响应于时序信号而确定ADC输出的输出时序。
下面将说明根据实施例1的电容DAC电路10的细节。图3示出根据实施例1的电容DAC电路10的电路图。此外，图3还示出比较器11以阐明电容DAC电路10的配置。另外，图3示出开关在执行第一比较操作时的状态。
如图3所示，电容DAC电路10包括：电容器30至39，供应公共电压的切换开关(例如，开关SW1和SW2)、开关SW10至SW19、第一比较布线Wp、第二比较布线Wn、输入布线Win以及公共电压布线Wcm。
关于第一比较布线Wp，一端被耦合至比较器11的反相输入端子，并且开关SW1被耦合至另一端。进一步，在将开关SW1控制成处于闭合状态的时间段中，向第一比较布线Wp传送公共电压VCM。
另外，两个或以上的第一电容器(例如，电容器30至36)的一端被耦合至第一比较布线Wp。电容器30至36分别具有对应于用于转换的位的权重的电容值。在图3所示的示例中，假定1C作为单位电容，形成电容值为2C(1C的两倍)、4C(1C的四倍)、8C(1C的八倍)和16C(1C的16倍)的电容器。
电容器30是具有1C电容值的虚设电容器。在静电电容器30的另一端设置第一开关SW10。第一开关SW10选择输入信号VIN和低电位侧基准电压VREFN以及任何一个，并且将其给到电容器30的另一端。
电容器31是具有与对应于转换结果的最低有效位的权重相对应的1C的电容值的电容器。在电容器31的另一端设置第一开关SW11。第一开关SW11选择输入信号VIN、高电位侧基准电压VREFP和低电位侧基准电压VREFN以及任何一个，并且将其给到电容器31的另一端。
电容器32是具有与对应于转换结果的冗余位的权重相对应的2C的电容值的冗余位电容器。另外，电容器32具有与下文所述的对应于转换结果的第二位的电容器33相同的电容值。也就是说，在根据实施例1的模数转换电路1中，在转换结果中具有LSB与第二位之间的冗余位。在电容器32的另一端设置第一开关SW12。第一开关SW12选择输入信号VIN、高电位侧基准电压VREFP和低电位侧基准电压VREFN以及任何一个，并且将其给到电容器32的另一端。
电容器33是具有与对应于转换结果的第二位的权重相对应的2C的电容值的电容器。在电容器33的另一端设置第一开关SW13。第一开关SW13选择输入信号VIN、高电位侧基准电压VREFP和低电位侧基准电压VREFN以及任何一个，并且将其给到电容器33的另一端。
电容器34是具有与对应于转换结果的第三位的权重相对应的4C的电容值的电容器。在电容器34的另一端设置第一开关SW14。第一开关SW14选择输入信号VIN，高电位侧基准电压VREFP和低电位侧基准电压VREFN以及任何一个，并且将其给到电容器34的另一端。
电容器35是具有与对应于转换结果的第四位的权重相对应的8C的电容值的电容器。在电容器35的另一端设置第一开关SW15。第一开关SW15选择输入信号VIN、高电位侧基准电压VREFP和低电位侧基准电压VREFN以及任何一个，并且将其给到电容器35的另一端。
电容器36是具有与对应于转换结果的第五位的权重相对应的16C的电容值的电容器。在电容器36的另一端设置第一开关SW16。第一开关SW16选择输入信号VIN、高电位侧基准电压VREFP和低电位侧基准电压VREFN以及任何一个，并且将其给到电容器36的另一端。
关于第二比较布线Wn，一端被耦合至比较器11的正相传输端子，并且开关SW2被耦合至另一端。然后，在将开关SW2控制成闭合状态的时间段中，向第二比较布线Wn传送公共电压VCM。
另外，两个或以上的第二电容器(例如，电容器37至39)的一端被耦合至第二比较布线Wn。电容器37至39用作具有相同总电容值的两个或以上的第一电容器(例如，电容器30至36)的总电容的电容值。电容器39是具有根据冗余位的权重的电容值的冗余位电容器。电容器37和38的总电容值被设定为通过从电容器30至36的总电容值减去冗余位电容器的电容值所得的电容值。此外，在图3所示的电容DAC电路10中，通过公共布线Wcm向电容器37至39供应公共电压。
在电容器37的另一端设置第二开关SW17。第二开关SW17选择并且给出公共电压VCM、高电位侧基准电压VREFP或者低电位侧基准电压VREFN到电容器37的另一端。在图3所示的示例中，通过第二开关SW17将低电位侧基准电压VREFN给到电容器37的另一端。在电容器38的另一端设置第二开关SW18。第二开关SW18选择并且给出公共电压VCM、高电位侧基准电压VREFP或者低电位侧基准电压VREFN到电容器38的另一端。在图3所示的示例中，通过第二开关SW18将高低电位侧基准电压VREFP予电容器38的另一端。在电容器39的另一端设置第二开关SW19。第二开关SW19选择并且给出公共电压VCM、高电位侧基准电压VREFP或者低电位侧基准电压VREFN到电容器39的另一端。
在图3所示的示例中，因为冗余位被设置在对应于转换结果的第二位的位置处，故电容器39的电容值被设置成2C。另外，因为电容器30至36的总电容值被设置成34C，则电容器37和38的总电容值被设置成通过从34C减去2C所得的32C。在转换过程开始时，向作为冗余位电容器的电容器39的另一端供应低电位侧基准电压VREFN。就此而言，使用电容器37和38以使第二比较布线Wn的电压稳定为公共电压VCM。因此，在电容DAC电路10中，在开始转换过程后，优选地，允许设置在第二比较布线Wn与向其供应低电位侧基准电压VREFN的布线之间的电容器的电容值等于设置在第二比较布线Wn与向其供应高电位侧基准电压VREFP的布线之间的电容器的电容值。因此，在图3所示的示例中，使得向其另一端供应低电位侧基准电压VREFN的电容器38的电容值与向其另一端供应高电位侧基准电压VREFP的电容器37和39的总电容值相同。具体地，电容器39为2C，并且电容器37至39的总电容值为4C。因此，使得通过将34C除以2所得的17C作为电容器38的电容值，并且使得通过从17C中减去2C所得的15C作为电容器37的电容值。此外，在下文的说明中，将电容器37和38称作调整电容器为例。
如图3所示，在电容DAC电路10中，利用5位的分辨率执行转换过程，但将1位冗余位包括在该转换结果中。也就是说，将1位冗余位的转换结果以及5位的转换结果包括在从逐次比较寄存器逻辑12输出的转换前结果中。另外，在电容DAC电路10开始转换处理之前，其处于在公共电压VCM初始化第一比较布线Wp和第二比较布线Wn并且采样到电容器30至36的输入信号VIN的状态。然后，每当转换处理的阶段向前进行时，电容DAC电路10控制对开关SW16至开关SW11的切换。另外，电容DAC电路10使用电容器32和39基于冗余位来执行冗余比较。在图3中，使包含电容器32和39的电路变成冗余位电路40。
现在将说明逐次比较寄存器逻辑12的细节。鉴于以上所述，在图4中示出冗余位控制电路以及对应于冗余位控制电路的寄存器的框图。此外，在图4中示出的冗余位控制电路22是冗余位控制电路22的示例，并且各种组合电路可用作冗余位控制电路22。如图4所示，冗余位控制电路22具有反相器电路。该反相器电路反转关于在紧接对应于冗余位的比较操作(在下文中，“冗余比较操作”)之前对其执行比较操作的第二位的比较结果Cout[2]，并且将其输出至寄存器23中对应于冗余位控制电路22设置的寄存器。
另外，作为寄存器，使用D触发器，其在信号的上升沿被输入到触发输入端子C的时序保持输入到输入端子D的信号电平，直至当信号的上升沿下一次被输入到触发输入端子C的时序。对应于冗余位控制电路12的寄存器是寄存器23中所包括的寄存器中的一个。在图4所示的示例中，向对应于冗余位控制电路22的寄存器，ADC时序控制电路14输出的时序信号被输入到对应于冗余位控制电路22的寄存器，作为触发信号。输入到对应于冗余位控制电路22的寄存器的时序信号具有直到变更冗余位的加权的时序的上升沿。另外，在图4所示的D触发器电路中省略输入到D触发器电路的复位信号。然而，在D触发器电路中，在完成比较操作之后到开始下一次比较操作的给定时序，应将输出复位成低电平。
另外，虽然在图4中并未特别予以描述，但除对应于耦合至第二比较布线Wn侧的冗余位的开关控制信号Ssar之外的开关控制信号在其初始状态为低电平。进一步，就在执行比较操作之前，这样将它们控制成处于高电平，如果在比较操作之后的比较结果为高电平则保持高电平，如果比较结果为低电平则由冗余位控制电路22和寄存器23将其返回至低电平。
下面将说明根据实施例1的模数转换电路1的操作。在根据实施例1的模数转换电路1中，通过执行使用冗余位电路的冗余比较，对错误转换进行校正。为了说明这种错误转换，首先，图5示出描述不具有冗余位的模数转换电路中的低4位的二分搜索路径的示图。此外，在图5的示图以及随后所示的二分搜索路径的示图中，带圈编号指示在执行相应的比较操作期间所使用的权重。在模数转换电路中，例如，当第五位的比较结果为低电平时，第五位的权重被设置为“0”。然后，当执行第四位的比较操作时，在将高电位侧基准电压VREFP给到具有8C电容值的电容器35的另一端之后，执行第四位的比较操作。当第四位的比较结果为高电平时，第四位的权重被设置为“8”。然后，在将高电位侧基准电压VREFP给到具有对应于第三位的4C电容值的电容器34的另一端之后，执行第三位的比较操作。另一方面，当第四位的比较结果为低电平时，第四位的权重被设置为“0”。然后，在将高电位侧基准电压VREFP给到具有对应于第三位的4C电容值的电容器34的另一端之后，执行第三位的比较操作。也就是说，利用“4”或“12”的权重执行第三位的比较操作。在图5中示出的二分搜索路径是描述模数转换电路的这样的操作的示图。
如图5所示，在模数转换电路中，基于二分搜索法来重复进行比较操作。因此，为到达每个最终结果只有一个搜索路径。出于该原因，如果不执行冗余比较，则当高位中出现错误转换时，在最终转换结果中没有校正因错误转换所致的误差。
图6示出说明根据实施例1的模数转换电路1中的低序4位的二分搜索路径的示图。进一步，在图6中，带圈编号示出当执行每个比较操作时的权重。如图6所示，在根据实施例1的模数转换电路1，在最低位与第二位之间的比较期间执行使用冗余位的冗余比较操作。在冗余比较中，转换结果能够给出权重与第二位的权重相同的效果。具体地，通过执行冗余比较，形成用于搜索一个最终结果的至少两个搜索路径。因此，在根据实施例1的模数转换电路1中，即使当出现错误转换时，也能够达成通过替选的搜索路径所获得的转换结果。
下面将说明根据实施例1的模数转换电路1的电容DAC路径10中的开关控制。图7示出用于说明根据实施例1的控制模数转换电路的冗余位的控制示例的示图。图7描述了在第三位的比较操作与使用冗余位的冗余比较操作之间对第一开关和第二开关的控制。另外，在图7中，“1”指示其中由第一开关和第二开关选择高电位侧基准电压VREFP的状态。进一步，“0”指示其中由第一开关和第二开关选择高低位侧基准电压VREFN的状态。
如图7所示，在其中执行第三位的比较操作的第三比较中，使得由第三位的P侧(例如，第一比较布线Wp侧)的第一开关SW14选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。在第三比较中，在这种状态下执行比较操作。当比较结果Cout为低电平时，在其中执行第二位的比较操作的第四比较中，由第一开关SW14选择的基准电压从高电位侧基准电压VREFP返回到低电位侧基准电压VREFN。另一方面，当第三比较中的比较结果Cout为高电平时，在其中执行第二位的比较操作的第四比较中，由第一开关SW14选择的基准电压留作高电位侧基准电压VREFP。
接下来，在第四比较中，使得由第二位的P侧(例如，第一比较布线Wp侧)上的第一开关SW13选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。在第四比较中，在这种状态下执行比较操作。当比较结果Cout为低电平时，在其中执行冗余位的比较操作的第五比较中，由第一开关SW13选择的基准电压从高电位侧基准电压VREFP返回到低电位侧基准电压VREFN。另一方面，当第四比较的比较结果Cout为高电平时，在其中执行冗余位的比较操作的第五比较中，由第一开关SW13选择的基准电压保持高电位侧基准电压VREFP。
接下来，在第五比较中，使得由冗余位的P侧(例如，第一比较布线Wp侧)上的第一开关SW12选择的基准电压在第五比较中从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。另外，在其中执行冗余比较的第五比较中，控制由N侧冗余位(例如，第二比较布线Wn)的第二开关SW19选择的基准电压。具体而言，当第四比较的比较结果Cout为低电平时，使由第二开关SW19选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。该过程相当于以等效方式获得负加权，这是因为N侧上的DAC输出相对于P侧上的DAC输出变成高电位侧。另一方面，当第四比较的比较结果Cout为高电平时，使由第二开关SW19选择的基准电压保持低电位侧基准电压VREFN。
因此，在根据实施例1的模数转换电路1中，关于布置在其中执行输入信号的采样的P侧(第一比较布线Wp侧)上的开关，允许对应于待比较的位的第一开关选择高电位侧基准电压VREFP。然后，根据转换结果，进行切换，其中在由对应于执行比较操作的位的第一开关选择的基准电压应为高电位侧基准电压VREFP或者低电位侧基准电压VREFN。另外，关于对应于冗余位的第二开关，基于在紧接相关操作之前的比较操作中所获得的比较结果，进行是选择高电位侧基准电压VREFP还是选择低电位侧基准电压VREFN的切换。另外，基于在紧接相关操作之前的比较操作中所获得的比较结果，确定是否给出负权重。
接下来，将说明上述开关控制的特定操作。图8示出说明根据实施例1的对模数转换电路1的电容DAC电路的开关控制的示图。在图8中，示出第一比较布线Wp的电压波形(图8的P侧)以及第二比较布线Wn的电压波形(图8的N侧)。另外，图8在其上图中示出当正确执行第四位的比较操作时的电压波形，以及在其下图中示出当错误执行第四位的比较操作时的电压波形。因此，在图8中，在基于P侧上的电压执行的第三位的比较操作(第三比较)中，P侧的电压在上图的情况与下图的情况之间存在差异，所述P侧上的电压是基于第四位的比较操作的结果来决定。
如图8所示，在根据实施例1的模数转换电路1中，当执行比较操作而没有误差时，由布置在N侧上的第二开关SW19选择的基准电压在其中执行冗余比较的第五比较中没有变化。因此，N侧上的电压留作VCM。另一方面，当比较操作的一个中存在误差时，在其中执行冗余比较的第五比较中，使由布置在N侧上的第二开关SW19选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。因此，N侧上的基准电压根据冗余位的权重而发生变化。也就是说，在第五比较中，使用基准电压来执行比较操作，该基准电压的值与第四比较中的基准电压的值不同。通过这种方式，在根据实施例1的模数转换电路1中，对第二比较中出现的误判效应进行校正。另外，在根据实施例1的模数转换电路1的转换前结果中，对应于在紧接冗余位之前对其进行比较的位的比较结果的位中包括N侧冗余位的高电平/低电平信息(即负加权的存在信息)。因此，对高位中已经出现的误差进行校正。在图8所示的示例中，通过执行冗余比较，不管是否存在误差，都能获得“7”作为转换结果。
就此而言，为了进一步阐明根据实施例1的模数转换电路的配置特征，作为比较例，将对在第二比较布线Wn侧上不具有冗余位的模数转换电路100加以说明。图9示出根据比较例的模数转换电路100的框图。
如图9所示，取代根据实施例1的模数转换电路1的电容DAC电路10以及逐次比较寄存器逻辑12，根据比较例的模数转换电路100包括电容DAC电路110以及逐次比较寄存器逻辑112。在逐次比较寄存器逻辑112中，取代逐次比较寄存器逻辑12的冗余位控制电路22，设置加法器122。加法器122进行计算以降低当使用冗余位来执行冗余比较时已经确定的转换结果中的位数。
图10示出根据比较例的电容DAC电路110的电路图。如图10所示，根据比较例的电容DAC电路110是从根据实施例1的电容DAC电路10中删除电容器39以及第二开关SW19的一个示例。在图10中，从冗余位电路40中删除电容器39以及第二开关SW19的电路被示为冗余位电路140。
接下来，将说明根据比较例的模数转换电路100的电容DAC路径110中的开关控制。图11说明了根据比较例的对模数转换电路100的冗余位的控制的示例。图11示出从第三位的比较操作到使用冗余位的冗余比较操作对第一开关和第二开关的控制。另外，在图11中，“1”表示第一开关选择高电位侧基准电压VREFP的状态，并且“0”表示第一开关选择低电位侧基准电压VREFN的状态。
如图11所示，其中执行第三位比较的第三比较以及其中执行第二位的比较的操作与布置在图7中所述的根据实施例1的模数转换电路1的P侧上的第一开关的操作相同。因此，将省略其说明。另一方面，其中执行使用冗余位的冗余比较的第五比较的操作在实施例1的模数转换电路1中与比较例的模数转换电路100中有所不同。因此，下面将说明其操作。
在根据比较例的第五比较中，无论第四比较的转换结果如何，使由对应于冗余位的第一开关SW12选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。另外，在根据比较例的第五比较中，响应于第四比较的比较结果的值，变更已经确定为转换结果的值。具体而言，当第四比较的比较结果为低电平时，变更从第四位到第二位的值。具体而言，使第四位与第二位之间的值变成通过从由直到那时的比较处理获得的值中减去作为冗余位的权重的“2”所得出的值。另一方面，当第四比较的比较结果为高电平时，第四位与第二位之间的值没有发生变化。
因此，在根据比较例的模数转换电路100中，为了在使用冗余位的冗余比较期间获得权重，有必要变更已经确定的转换结果的值。进一步，为了变更所述值，有必要使用加法器122等进行计算。
如上所述，在根据实施例1的模数转换电路1中，在其中产生基准电压的第二比较布线Wn中设置冗余位电容器(例如，电容器39)，该基准电压是在电容DAC电路10的比较操作中的比较周期内发生变化的比较电压的比较目标。然后，基于紧接冗余比较操作之前的比较操作的比较结果，切换应用于冗余位电容器的另一端的基准电压。在根据实施例1的具有这样的电路配置和切换操作的模数转换电路1中，通过在不变更直到冗余比较操作时已确定的转换结果的情况下执行这样的电路配置和开关控制，能够获得具有负权重的变换结果。进一步，为了执行该操作，如果采用简单的组合电路(诸如图4中所示的冗余位控制电路22)，能达成这一目的。因此，在根据实施例1的模数转换电路1中，因为冗余比较操作中的开关控制所需的时间延迟能够最小化，进而能够缩短控制所需的时间并且实现高速的转换处理。
另外，在根据实施例1的模数转换电路1中，冗余比较操作中的开关控制所需的延迟时间能够相当小。因此，即使允许冗余比较操作的时间段与其它常规操作的时间段相同，但能够足以确保用于电容DAC电路10的输出进行收敛的时间。因此，能够使模数转换电路的操作稳定。
在使用冗余位的冗余比较操作时的转换率下降引起很大的问题，并且在使用单端信号作为输入信号VIN的单端型模数转换电路中，提高该冗余比较操作的转换率的效率极高。
另外，为了在单端型模数转换电路还提高转换精度，理想的是，使得在第一比较布线Wp一侧的总电容值与电容器在第二比较布线Wn一侧的总电容值相等。就此而言，在根据实施例1的模数转换电路1中，在第二比较布线Wn侧构造用作冗余位电容器的电容器39。然而，电容器39以及作为调整电容器的电容器37和38的总电容值与作为第一电容器的电容器30至36的总电容值相同。也就是说，在根据实施例1的模数转换电路1中，即使在第二比较布线Wn侧上设置冗余位电容器，但电容器的总电容值与不构造冗余位电容器的情况相同，并且没有增加半导体芯片的尺寸。
另外，例如，当像根据比较例的模数转换电路100那样执行冗余比较时，在针对对应于比冗余位更高的位的开关进行切换的情况下，出现电流值因对对应于比冗余位更高的位的电容器的充电和放电而发生骤变的瞬时电流。当出现这样的瞬时电流时，基准电压因半导体装置内的布线、用于使半导体芯片与封装耦合的电线、封装引脚等中寄生的电感元素而有所改变，导致转换精度降低的问题。然而，在根据实施例1的模数转换电路1中，当执行冗余比较操作时，只有一个与冗余位相关的开关在执行冗余比较操作时改变耦合的目标。因此，不似根据比较例的模数转换电路100，在根据实施例1的模数转换电路1中不会发生瞬时电流。因此，能够控制基准电压的变化并且提高转换精度。
在此，在图3中所示的电容DAC电路10中，第二开关SW17和SW18被设置用于构造在第二比较布线Wn侧中的调整电容器(例如，电容器37和37)。然而，给予基准电压的调整电容器在采样动作以及比较操作中的任何一个中都是固定的。因此，这种调整电容器能够用于其它封装过程。作为示例，说明第一变型和第二变型。
在图12中示出说明根据实施例1的电容DAC电路的第一变型的布线图。根据第一变型的电容DAC电路10a在被给予低电位侧基准电压VREFN的布线与第二比较布线Wn之间具有电容器50。该电容器50具有对电容器37和38的电容值进行总计的电容值。因为耦合至也如此电路配置的第二比较布线Wn的电容值与电容DAC电路10没有区别，故其能够实现与采用电容DAC电路10的根据实施例1的模数转换电路1相同的模数转换电路。
在图13中示出说明根据实施例1的电容DAC电路的第二变型的电路图。根据第二变型的电容DAC电路10b在未经过开关的情况下将电容器37耦合至被给予低电位侧基准电压VREFN的布线，并且将电容器38在未经过开关的情况下耦合至被给予高电位侧基准电压VREFP的布线。因为耦合至也如此电路配置的第二比较布线Wn的电容值与电容DAC电路10没有区别，故其能够实现与采用电容DAC电路10的根据实施例1的模数转换电路1相同的模数转换电路。
另外，上述说明已经分别描述了电容器30至39作为一个电容器。然而，电容器可以是其上布置例如具有相同形状和相同电容值的单元电容器并且根据线路布局对各自用作一个电容器的单元电容器的数量进行调整的类型。经由通过调整组合的单位电容器的数量构成电容器30至39，能够提高电容器之间的比较精度。
开关SW10至SW19以及开关SW1至SW2由晶体管组成。在两个或以上分开布局的晶体管并联的情况下，用于开关的晶体管可以形成一个晶体管。
实施例2
在实施例2中，将说明作为根据实施例1的电容DAC电路10的另一种类型的电容DAC电路60。图14示出根据实施例2的电容DAC电路60的电路图。此外，在实施例2的描述中，相同的附图标记表示相同或等同的元素，并且不再加以赘述。
如图14所示，取代根据实施例1的电容DAC电路10的冗余位电路40，根据实施例2的电容DAC电路60包括冗余位电路61。冗余位电路61包括：电容器62至65；第一开关SW62至SW63；以及第二开关SW64至SW65。
电容器62是具有与对应于转换结果的冗余位的权重相对应的2C电容值的冗余位电容器。另外，电容器62具有与对应于转换结果的第二位的电容器33的电容值相同的电容值。在电容器62的另一端设置第一开关SW62。第一开关SW62选择输入信号VIN、高电位侧基准电压VREFP和低电位侧基准电压VREFN中的一个，并且将其给到电容器62的另一端。
电容器63是具有与对应于转换结果的冗余位的权重相对应的4C电容值的冗余位电容器。另外，电容器63具有与对应于转换结果的第三位的电容器34的电容值相同的电容值。在电容器63的另一端预备第一开关SW63。第一开关SW63选择输入信号VIN、高电位侧基准电压VREFP和低电位侧基准电压VREFN中的一个，并且将其给到电容器63的另一端。
电容器64是具有与对应于转换结果的冗余位的权重相对应的2C电容值的冗余位电容器。另外，电容器64具有与对应于转换结果的第二位的电容器33的电容值相同的电容值。在电容器64的另一端设置第二开关SW64。第二开关SW64选择公共电压VCM、高电位侧基准电压VREFP和低电位侧基准电压VREFN中的一个，并且将其给到电容器64的另一端。
电容器65是具有与对应于转换结果的冗余位的权重相对应的4C电容值的冗余位电容器。另外，电容器65具有与对应于转换结果的第三位的电容器34的电容值相同的电容值。在电容器65的另一端设置第二开关SW65。第二开关SW65选择公共电压VCM、高电位侧基准电压VREFP和低电位侧基准电压VREFN中的一个，并且将其给到电容器65的另一端。
也就是说，根据实施例2的模数转换电路在其转换结果中具有LSB与第二位之间的2位的冗余位。进一步，根据实施例2的模数转换电路具有两个冗余位。因此，下面将说明模数转换电路在其具有两个冗余位时的操作。
图15示出说明根据实施例2的模数转换电路中的二分搜索路径的示图。如图15所示，根据实施例2的模数转换电路具有将其权重设置为4C的冗余位以及将其权重设置为2C的冗余位。因此，在根据实施例2的模数转换电路中能够形成比根据实施例1的模数转换电路1的二分搜索路径更加复杂的二分搜索路径。
下面将说明根据实施例2的模数转换电路的电容DAC路径60中的开关控制。图16示出描述根据实施例2的控制模数转换电路中的冗余位的控制示例的示图。图16示出从第三位的比较操作到使用冗余位的冗余比较操作对第一开关和第二开关的控制。另外，在图16中，“1”示出由第一开关和第二开关选择高电位侧基准电压VREFP的状态，并且“0”示出由第二开关和第二开关选择低电位侧基准电压VREFN的状态。
如图16所示，其中执行第三位的比较操作的第三比较以及执行第二位的操作的第四比较的操作与布置在图7中所述的根据实施例1的模数转换电路1中的P侧上的第一开关的操作相同。因此，在此省略其说明。另一方面，其中执行使用冗余位的冗余比较的第五比较以及第六比较的操作在根据实施例1的模数转换电路1中与根据实施例2的模数转换电路中有所不同。因此，下面将给出其说明。
在第五比较中，使得由对应于具有4C权重的电容器63的设置于P侧(例如，第一比较布线Wp侧)上的第一开关SW63选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。另外，在其中执行冗余比较的第五比较中，控制由冗余位电路61的N侧(例如，第二比较布线Wn)上的第二开关SW64和SW65选择的基准电压。具体地，当第四比较的比较结果Cout为低电平时，使由第二开关SW64和SW65选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。另一方面，当第四比较的比较结果Cout为高电平时，使由第二开关SW64和SW65选择的基准电压留作低电位侧基准电压VREFN。
接下来，在第六比较中，基于第五比较的比较结果，确定由布置在P侧(第一比较布线Wp侧)上的第一开关SW62选择的基准电压。具体地，当第五比较的转换结果为低电平时，使由第一开关SW62选择的基准电压从高电位侧基准电压VREFP返回到低电位侧基准电压VREFN。另一方面，当第五比较的转换结果为高电平时，使由第一开关SW62选择的基准电压留作高电位侧基准电压VREFP。
另外，在第六比较中，使得由对应于具有2C权重的电容器63设置的P侧(例如，第一比较布线Wp侧)上的第一开关SW62选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。此外，在其中执行冗余比较的第六比较中，使由冗余位电路61的N侧(例如，第二比较布线Wn)上的第二开关SW64和SW65选择的基准电压留作低电位侧基准电压VREFN，其相等于第五比较的基准电压。
因此，在根据实施例2的模数转换电路中，关于设置在其中执行输入信号的采样的P侧(第一比较布线Wp侧)上的开关，允许对应于待比较的位的第一开关选择高电位侧基准电压VREFP。然后，根据转换结果，进行关于由对应于对其执行比较操作的位的第一开关选择的基准电压应为高电位侧基准电压VREFP还是低电位侧基准电压VREFN的切换。另外，关于对应于冗余位的第二开关，基于在冗余比较之前执行的常规比较当中的最后一次常规比较中所获得的比较结果，对其进行变更，在选取高电位侧基准电压VREFP或者选取低电位侧基准电压VREFN之间对其进行切换。
如上所述，通过在根据实施例2的模数转换电路中具有2位的冗余位，能够形成比根据实施例1的模数转换电路更多的用于达成一个最终结果的搜索路径。由此，根据实施例2的模数转换电路具有比根据实施例1的模数转换电路更高的校正效率。
另外，在根据实施例2的模数转换电路中，基于在冗余比较之前执行的常规比较操作的比较结果来执行对冗余位的控制，并且不存在变更比冗余位更高的位的值的情况。因此，像根据实施例1的模数转换电路1一样，在根据实施例2的模数转换电路中也能实现转换率的加速以及基准电圧的稳定性。
实施例3
在实施例3中，将说明用作根据实施例1的电容DAC电路10的又一种类型的电容DAC电路70。在图17中示出根据实施例3的电容DAC电路70的电路图。此外，在实施例3的说明中，与实施例1相同的构成元素附有与实施例1相同的参考标记，并且省略其说明。
如图17所示，在根据实施例3的电容DAC电路70中，删除了与布置在根据实施例1的电容DAC电路10的第一比较布线Wp侧上的冗余位对应的电容器32和第一开关SW12。另外，取代根据实施例1的电容DAC电路10的冗余位电路40，根据实施例3的电容DAC电路70包括冗余位电路71。冗余位电路71具有电容器72和73以及第二开关SW72和SW73。此外，在根据实施例3的电容DAC电路70中，第一比较布线Wp侧上构成的电容器的总电容比根据实施例1的电容DAC10小2C。另外，在根据实施例3的电容DAC电路70中，第二比较布线Wn侧上构成的电容器的总电容比根据实施例1的电容DAC10小2C。因此，电容器37和38的电容值之和变得比根据实施例1的电容DAC10更小。
电容器72是具有与对应于转换结果的冗余位的权重相对应的2C的电容值的冗余位电容器。另外，电容器72具有与对应于转换结果的第二位的电容器33的电容值相同的电容值。在电容器72的另一端设置第二开关SW72。第二开关SW72选择并给出公共电压VCM、高电位侧基准电压VREFP或者低电位侧基准电压VREFN，并且将其给到电容器72的另一端。
电容器73是具有与对应于转换结果的冗余位的权重相对应的4C电容值的冗余位电容器。另外，电容器73具有与对应于转换结果的第三位的电容器34的电容值相同的电容值。在电容器73的另一端设置第二开关SW73。第二开关SW73选择公共电压VCM、高电位侧基准电压VREFP和低电位侧基准电压VREFN中的一个，并且将其给到电容器73的另一端。
也就是说，根据实施例3的模数转换电路在转换结果中具有LSB与第二位之间的2位的冗余位。此外，根据实施例3的模数转换电路具有权重不同的冗余位电容器。然而，在根据实施例3的模数转换电路中，通过使用两个冗余位电容器形成1位的冗余位。因此，下面将说明根据实施例3的模数转换电路的操作。
现在，将说明根据实施例3的模数转换电路的电容DAC路径70中的开关控制。就此而言，图18说明了根据实施例3的对模数转换电路的冗余位的控制的示例。图18示出从第三位中的比较操作到使用冗余位的冗余比较操作的第一开关和第二开关的控制。另外，在图18中，“1”指示由第一开关和第二开关选择高电位侧基准电压VREFP的状态，并且“0”指示由第一开关和第二开关选择低电位侧基准电压VREFN的状态。
如图18所示，在根据实施例3的模数转换电路中，开始比较操作，以由待耦合至在开始转换操作时用作冗余位电容器的电容器72和73当中具有相关权重的电容器72的第二开关SW72选择高电位侧基准电压VREFP。
然后，在其中执行第三位的比较操作的第三比较中，使由第三位的P侧(例如，第一比较布线Wp侧)上的第一开关SW14选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。在第三比较中，在这种状态下执行比较操作。当比较结果Cout为低电平时，在其中执行第二位的比较操作的第四比较中由第一开关SW14选择的基准电压从高电位侧基准电压VREFP返回到低电位侧基准电压VREFN。另一方面，当第三比较的比较结果Cout为高电平时，在其中执行第二位的比较操作的第四比较中由第一开关SW14选择的基准电压留作高电位侧基准电压VREFP。
接下来，在第四比较中，使由第二位的P侧(例如，第一比较布线Wp侧)上的第一开关SW13选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。在第四比较中，在这种状态下执行比较操作。然后，当第四比较的比较结果Cout为低电平时，使在其中执行冗余位的比较操作的第五比较中由第二开关SW73选择的基准电压从低电位侧基准电压VREFN切换到高电位侧基准电压VREFP。另一方面，当第四比较的比较结果Cout为高电平时，使在其中执行冗余位的比较操作的第五比较中由第二开关SW73选择的基准电压留作低电位侧基准电压VREFN。另外，在第五比较中，不考虑第四比较的比较结果Cout为低电平还是高电平，使由第二开关SW72选择的基准电压从高电位侧基准电压VREFP切换到低电位侧基准电压VREFN。
因此，在根据实施例3的模数转换电路中，基于最前的比较操作中所获得的比较结果，也使对应于冗余位的第二开关切换成选择高电位侧基准电压VREFP或者选择地电位侧基准电压VREFN。
如上所述，在根据实施例3的模数转换电路中，通过包括权重不同的冗余位电容器以及通过基于先前的比较结果来切换给到冗余位电容器的基准电压，能够执行与根据实施例1的模数转换电路的冗余比较操作相同的冗余比较操作。也就是说，在根据实施例3的模数转换电路中，也基于在冗余比较之前执行的常规比较操作的比较结果来执行对冗余位的控制，并且不会变更比冗余位更高的位的值。因此，在根据实施例3的模数转换电路中，如同根据实施例1的模数转换电路1，也能实现更快的转换速度以及基准电圧的稳定性。
另外，在根据实施例3的模数转换电路中，用于电容DAC电路70的电容器的电容值之和小于根据实施例1的模数转换电路1的电容DAC电路10的电容值。具体而言，因此，在根据实施例3的模数转换电路中，用于根据实施例3的电容DAC电路70的电容器的电容值之和比用于电容DAC电路10的电容器的电容值小4C。电容器是在半导体芯片中占据很大面积的元件，且通过减小电容器的电容值之和，能够大幅减小半导体芯片的面积。
实施例4
实施例4说明了用作根据实施例1的电容DAC电路10的还一种形式的电容DAC电路80。因此，在图19中示出根据实施例4的电容DAC电路90的布线图。此外，在实施例4的说明中，与实施例1相同的构成元素附有与实施例1相同的参考标记，并且省略其说明。
关于在实施例1至3中说明的电容DAC电路，已经描述了底板采样型模数转换电路，其从确定转换位的权重的电容器31至36的端子当中输入有高电位侧基准电压VREFP或者低电位侧基准电压VREFN的近端子输入输入信号。另一方面，根据实施例4的模数转换电路是顶板采样型模数转换电路，其从耦合到电容器31至36的端子的第一比较布线Wp的近端子输入输入信号。此外，图19示出冗余位电路81作为对应于冗余位电路40的电路。冗余位电路81中的开关包括第一开关SW82以及第二开关SW89。
在根据实施例4的电容DAC电路80中，如图19所示，删除根据实施例1的电容DAC电路10的输入布线Win以及公共电压布线Wcm，并且将第一开关SW11至SW16以及第二开关SW17至SW19替换成第一开关SW81至SW86以及第二开关SW87至SW89。另外，在根据实施例4的电容DAC电路80中，通过采样开关(例如，开关SW1)将输入信号VIN给到第一比较布线Wp。
第一开关SW81至SW86以及第二开关SW87至SW89选择高电位侧基准电压VREFP以及低电位侧基准电压VREFN，并且对应地将其给出。
就此而言，在根据实施例4的模数转换电路中，对电容DAC电路80的开关控制与当采样输入信号VIN时从第一比较布线Wp侧输出输入信号VIN的模数转换电路的开关控制有所不同。然而，当对采样的输入信号VIN应用比较处理时，针对实施例4的模数转换电路的开关控制方法，能够采用与实施例1的控制方法相同的方法。
如上所述，在根据实施例4的模数转换电路中，在顶板采样类型的模数转换电路中，电容DAC电路80中包括的确定权重的电容器以及向电容器施加基准电压的开关的配置也与电容DAC电路10的那些相同。因此，在根据实施例4的模数转换电路中，如同在根据实施例1的模数转换电路1中，也能够实现更高速的转换以及基准电压的稳定性。
虽然已经在实施例的基础上具体描述了以上由本发明人作出的本发明，但本发明不限于上述实施例。不言而喻，在不脱离本发明主旨的范围内，能够对其作出各种更改。

Claims (10)

1.一种半导体装置，包括：
比较器，所述比较器基于待输入到两个输入端子的电压电平之间的相对大小关系，切换输出信号的逻辑电平；
第一比较布线，所述第一比较布线与所述比较器的一个端子耦合；
第二比较布线，所述第二比较布线与所述比较器的另一个端子耦合；
输入布线，向所述输入布线发送输入信号；
多个第一电容器，所述多个第一电容器中的每个的一端均与所述第一比较布线耦合，所述多个第一电容器在开始转换处理时采样输入信号，并且所述多个第一电容器中的每个均具有与待转换的位的权重相对应的电容值；以及
多个第二电容器，所述多个第二电容器中的每个的一端均与所述第二比较布线耦合，并且所述多个第二电容器的电容值之和与所述第一电容器的电容值之和相等，
其中，所述第二电容器包括：
冗余位电容器，所述冗余位电容器具有与冗余位的权重相对应的电容值，以及
调整电容器，所述调整电容器具有通过从所述第一电容器的电容值之和中减去所述冗余位电容器的电容值所得的电容值。
2.根据权利要求1所述的半导体装置，
其中，所述第一电容器包括具有与所述冗余位的权重相对应的电容值的电容器。
3.根据权利要求1所述的半导体装置，
其中，所述冗余位电容器包括具有与不同权重相对应的电容值的电容器。
4.根据权利要求1所述的半导体装置，包括：
多个第一开关，所述多个第一开关中的每个均被提供给所述第一电容器中的每个，每个第一开关选择所述输入信号、高电位侧基准电压、以及低电位侧基准电压中的一个，并且将其给到对应的第一电容器；以及
第二开关，所述第二开关被提供给所述冗余位电容器，所述第二开关选择公共电压、所述高电位侧基准电压、以及所述低电位侧基准电压中的一个，并且将其给到所述冗余位电容器的另一端，
其中，通过公共电压供应切换开关，将公共电压给到所述第一比较布线以及所述第二比较布线。
5.根据权利要求1所述的半导体装置，包括：
多个第一开关，所述多个第一开关中的每个均被提供给所述第一电容器中的每个，每个第一开关选择所述输入信号、高电位侧基准电压、以及低电位侧基准电压中的一个，并且将其给到对应的第一电容器；以及
在所述冗余位电容器的另一端处，设置第二开关，所述第二开关选择公共电压、所述高电位侧基准电压、以及所述低电位侧基准电压中的一个，并且将其给到所述冗余位电容器的所述另一端，
其中，通过采样开关，将所述输入信号给到所述第一比较布线，以及
其中，通过公共电压供应切换开关，将公共电压给到所述第二比较布线。
6.根据权利要求1所述的半导体装置，
其中，所述调整电容器包括：
第一调整电容器，所述第一调整电容器具有通过将所述第二电容器的电容值的和除以二所得的电容值；以及
第二调整电容器，所述第二调整电容器具有通过从所述第二电容器的电容值的和中减去所述第一调整电容器的电容值与所述冗余位电容器的电容值之和所得的电容值，
其中，分别向所述第一调整电容器的另一端和所述第二调整电容器的另一端提供第二开关，所述第二开关中的每个均选择公共电压、高电位侧基准电压、以及低电位侧基准电压中的一个，并且将其给出。
7.根据权利要求1所述的半导体装置，
其中，向所述调整电容器的另一端提供第二开关，所述第二开关选择公共电压、高电位侧基准电压、以及低电位侧基准电压中的一个，并且将其给出。
8.根据权利要求1所述的半导体装置，
其中，所述调整电容器的另一端被耦合到固定电压布线，所述固定电压布线被固定到预定的电压。
9.一种半导体装置，包括：
比较器，所述比较器基于待输入到两个输入端子的电压电平之间的相对大小关系，切换输出信号的逻辑电平；
第一比较布线，所述第一比较布线与所述比较器的一个端子耦合，并且通过第一公共电压开关将公共电压给到所述第一比较布线；
第二比较布线，所述第二比较布线与所述比较器的另一个端子耦合，并且通过第二公共电压开关将所述公共电压给到所述第二比较布线；
输入布线，向所述输入布线发送输入信号；
多个第一电容器，所述多个第一电容器中的每个的一端均与所述第一比较布线耦合，并且所述多个第一电容器中的每个均具有与待转换的位的权重相对应的电容值；
多个第一开关，所述多个第一开关被分别提供给所述第一电容器，并且每个第一开关均选择所述输入信号、高电位侧基准电压、以及低电位侧基准电压中的一个，并且将其给到对应的第一电容器的另一端；以及
多个第二电容器，所述多个第二电容器中的每个的一端均与所述第二比较布线耦合，并且所述多个第二电容器的电容值之和与所述第一电容器的电容值之和相等，
其中，所述第二电容器包括：
冗余位电容器，所述冗余位电容器具有与冗余位的权重相对应的电容值；以及
调整电容器，所述调整电容器具有通过从所述第二电容器的电容值之和中减去所述冗余位电容器的电容值所得的电容值，以及
其中，在所述冗余位电容器的另一端处设置第二开关，所述第二开关选择所述公共电压、所述高电位侧基准电压、以及所述低电位侧基准电压中的一个，并且将其给到所述冗余位电容器的所述另一端。
10.一种半导体装置，包括：
比较器，所述比较器基于待输入到两个输入端子的电压电平之间的相对大小关系，切换输出信号的逻辑电平；
第一比较布线，所述第一比较布线与所述比较器的一个端子耦合，并且通过输入开关将输入信号给到所述第一比较布线；
第二比较布线，所述第二比较布线与所述比较器的另一个端子耦合，并且通过公共电压开关将公共电压给到所述第二比较布线；
多个第一电容器，所述多个第一电容器中的每个的一端均与所述第一比较布线耦合，并且所述多个第一电容器中的每个均具有与待转换的位的权重相对应的电容值；
多个第一开关，所述多个第一开关被分别提供给所述第一电容器，并且所述多个第一开关中的每个均选择高电位侧基准电压和低电位侧基准电压中的一个，并且将其给到对应的第一电容器的另一端；以及
多个第二电容器，所述多个第二电容器中的每个的一端均与所述第二比较布线耦合，并且所述多个第二电容器的电容值之和与所述第一电容器的所述电容值之和相等，
其中，所述第二电容器包括：
冗余位电容器，所述冗余位电容器具有与冗余位的权重相对应的电容值；以及
调整电容器，所述调整电容器具有通过从所述第二电容器的电容值之和中减去所述冗余位电容器的电容值所得的电容值，以及
其中，在所述冗余位电容器的另一端处设置第二开关，所述第二开关选择所述高电位侧基准电压和所述低电位侧基准电压中的一个，并且将其给到所述冗余位电容器的所述另一端。
CN201710102441.6A 2016-03-07 2017-02-24 半导体装置 Active CN107171668B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016043276A JP6650788B2 (ja) 2016-03-07 2016-03-07 半導体装置
JP2016-043276 2016-03-07

Publications (2)

Publication Number Publication Date
CN107171668A true CN107171668A (zh) 2017-09-15
CN107171668B CN107171668B (zh) 2022-07-22

Family

ID=58231491

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710102441.6A Active CN107171668B (zh) 2016-03-07 2017-02-24 半导体装置

Country Status (4)

Country Link
US (2) US9843340B2 (zh)
EP (1) EP3217561B1 (zh)
JP (1) JP6650788B2 (zh)
CN (1) CN107171668B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI649978B (zh) * 2017-10-24 2019-02-01 財團法人工業技術研究院 連續近似暫存器類比至數位轉換器及其運作方法
CN107733436B (zh) * 2017-11-07 2018-11-30 深圳锐越微技术有限公司 N位混合结构模数转换器及包含其的集成电路芯片
WO2019224900A1 (ja) 2018-05-22 2019-11-28 オリンパス株式会社 デジタルアナログ変換器、アナログデジタル変換器、信号処理装置、固体撮像装置、および駆動方法
GB2605466A (en) * 2021-06-21 2022-10-05 Nordic Semiconductor Asa Error-feedback SAR-ADC
US11984904B2 (en) * 2022-05-04 2024-05-14 Nxp B.V. Analog-to-digital converter (ADC) having calibration

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101662283A (zh) * 2008-12-30 2010-03-03 香港应用科技研究院有限公司 用作逐次逼近模数转换器和数模转换器的两用比较器/运算放大器
US20100090873A1 (en) * 2008-10-10 2010-04-15 Linear Technology Corporation Systems and methods for characterizing component ratios and generating a digital representation of same
US20100123611A1 (en) * 2008-11-19 2010-05-20 Electronics And Telecommunications Research Institute Successive approximation register analog-digital converter and method of driving the same
CN102088290A (zh) * 2009-12-04 2011-06-08 雅马哈株式会社 逐次近似a/d转换器
CN102437850A (zh) * 2011-09-28 2012-05-02 香港应用科技研究院有限公司 高精度数据转换的电荷补偿校准
US20120133541A1 (en) * 2010-11-30 2012-05-31 International Business Machines Corporation Analog-digital converter
US20130044014A1 (en) * 2011-08-15 2013-02-21 Himax Technologies Limited Successive approximation analog to digital converter with capacitor mismatch calibration and method thereof
JP2013168870A (ja) * 2012-02-16 2013-08-29 Fujitsu Semiconductor Ltd Ａ／ｄ変換装置及びａ／ｄ変換装置の補正方法
JP2014011768A (ja) * 2012-07-03 2014-01-20 Renesas Electronics Corp Ａ／ｄ変換器、半導体装置
US20140070970A1 (en) * 2011-03-17 2014-03-13 Anacatum Design Ab Adc calibration
TW201427286A (zh) * 2012-12-28 2014-07-01 Ind Tech Res Inst 類比數位轉換器及其數位類比轉換器的電容權重估算方法
CN103929178A (zh) * 2014-04-29 2014-07-16 中国电子科技集团公司第二十四研究所 逐次逼近模数转换器及其转换方法
CN104734718A (zh) * 2015-02-03 2015-06-24 国网重庆市电力公司电力科学研究院 混合型dac电容阵列结构
CN104734716A (zh) * 2013-12-24 2015-06-24 瑞昱半导体股份有限公司 连续逼近暂存式模拟数字转换器及其控制方法
US20150263756A1 (en) * 2014-03-14 2015-09-17 Mediatek Inc. Calibration and noise reduction of analog to digital converters

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101309837B1 (ko) * 2010-03-16 2013-09-23 한국전자통신연구원 순차 접근 아날로그-디지털 변환기 및 그 구동 방법
WO2011149428A1 (en) * 2010-05-26 2011-12-01 Agency For Science, Technology And Research An analogue to digital converter, an integrated circuit and a medical device
CN102545900B (zh) * 2010-12-20 2015-05-20 意法半导体研发（上海）有限公司 用于模数(a/d)转换的系统和方法
US8581770B2 (en) * 2011-05-04 2013-11-12 Texas Instruments Incorporated Zero-power sampling SAR ADC circuit and method
US8344930B2 (en) * 2011-05-04 2013-01-01 Himax Technologies Limited Successive approximation register analog-to-digital converter
US8638248B2 (en) * 2011-10-07 2014-01-28 Nxp, B.V. Input-independent self-calibration method and apparatus for successive approximation analog-to-digital converter with charge-redistribution digital to analog converter
EP2882105B1 (en) * 2013-12-09 2016-09-07 Dialog Semiconductor B.V. Analog to digital converter circuit
US9197231B1 (en) * 2014-04-30 2015-11-24 Freescale Semiconductor, Inc. Systems and methods for data conversion
US9496888B1 (en) * 2014-12-12 2016-11-15 Infineon Technologies Ag Asynchronous SAR ADC with binary scaled redundancy
EP3059868B1 (en) * 2015-02-19 2020-06-03 Stichting IMEC Nederland Circuit and method for comparator offset error detection and correction in an adc
JP6703814B2 (ja) * 2015-08-28 2020-06-03 ルネサスエレクトロニクス株式会社 Ａｄ変換器及びａｄ変換装置

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100090873A1 (en) * 2008-10-10 2010-04-15 Linear Technology Corporation Systems and methods for characterizing component ratios and generating a digital representation of same
US20100123611A1 (en) * 2008-11-19 2010-05-20 Electronics And Telecommunications Research Institute Successive approximation register analog-digital converter and method of driving the same
CN101662283A (zh) * 2008-12-30 2010-03-03 香港应用科技研究院有限公司 用作逐次逼近模数转换器和数模转换器的两用比较器/运算放大器
CN102088290A (zh) * 2009-12-04 2011-06-08 雅马哈株式会社 逐次近似a/d转换器
US20120133541A1 (en) * 2010-11-30 2012-05-31 International Business Machines Corporation Analog-digital converter
US20140070970A1 (en) * 2011-03-17 2014-03-13 Anacatum Design Ab Adc calibration
US20130044014A1 (en) * 2011-08-15 2013-02-21 Himax Technologies Limited Successive approximation analog to digital converter with capacitor mismatch calibration and method thereof
CN102437850A (zh) * 2011-09-28 2012-05-02 香港应用科技研究院有限公司 高精度数据转换的电荷补偿校准
JP2013168870A (ja) * 2012-02-16 2013-08-29 Fujitsu Semiconductor Ltd Ａ／ｄ変換装置及びａ／ｄ変換装置の補正方法
JP2014011768A (ja) * 2012-07-03 2014-01-20 Renesas Electronics Corp Ａ／ｄ変換器、半導体装置
TW201427286A (zh) * 2012-12-28 2014-07-01 Ind Tech Res Inst 類比數位轉換器及其數位類比轉換器的電容權重估算方法
CN104734716A (zh) * 2013-12-24 2015-06-24 瑞昱半导体股份有限公司 连续逼近暂存式模拟数字转换器及其控制方法
US20150263756A1 (en) * 2014-03-14 2015-09-17 Mediatek Inc. Calibration and noise reduction of analog to digital converters
CN103929178A (zh) * 2014-04-29 2014-07-16 中国电子科技集团公司第二十四研究所 逐次逼近模数转换器及其转换方法
CN104734718A (zh) * 2015-02-03 2015-06-24 国网重庆市电力公司电力科学研究院 混合型dac电容阵列结构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CHANG A H等: "A 12b50MS/s 2.1 mW SAR ADC with Redundancy and Digital Background Calibration", 《PROCEEDINGS OF THE 39TH EUROPEAN SOLID-STATE CIRCUIT CONFERENCE》 *
万鑫等: "一种非二进制权重的高能效比逐次比较型模数转换器", 《固体电子学研究与进展》 *

Also Published As

Publication number Publication date
JP6650788B2 (ja) 2020-02-19
US20180054212A1 (en) 2018-02-22
CN107171668B (zh) 2022-07-22
EP3217561A1 (en) 2017-09-13
JP2017163193A (ja) 2017-09-14
US9843340B2 (en) 2017-12-12
US10075177B2 (en) 2018-09-11
US20170257112A1 (en) 2017-09-07
EP3217561B1 (en) 2018-10-17

Similar Documents

Publication Publication Date Title
CN107171668A (zh) 半导体装置
CN104917524B (zh) 模数转换器
CN104967451B (zh) 逐次逼近型模数转换器
KR101972689B1 (ko) Dac 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법
US8659459B2 (en) Digital-to-analog converter, analog-to-digital converter including same, and semiconductor device
CN206164507U (zh) 一种具有分段电容阵列的逐次逼近型模数转换器
CN101098147A (zh) 按照逐次逼近法原理运行的具有冗余权重的模拟/数字转换器的二进制网络
CN105811986B (zh) 一种高速转换的逐次逼近adc电路
WO2005096503A1 (en) Programmable input range adc
CN110247659A (zh) 应用抖动的方法和根据该方法操作的模数转换器
CN105933004A (zh) 一种新型高精度电容自校准逐次逼近型模数转换器
CN109217874A (zh) 余量转移环路、逐次逼近型模数转换器和增益校准方法
CN112803946B (zh) 应用于高精度逐次逼近型adc的电容失配和失调电压校正方法
CN101534115A (zh) 全二进制权电容的分段电容阵列
US8947288B2 (en) Analog-digital converter
CN109802675A (zh) 一种sar adc高精度电容阵列校正方法
CN101093997B (zh) Ad/da变换兼用装置
US8576106B2 (en) Analog-digital converter
CN105375926B (zh) 伪差分电容型逐次逼近模数转换器
CN1671054B (zh) 用于低非线性度模－数转换器的器件与方法
CN114204942B (zh) 逐次逼近型模数转换器及转换方法
CN107835023A (zh) 一种逐次逼近型数模转换器
CN106571827A (zh) 差分sar adc和其开关电容结构、a/d转换方法、版图实现方法
CN107181490A (zh) 模数转换电路
CN105827243B (zh) 一种抗抖动电路、方法及基于该电路的逐次逼近型模数转换器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant