JP2017163193A - 半導体装置 - Google Patents
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Abstract
Description
まず、実施の形態1にかかる半導体装置について説明する。そこで、図1に実施の形態1にかかる半導体装置のブロック図を示す。図1では、2つの半導体装置の例を示した。図1に示した半導体装置の第1の例では、半導体装置は、アナログデジタル変換回路1、入出力インタフェース2、後段信号処理回路3、周辺回路4、周辺回路5、演算部6、メモリ7を有する。また、第2の例では、半導体装置は、第1の例の入出力インタフェース2に代えて、入出力インタフェース8、前段信号処理回路9を有する。
実施の形態2では、実施の形態1にかかる容量DAC回路10の別の形態となる容量DAC回路60について説明する。そこで、図14に実施の形態2にかかる容量DAC回路60の回路図を示す。なお、実施の形態2の説明において、実施の形態1と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
実施の形態3では、実施の形態1にかかる容量DAC回路10の別の形態となる容量DAC回路70について説明する。そこで、図17に実施の形態3にかかる容量DAC回路70の回路図を示す。なお、実施の形態3の説明において、実施の形態1と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
実施の形態4では、実施の形態1にかかる容量DAC回路10の別の形態となる容量DAC回路80について説明する。そこで、図19に実施の形態4にかかる容量DAC回路90の回路図を示す。なお、実施の形態4の説明において、実施の形態1と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
2 入出力インタフェース
3 後段信号処理回路
4 周辺回路
5 周辺回路
6 演算部
7 メモリ
8 入出力インタフェース
9 前段信号処理回路
10、60、70、80 容量DAC回路
11 コンパレータ
12 逐次比較レジスタロジック
13 出力回路
14 ADCタイミング制御回路
21 DACスイッチ制御回路
22 冗長ビット制御回路
23 レジスタ
30〜39、50、62〜65、72、73 コンデンサ
40、61、71、81 冗長ビット回路
Ssar スイッチ制御信号
Wp 第1の比較配線
Wn 第2の比較配線
Win 入力配線
Wcm コモン電圧配線
Claims (10)
- 2つの入力端子に入力される電圧レベルの大小関係に基づいて出力信号の論理レベルを切り替えるコンパレータと、
前記コンパレータの一方の端子に接続される第1の比較配線と、
前記コンパレータの他方の端子に接続される第2の比較配線と、
前記第1の比較配線に一端が接続され、変換処理の開始時に入力信号をサンプリングし、各コンデンサが変換対象のビットの重みに対応した容量値を有する複数の第1のコンデンサと、
前記第2の比較配線に一端が接続され、総容量値が前記複数の第1にコンデンサの総容量と同じ容量値となる複数の第2のコンデンサと、を有し、
前記複数の第2のコンデンサは、
冗長ビットの重みに応じた容量値を有する冗長ビットコンデンサと、
前記複数の第1のコンデンサの総容量値から前記冗長ビットコンデンサの容量値を引いた容量値を有する調整コンデンサと、を有する半導体装置。 - 前記複数の第1のコンデンサには、前記冗長ビットの重みに対応した容量値を有するコンデンサが含まれる請求項1に記載の半導体装置。
- 前記冗長ビットコンデンサは、異なる重みに対応する容量値を有する複数のコンデンサを含む請求項1に記載の半導体装置。
- 前記第1の比較配線及び前記第2の比較配線には、コモン電圧供給切替スイッチを介してコモン電圧が与えられ、
前記複数の第1のコンデンサのそれぞれに対応して設けられ、対応する第1のコンデンサの他端に、前記入力信号と、高電位側基準電圧と、低電位側基準電圧と、のいずれか1つを選択して与える複数の第1のスイッチと、
前記冗長ビットコンデンサに対応して設けられ、対応する冗長ビットコンデンサの他端に、前記コモン電圧と、前記高電位側基準電圧と、前記低電位側基準電圧と、のいずれか1つを選択して与える第2のスイッチと、
を有する請求項1に記載の半導体装置。 - 前記第1の比較配線には、サンプリングスイッチを介して前記入力信号が与えられ、
前記第2の比較配線には、コモン電圧供給切替スイッチを介してコモン電圧が与えられ、
前記複数の第1のコンデンサのそれぞれに対応して設けられ、対応する第1のコンデンサの他端に、高電位側基準電圧と、低電位側基準電圧と、のいずれか1つを選択して与える複数の第1のスイッチと、
前記冗長ビットコンデンサに対応して設けられ、対応する冗長ビットコンデンサの他端に、前記高電位側基準電圧と、前記低電位側基準電圧と、のいずれか1つを選択して与える第2のスイッチと、
を有する請求項1に記載の半導体装置。 - 前記調整コンデンサは、
前記複数の第2のコンデンサの総容量値を2分割した容量値を有する第1の調整コンデンサと、
前記複数の第2のコンデンサの総容量値から第1の調整コンデンサの容量値と前記冗長ビットコンデンサの容量値とを合計した容量値を引いた容量値を有する第2の調整コンデンサと、を有し
前記第1の調整コンデンサ及び前記第2の調整コンデンサの他端には、それぞれ、コモン電圧と、高電位側基準電圧と、低電位側基準電圧と、のいずれか1つを選択して与える第2のスイッチが接続される請求項1に記載の半導体装置。 - 前記調整コンデンサの他端には、コモン電圧と、高電位側基準電圧と、低電位側基準電圧と、のいずれか1つを選択して与える第2のスイッチが接続される請求項1に記載の半導体装置。
- 前記調整コンデンサの他端は、所定の電圧に固定された定電圧配線に接続される請求項1に記載の半導体装置。
- 2つの入力端子に入力される電圧レベルの大小関係に基づいて出力信号の論理レベルを切り替えるコンパレータと、
前記コンパレータの一方の端子に接続され、第1のコモン電圧スイッチを介してコモン電圧が与えられる第1の比較配線と、
前記コンパレータの他方の端子に接続され、第2のコモン電圧スイッチを介して前記コモン電圧が与えられる第2の比較配線と、
入力信号が伝達される入力配線と、
前記第1の比較配線に一端が接続され、各コンデンサが変換対象のビットの重みに対応した容量値を有する複数の第1のコンデンサと、
前記複数の第1のコンデンサのそれぞれに対して設けられ、前記入力信号と、高電位側基準電圧と、低電位側基準電圧と、のいずれか1つを選択して対応する第1のコンデンサの他端に与える複数の第1のスイッチと、
前記第2の比較配線に一端が接続され、総容量が前記複数の第1にコンデンサの総容量と同じ容量値となる複数の第2のコンデンサと、を有し、
前記複数の第2のコンデンサは、
冗長ビットの重みに応じた容量値を有する冗長ビットコンデンサと、
前記複数の第2のコンデンサの総容量値から前記冗長ビットコンデンサの容量値を引いた容量値を有する調整コンデンサと、を有し、
前記冗長ビットコンデンサの他端には、前記コモン電圧と、前記高電位側基準電圧と、前記低電位側基準電圧と、のいずれか1つを選択して前記冗長ビットコンデンサの他端に与える第2のスイッチが設けられる半導体装置。 - 2つの入力端子に入力される電圧レベルの大小関係に基づいて出力信号の論理レベルを切り替えるコンパレータと、
前記コンパレータの一方の端子に接続され、入力スイッチを介して入力信号が与えられる第1の比較配線と、
前記コンパレータの他方の端子に接続され、コモン電圧スイッチを介してコモン電圧が与えられる第2の比較配線と、
前記第1の比較配線に一端が接続され、各コンデンサが変換対象のビットの重みに対応した容量値を有する複数の第1のコンデンサと、
前記複数の第1のコンデンサのそれぞれに対して設けられ、高電位側基準電圧と、低電位側基準電圧と、のいずれか1つを選択して対応する第1のコンデンサの他端に与える複数の第1のスイッチと、
前記第2の比較配線に一端が接続され、総容量が前記複数の第1にコンデンサの総容量と同じ容量値となる複数の第2のコンデンサと、を有し、
前記複数の第2のコンデンサは、
冗長ビットの重みに応じた容量値を有する冗長ビットコンデンサと、
前記複数の第2のコンデンサの総容量値から前記冗長ビットコンデンサの容量値を引いた容量値を有する調整コンデンサと、を有し、
前記冗長ビットコンデンサの他端には、前記高電位側基準電圧と、前記低電位側基準電圧と、のいずれか1つを選択して前記冗長ビットコンデンサの他端に与える第2のスイッチが設けられる半導体装置。
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