JP5865791B2 - Ａ／ｄ変換器、半導体装置 - Google Patents

Description

本発明は、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器及びＡ／Ｄ変換器を備えた半導体装置に関し、例えば逐次比較方式のＡ／Ｄ変換器及び逐次比較型Ａ／Ｄ変換器を備えた半導体装置に関する。

Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器を搭載したシステム（たとえば携帯電話、スマートフォン、オーディオ機器等）が広く用いられている。Ａ／Ｄ変換器に対しては、変換性能の向上が求められている。例えば、Ａ／Ｄ変換の変換精度に関する技術として、特許文献１に外部端子数を大幅に削減し、かつ高精度なＡ／Ｄ変換を行うＡ／Ｄ変換器が開示されている。

ここで、一般的なシングルエンド入力方式の電荷再配分型逐次比較Ａ／Ｄ変換器について検討する。当該Ａ／Ｄ変換器は、アナログ入力信号をローカルＤＡＣ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）でサンプリングし、サンプリングした電圧値と、ローカルＤＡＣが逐次比較レジスタに応じて生成した電圧値との差電圧を生成する。基準電圧生成回路（ＣＩＮ）は、この差電圧と比較する基準電圧を生成する。プリアンプは、差電圧と基準電圧を増幅し、コンパレータに増幅信号を供給する。コンパレータは、この入力信号に応じて比較処理を行い、比較結果を逐次比較レジスタに反映する。

特開２０１１−８２８７９号公報

ローカルＤＡＣは、複数の容量素子（Ｃｕとする）を有し、各容量素子をコンパレータの比較結果に応じてＬｏ側参照電位ＡＶＲＢＣまたはＨｉ側参照電位ＡＶＲＴＣと接続する。ここで、Ａ／Ｄ変換器が出力するデジタル値（以下、コードとも記載する。）が大きいほど、多くの容量素子がＨｉ側参照電位ＡＶＲＴＣと接続する。一方、コードが小さいほど、多くの容量素子がＬｏ側参照電位ＡＶＲＢＣと接続する。よって、コードが小さい場合、Ｌｏ側参照電圧ＡＶＲＢＣに起因するノイズ量が大きくなる。一方、コードが大きいほどＨｉ側参照電圧ＡＶＲＴＣに起因するノイズ量が大きくなる。

ローカルＤＡＣ内のノイズ感度は、各容量素子の接続先に応じて定まるため、上述のノイズ量と同様の特性を持つ。すなわち、コードが小さい場合、Ｌｏ側参照電圧ＡＶＲＢＣに関するノイズ感度が高くなり、コードが大きいほどＨｉ側参照電圧ＡＶＲＴＣに関するノイズ感度が高くなる。

一方、一般的に基準電圧生成回路（ＣＩＮ）は、内部にＬｏ側参照電圧ＡＶＲＢＣと接続する容量素子のみを有する。そのため、コードの大きさに関わらず基準電圧生成回路（ＣＩＮ）内のノイズ感度は一定である。

すなわち、ローカルＤＡＣ内のノイズ感度と基準電圧生成回路（ＣＩＮ）内のノイズ感度は異なる特性を持つ。一般的に基準電圧生成回路（ＣＩＮ）の出力信号のノイズ量と、ローカルＤＡＣの出力信号のノイズ量と、の差がＡ／Ｄ変換器における誤差として現れる。そのため、コードが大きいほどＡ／Ｄ変換誤差が大きくなってしまうという問題が生じていた。

なお、当該問題は、シングルエンド入力方式の電荷再配分型逐次比較Ａ／Ｄ変換器に限った話ではなく、内部に容量素子を持つ基準電圧生成回路（ＣＩＮ）を用いる逐次比較Ａ／Ｄ変換回路に共通する問題である。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の態様によれば、半導体装置内のＡ／Ｄ変換器は、基準電圧生成回路内にＨｉ側参照電圧と接続する第１容量素子と、Ｌｏ側参照電圧と接続する第２容量素子とを設ける。

前記一実施の態様によれば、変換精度を向上した逐次比較型Ａ／Ｄ変換器を提供することができる。

実施の形態１にかかる逐次比較型Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器の全体構成を示すブロック図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器の内部構成（ＤＡＣ１０及び基準電圧生成回路５０）を示す図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器の動作を示す図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器のレイアウト例を示す図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器のレイアウト例を示す図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器のノイズ伝搬の仕組みを示す図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器のノイズ伝搬の仕組みを示す図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器の内部構成（ＤＡＣ１０及び基準電圧生成回路５０）の変形例を示す図である。 図８に示す逐次比較型Ａ／Ｄ変換器のレイアウト例を示す図である。 図８に示す逐次比較型Ａ／Ｄ変換器のレイアウト例を示す図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器の内部構成（ＤＡＣ１０及び基準電圧生成回路５０）の変形例を示す図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器の内部構成（ＤＡＣ１０及び基準電圧生成回路５０）を示す図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器の動作を示す図である。 実施の形態１または２に記載の逐次比較型Ａ／Ｄ変換器１を搭載した半導体集積回路の構成を示す図である。

＜実施の形態１＞
以下、図面を参照して本実施の形態にかかるＡ／Ｄ変換器の構成について説明する。はじめに、本実施の形態にかかる逐次比較Ａ／Ｄ変換器について説明する。本実施の形態にかかる逐次比較Ａ／Ｄ変換器の一例は、シングルエンド入力方式の電荷再配分型逐次比較Ａ／Ｄ変換器である。

図１は、逐次比較型Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器の全体構成を示すブロック図である。逐次比較型Ａ／Ｄ変換器１は、ＤＡＣ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）１０と、プリアンプ２０と、コンパレータ３０と、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）論理部４０と、基準電圧生成回路５０とを備える。逐次比較型Ａ／Ｄ変換器１には、Ｈｉ側参照電圧ＡＶＲＴＣとＬｏ側参照電圧ＡＶＲＢＣとが供給される（図示せず）。逐次比較型Ａ／Ｄ変換器１は、入力されるアナログ信号（Ａｉｎ）をサンプリングし、サンプリング値を用いて逐次比較処理を行うことによりデジタル値を算出する。

プリアンプ２０は、２つの入力端子を有する。プリアンプ２０の一方の入力端子は、ＤＡＣ１０の出力（ＤＡＣＯＵＴＰ）と接続する。プリアンプ２０の他方の入力端子は、基準電圧生成回路５０の出力（ＤＡＣＯＵＴＮ）と接続する。プリアンプ２０の出力端子は、それぞれコンパレータ３０の入力端子と接続する。

コンパレータ３０は、入力された２つの電圧値を比較し、その比較結果に応じてＳＡＲ論理部４０内部にある逐次比較レジスタに値を書き込む。

ＳＡＲ論理部４０は、内部に逐次比較レジスタを有する。この逐次比較レジスタは、コンパレータ３０の比較結果に応じて値が書き換わる。ＳＡＲ論理部４０は、逐次比較レジスタの値を用いてＤＡＣ１０内のスイッチ（後述するスイッチＳＷ５）を制御する制御信号Ｃｔｒを出力する。さらに、ＳＡＲ論理部４０は、デジタル値（コード）の算出後に、算出したデジタル値（コード）を任意の処理部（図示せず）に供給する。プリアンプ２０、コンパレータ３０、及びＳＡＲ論理部４０の構成は、逐次比較型Ａ／Ｄ変換器において一般的に用いられる構成であればよい。

続いて、図１にかかるＤＡＣ１０及び基準電圧生成回路５０の内部構成について図２を参照して説明する。図２においてＤＡＣ１０は、サンプリング容量Ｃｓを備える電荷再配分型ＤＡＣである。ＤＡＣ１０には、信号源抵抗Ｒｓｉｇを介してアナログ信号Ａｉｎが入力される。

ＤＡＣ１０は、単位容量素子Ｃｕに対してスイッチＳＷ３、ＳＷ４、ＳＷ５をそれぞれ一つずつ持つセルを必要な（分解能に応じた）ビット数だけ備える。スイッチＳＷ３（第３スイッチ）は、サンプリング処理中にＯＮとなり、逐次比較処理中にＯＦＦとなる。これにより、サンプリング処理中には全てのスイッチＳＷ３がアナログ信号Ａｉｎに接続され、入力電圧を単位容量素子Ｃｕに充電する。このようにして、ＤＡＣ１０は、サンプリング機能を実現する。

スイッチＳＷ４（第２スイッチ）は、サンプリング処理中にＯＦＦとなり、逐次比較処理中にＯＮとなる。スイッチＳＷ５（第１スイッチ）の各々は、ＳＡＲ論理部４０から供給される制御信号Ｃｔｒに応じてＨｉ側参照電圧ＡＶＲＴＣ、Ｌｏ側参照電圧ＡＶＲＢＣのいずれか一方に接続する。ここでＨｉ側参照電圧ＡＶＲＴＣ（またはＬｏ側参照電圧ＡＶＲＢＣ）と接続するスイッチＳＷ５の数は、アナログ信号Ａｉｎをデジタル化した場合のコードの大きさに応じて定まる。詳細には、デジタル化した場合のコードが大きな値となるにつれて、Ｈｉ側参照電圧ＡＶＲＴＣに接続するスイッチＳＷ５が多くなる。一方、デジタル化した場合のコードが小さな値となるにつれて、Ｌｏ側参照電圧ＡＶＲＢＣに接続するスイッチＳＷ５が多くなる。スイッチＳＷ５を制御信号Ｃｔｒに応じてＨｉ側参照電圧ＡＶＲＴＣ、Ｌｏ側参照電圧ＡＶＲＢＣに切り替えて次の逐次比較に用いる比較用電圧を生成する。そして、前述のコンパレータ３０において逐次比較処理を行うことにより出力するデジタル値をＭＳＢ（Most Significant Bit）から順に決定していく。

続いて基準電圧生成回路５０の構成について説明する。一般的な基準電圧生成回路は、ＤＡＣ１０内の全ての単位容量素子Ｃｕの合計値と略等しい容量値を有する単一の容量素子Ｃｓを備える。一方、本実施の形態にかかる基準電圧生成回路５０（図２）は、２つの容量素子（以下、第１容量素子、第２容量素子とも記載する。）を持つ。第１容量素子及び第２容量素子は、ＤＡＣ１０内の全ての容量素子Ｃｕの合計容量値の約１／２の容量値をそれぞれ持つ。換言すると、第１容量素子及び第２容量素子は、一般的な基準電圧生成回路５０内の容量素子Ｃｓの約１／２の容量値（Ｃｓ／２）をそれぞれ持つ。さらに、基準電圧生成回路５０は、スイッチＳＷ３−１、ＳＷ３−２、ＳＷ４−１，ＳＷ４−２を有する。一方の組（スイッチＳＷ３−１、ＳＷ４−１）が第１容量素子の一端と接続する。他方の組（スイッチＳＷ３−２、ＳＷ４−２）が第２容量素子の一端と接続する。

さらに、基準電圧生成回路５０には、信号源抵抗Ｒｓｉｇを模擬した抵抗が挿入されている。この抵抗Ｒｓｉｇは、スイッチＳＷ３とＬｏ側参照電圧ＡＶＲＢＣの間に配置されている。この抵抗Ｒｓｉｇにより、サンプリング処理中のノイズ耐性を向上することができる。

基準電圧生成回路５０には、Ｈｉ側参照電圧ＡＶＲＴＣとＬｏ側参照電圧ＡＶＲＢＣが供給される。第１容量素子の一端には、スイッチＳＷ３−１（第４スイッチ）またはスイッチＳＷ４−１（第６スイッチ）を介してＨｉ側参照電圧ＡＶＲＴＣが供給される。詳細には、第１容量素子の一端に対し、サンプリング処置中には信号源抵抗Ｒｓｉｇ及びスイッチＳＷ３−１を介してＨｉ側参照電圧ＡＶＲＴＣが供給され、逐次比較処理中にはスイッチＳＷ４−１を介してＨｉ側参照電圧ＡＶＲＴＣが供給される。

第２容量素子の一端には、スイッチＳＷ３−２（第５スイッチ）またはスイッチＳＷ４−２（第６スイッチ）を介してＬｏ側参照電圧ＡＶＲＢＣが供給される。詳細には、第２容量素子の一端に対し、サンプリング処置中には信号源抵抗Ｒｓｉｇ及びスイッチＳＷ３−２を介してＬｏ側参照電圧ＡＶＲＢＣが供給され、逐次比較処理中にはスイッチＳＷ４−２を介してＬｏ側参照電圧ＡＶＲＢＣが供給される。

第１容量素子の他端と第２容量素子の他端は並列接続され、プリアンプ２０の入力端子（ＤＡＣＯＵＴＮ）と接続する。第１容量素子及び第２容量素子には、図示しない電圧源（例えば１／２＊ＶＣＣＡ）が接続される。第１容量素子及び第２容量素子は、この電圧源の出力値をサンプリングすることによりコンパレータ３０に入力する基準電圧を生成する。なお、第１容量素子及び第２容量素子による上述のサンプリングの際には、ＤＡＣ１０にも同様の電圧源が接続される。

続いて、図３を参照して本実施の形態にかかる逐次比較型Ａ／Ｄ変換器１の動作を説明する。前述したように逐次比較型Ａ／Ｄ変換器１は、はじめにアナログ信号Ａｉｎのサンプリング処理を行い、その後に逐次比較処理を行う。サンプリング処理の際には、ＤＡＣ１０及び基準電圧生成回路５０内のスイッチＳＷ３（３−１、３−２）がＯＮとなり、スイッチＳＷ４（４−１、４−２）はＯＦＦとなる。

サンプリング処理から逐次比較処理に移行した場合、スイッチＳＷ３、３−１、３−２がＯＦＦとなり、スイッチＳＷ４、４−１、４−２がＯＮとなる。また、ＤＡＣ１０内のスイッチＳＷ５の各々は、ＳＡＲ論理部４０から供給される制御信号Ｃｔｒに応じてＨｉ側参照電圧ＡＶＲＴＣ、Ｌｏ側参照電圧ＡＶＲＢＣのいずれかと接続する。逐次比較型Ａ／Ｄ変換器１の出力コードのビット幅に応じた回数だけスイッチＳＷ５の接続先の切り替わりが生じ得る。ノイズは、図３に示すように制御信号Ｃｔｒに応じてスイッチＳＷ５の接続先が切り替わるタイミングで発生する。

次に、上述した実施の形態にかかる逐次比較型Ａ／Ｄ変換器１の一部分におけるレイアウトの一例を説明する。図４は、実施の形態１にかかる逐次比較型Ａ／Ｄ変換器１を備える半導体装置の第１のレイアウト例を示す図である。

図４において、上方にはＤＡＣ１０がレイアウトされており、下方には基準電圧生成回路５０がレイアウトされている。ＤＡＣ１０内では、上部にスイッチＳＷ３、ＳＷ４、及びＳＷ５が複数行にかけて直線状に配置されている。そしてスイッチ群の下方に単位容量素子Ｃｕが複数行にかけて直線状に配置されている。基準電圧生成回路５０内では、左側にスイッチＳＷ３−１、３−２及びＳＷ４−１、４−２が配置されおり、右側には第１容量素子（Ｃｓ／２）及び第２容量素子（Ｃｓ／２）が配置されている。

図５は、実施の形態１にかかる逐次比較型Ａ／Ｄ変換器１を備える半導体装置の第２のレイアウト例を示す図である。ＤＡＣ１０内では、スイッチＳＷ３、ＳＷ４、及びＳＷ５の列と単位容量素子Ｃｕの行が交互に配置されている。基準電圧生成回路５０内では、左側にスイッチＳＷ３−１、３−２、４−１及び４−２が配置されおり、右側には第１容量素子（Ｃｓ／２）及び第２容量素子（Ｃｓ／２）が配置されている。

なお、図４及び図５においては、第１容量素子及び第２容量素子を縦方向（列方向）に配置したが必ずしもこれに限られず横方向（行方向）に配置しても良く、斜め方向に整列しても良い。同様にＤＡＣ１０内のスイッチＳＷ３、ＳＷ４、及びＳＷ５、単位容量素子についても、行方向に整列させても列方向に整列させても良い。

続いて、図６及び図７を参照して、図１及び図２に示した逐次比較型Ａ／Ｄ変換器１のノイズ伝搬について説明することにより本実施の形態の効果について言及する。なお、以下の説明では説明の明確化のため、扱うノイズはＨｉ側参照電圧ＡＶＲＴＣ及びＬｏ側参照電圧ＡＶＲＢＣに発生するノイズのみとする。また、スイッチＳＷ４、４−１、４−２がＯＮの場合（すなわち逐次比較処理中）におけるノイズ伝搬を対象とする。

図６（１）は、コード（逐次比較型Ａ／Ｄ変換器１の出力デジタル値）と、各参照電圧に起因するノイズ量との関係を示す図である。Ｈｉ側参照電圧ＡＶＲＴＣ及びＬｏ側参照電圧ＡＶＲＢＣのノイズは、ＤＡＣ１０において発生する。コードが小さくなるにつれて、Ｌｏ側参照電圧ＡＶＲＢＣと接続するスイッチＳＷ５が多くなる。そのため、コードが小さい場合、Ｌｏ側参照電圧ＡＶＲＢＣに起因するノイズ量が大きくなる。一方、コードが大きくなるにつれて、Ｈｉ側参照電圧ＡＶＲＴＣと接続するスイッチＳＷ５が多くなる。そのため、コードが大きいほどＨｉ側参照電圧ＡＶＲＴＣに起因するノイズ量が大きくなる。

図６（２）は、ＤＡＣ１０のノイズ感度を示す。ＤＡＣ１０のノイズ感度は、スイッチＳＷ５の接続先により決定する。そのため、図６（２）は、図６（１）と同様の特性を持つ。詳細にはＬｏ側参照電圧ＡＶＲＢＣのノイズ感度は、コードが小さくなるにつれて高くなる。一方、Ｈｉ側参照電圧ＡＶＲＴＣのノイズ感度は、コードが大きくなるにつれて高くなる。

図６（３）は、基準電圧生成回路５０のノイズ感度を示す。なお図６（３）は、一般的な基準電圧生成回路５０（内部にＬｏ側参照電圧ＡＶＲＢＣ'と接続する容量素子Ｃｓのみを有する構成）のノイズ感度（ＡＶＲＢＣ'）についても併せて表示（一点鎖線により表示）している。基準電圧生成回路５０の内部においては、本実施の形態の構成であっても一般的な構成であってもスイッチＳＷ５による接続先の切り替えが生じることは無い。そのため一般的な構成の基準電圧生成回路５０のＬｏ側参照電圧ＡＶＲＢＣ'のノイズ感度は、図示するように一定となる（図中の一点鎖線）。なお一般的な構成の基準電圧生成回路５０には、Ｈｉ側参照電圧ＡＶＲＴＣと接続する容量素子は無いため、Ｈｉ側参照電圧ＡＶＲＴＣによるノイズの影響は受けない。

本実施の形態にかかる基準電圧生成回路５０は、ＤＡＣ１０内の単位容量素子Ｃｕの合計容量値の１／２の容量値を持つ第１容量素子及び第２容量素子を有する。そして、第１容量素子及び第２容量素子は、それぞれＨｉ側参照電圧ＡＶＲＴＣとＬｏ側参照電圧ＡＶＲＢＣに接続する。そのため、基準電圧生成回路５０は、Ｈｉ側参照電圧ＡＶＲＴＣとＬｏ側参照電圧ＡＶＲＢＣの双方に関するノイズ感度特性を持ち合わせる。ここで、第１容量素子及び第２容量素子は、一般的な構成における基準電圧生成回路内の容量素子Ｃｓの１／２の容量値を持つ。そのため、図６（３）に示すように、Ｈｉ側参照電圧ＡＶＲＴＣとＬｏ側参照電圧ＡＶＲＢＣのノイズ感度は、一般的な構成のＬｏ側参照電圧ＡＶＲＢＣ'のノイズ感度の約１／２となる。

図７（４）は、ＤＡＣＯＵＴＰに発生するノイズ量（ＤＡＣ１０の出力に生じるノイズ量）を示している。このノイズ量（図７（４））は、図６（１）に示すノイズ量に図６（２）に示すノイズ感度を乗算した値となる。

図７（５）は、ＤＡＣＯＵＴＮに発生するノイズ量（基準電圧生成回路５０の出力に生じるノイズ）を示している。図７（５）は、併せて一般的な構成における基準電圧生成回路５０の出力に生じるノイズ量についても表示（一点鎖線で表示）している。ノイズ量（図７（５））は、図６（１）に示すノイズ量に図６（３）に示すノイズ感度を乗算した値となる。そのため本実施の形態のＬｏ側参照電圧ＡＶＲＢＣの最大ノイズ量は、一般的な構成の最大ノイズ量の１／２となる。

図７（６）は、ＤＡＣＯＵＴＰとＤＡＣＯＵＴＮとのノイズ量の差分（プリアンプ２０への入力のノイズ差分）を示す。図７（６）は、図７（４）に示すノイズ量から図７（５）に示すノイズ量を減算したノイズ量となる。当該ノイズ量は、逐次比較型Ａ／Ｄ変換器１全体のＡ／Ｄ変換誤差として現われる。図７（６）は、併せて一般的な構成におけるＤＡＣＯＵＴＰとＤＡＣＯＵＴＮとのノイズ量の差分も示す。以下の説明では前者（本実施の形態）にかかるノイズ差分をＮとし、後者（一般的な構成）にかかるノイズ差分をＮ'とする。

一般的な構成では、Ｈｉ側参照電圧ＡＶＲＴＣとＬｏ側参照電圧ＡＶＲＢＣによるノイズ感度が異なる。このノイズ感度の違いにより出力するコードが大きい値であるほどノイズ差分（Ｎ'）は大きくなり、Ａ／Ｄ変換誤差も大きくなってしまう。

本実施の形態にかかる構成では、前述のように基準電圧生成回路５０は、Ｈｉ側参照電圧ＡＶＲＴＣとＬｏ側参照電圧ＡＶＲＢＣの双方に関するノイズ感度特性を持ち合わせる。そのため、本実施の形態にかかる構成（図２）では、コードが大きい場合であっても、Ｈｉ側参照電圧ＡＶＲＴＣに起因するノイズ感度がＤＡＣ１０と基準電圧生成回路５０との間で近い特性となる。これによりコードが最大である場合のノイズ差分（Ｎ）は、一般的な構成のノイズ差分（Ｎ'）の１／２となる。コードが中間値（図７（６）におけるＩ）である場合、Ｈｉ側参照電圧ＡＶＲＴＣとＬｏ側参照電圧ＡＶＲＢＣのノイズ感度が一致するため、最良の特性（ノイズ量が最小）を得ることができる。コードが中間値（図７（６）におけるＩ）である場合のノイズ差分（Ｎ）の理想値は、図示するように０となる。

図７（６）に示すように、ノイズ差分（Ｎ）の最大値がノイズ差分（Ｎ'）の最大値の１／２となり、かつコードが中間値に近づくにつれてノイズ量が減少する。よって本実施の形態の構成では、ノイズ総量を一般的な構成よりも少なくすることができる（図７（６）斜線部の面積が図７（６）内の一点鎖線で囲われた面積よりも小さい）。Ａ／Ｄ変換器から出力されるノイズが小さくなることにより、Ａ／Ｄ変換の精度を向上させることができる。Ａ／Ｄ変換精度を向上できることにより電源ピンの共有化や変換速度の向上を図ることができる。

（変形例１）
実施の形態１にかかる逐次比較型Ａ／Ｄ変換器１の第１変形例を以下に説明する。図８は、逐次比較型Ａ／Ｄ変換器１の第１変形例の構成を示すブロック図である。当該例にかかる逐次比較型Ａ／Ｄ変換器１は、基準電圧生成回路５０内にも単位容量素子Ｃｕを適応した構成である。なおＤＡＣ１０の構成は、図２と同様であるため詳細な図示及び説明は省略する。

基準電圧生成回路５０は、内部にＤＡＣ１０と同数の単位容量素子Ｃｕを有する。基準電圧生成回路５０は、２つのセル群（５１、５２）を有する。セル群５１は、ＤＡＣ１０内の単位容量Ｃｕの総数の１／２個の単位容量Ｃｕから構成される。セル群５１内の各単位容量Ｃｕは、スイッチＳＷ３またはスイッチＳＷ４を介してＨｉ側参照電圧ＡＶＲＴＣと接続する。セル群５２も同様に、ＤＡＣ１０内の単位容量Ｃｕの総数の１／２個の単位容量Ｃｕから構成される。セル群５２内の各単位容量Ｃｕは、スイッチＳＷ３またはスイッチＳＷ４を介してＬｏ側参照電圧ＡＶＲＢＣと接続する。各スイッチ（ＳＷ３、ＳＷ４、ＳＷ５）の開閉動作は、図２の同一符号を持つスイッチと同様であるため、詳細な説明は省略する。

当該構成であっても基準電圧生成回路５０は、Ｌｏ側参照電圧ＡＶＲＢＣ及びＨｉ側参照電圧ＡＶＲＴＣと接続する容量素子を有する構成であるため、Ｈｉ側参照電圧ＡＶＲＴＣとＬｏ側参照電圧ＡＶＲＢＣの双方に関するノイズ感度特性を持ち合わせる。これにより、図６及び図７に示すように一般的な構成と比べてＡ／Ｄ変換誤差を削減することができる。

図９は、図８に示す変形例１の第１レイアウト例を示す図である。図９において、上方にはＤＡＣ１０がレイアウトされており、下方には基準電圧生成回路５０がレイアウトされている。ＤＡＣ１０内では、上部にスイッチＳＷ３、ＳＷ４、及びＳＷ５が複数列にかけて直線状に配置されている。そしてスイッチ群の下方に単位容量素子Ｃｕが複数列にかけて直線状に配置されている。基準電圧生成回路５０内では、上方に単位容量素子Ｃｕが複数列にかけて直線状に配置されている。その下方にはスイッチＳＷ３及びＳＷ４が複数列にかけて直線状に配置されている。

図１０は、図８に示す変形例１の第２レイアウト例を示す図である。ＤＡＣ１０内では、スイッチＳＷ３、ＳＷ４、及びＳＷ５の列と単位容量素子Ｃｕの列が交互に配置されている。基準電圧生成回路５０内でも、スイッチＳＷ３及びＳＷ４の列と単位容量素子Ｃｕの列が交互に配置されている。

次に図２に示す構成のレイアウト（図４、図５）と図８に示す構成のレイアウト（図９、図１０）の比較を行う。図示するように、図８に示す構成のレイアウト（図９、図１０）は、基準電圧生成回路５０内に複数の単位容量素子Ｃｕ及びスイッチＳＷ３、ＳＷ４を配置する必要がある。この際、各単位容量素子Ｃｕやスイッチ（ＳＷ３、ＳＷ４）の間には一定の隙間を設ける必要がある。当該隙間は、有効利用することが出来ないデッドスペースとなり、チップ面積の増加を引き起こしてしまう。

一方で図２に示す構成のレイアウト（図４、図５）では、基準電圧生成回路５０内に上述の第１容量素子、第２容量素子、及びこれらの容量素子と接続するスイッチＳＷ３−１、ＳＷ３−２、ＳＷ４−１、ＳＷ４−２のみが配置される。このように少数の素子（２つの容量素子＋容量素子に対応するスイッチ）を基に基準電圧生成回路５０を構成するため、素子間に生じていたデッドスペースを図８に示す構成のレイアウト（図９、図１０）と比べて少なくすることができ、チップ面積を最小化することができる。

（変形例２）
実施の形態１にかかる逐次比較型Ａ／Ｄ変換器１の第２変形例を以下に説明する。図１１は、逐次比較型Ａ／Ｄ変換器１の第２変形例の構成を示すブロック図である。この逐次比較型Ａ／Ｄ変換器１は、基準電圧生成回路５０と構成が略対応するサンプル＆ホールド回路６０を備える。この逐次比較型Ａ／Ｄ変換器１は、サンプル＆ホールド回路６０にて信号源抵抗Ｒｓｉｇを介してアナログ信号（Ａｉｎ）をサンプリングする。プリアンプ２０は、サンプリングされたアナログ信号（Ａｉｎ）と、制御信号Ｃｔｒによる制御により生成されたＤＡＣ１０の出力電圧と、の差分を増幅する。

サンプル＆ホールド回路６０は、内部にスイッチＳＷ３を有する。スイッチＳＷ３の一端にはアナログ信号（Ａｉｎ）が入力され、他端はプリアンプ２０の入力端子と接続する（ＤＡＣＯＵＴＮ）。スイッチＳＷ３は、サンプリング処理時にＯＮとなり、逐次比較処理時にＯＦＦとなる。これにより、サンプル＆ホールド回路６０は、アナログ信号（Ａｉｎ）のサンプリングを行う。逐次比較処理時には、このサンプリングされた電荷を用いた比較処理が行われる。

サンプル＆ホールド回路６０は、図２等と同様に第１容量素子及び第２容量素子を有する。第１容量素子の一端にはＨｉ側参照電圧ＡＶＲＴＣが供給される。第２容量素子の一端にはＬｏ側参照電圧ＡＶＲＢＣが供給される。第１容量素子の他端と第２容量素子の他端は並列接続され、プリアンプ２０の入力端子と接続する。

当該構成であってもサンプル＆ホールド回路６０では、Ｌｏ側参照電圧ＡＶＲＢＣ及びＨｉ側参照電圧ＡＶＲＴＣと容量素子とが接続される。そのためサンプル＆ホールド回路６０は、Ｈｉ側参照電圧ＡＶＲＴＣとＬｏ側参照電圧ＡＶＲＢＣの双方に関するノイズ感度特性を持ち合わせる。これにより、図６及び図７に示すように一般的な構成と比べてＡ／Ｄ変換誤差を削減することができる。

＜実施の形態２＞
本実施の形態にかかる逐次比較型Ａ／Ｄ変換器１は、ＤＡＣ１０と基準電圧生成回路５０の等価性を更に高めたことを特徴とする。以下、本実施の形態にかかる逐次比較型Ａ／Ｄ変換器について実施の形態１と異なる点を説明する。

本実施の形態にかかる逐次比較型Ａ／Ｄ変換器１の全体構成は、図１と略同一であればよい。図１２は、本実施の形態にかかるＤＡＣ１０及び基準電圧生成回路５０の構成を示す図である。ＤＡＣ１０の構成及び動作は、図２及びその説明と略同一である。

基準電圧生成回路５０は、図２（実施の形態１）に示す構成に加え、スイッチＳＷ６−１（第８スイッチ）及びＳＷ６−２（第９スイッチ）を有する。スイッチＳＷ６−１の一端は、Ｈｉ側参照電圧ＡＶＲＴＣと接続する。スイッチＳＷ６-１の他端は、第１容量素子に接続するスイッチＳＷ４−１（第６スイッチ）と接続する。スイッチＳＷ６−２の一端は、Ｌｏ側参照電圧ＡＶＲＢＣと接続する。スイッチＳＷ６-２の他端は、第２容量素子に接続するスイッチＳＷ４−２（第７スイッチ）と接続する。スイッチＳＷ６-１及びスイッチＳＷ６-２は、逐次比較処理時にＯＮとなる。

スイッチＳＷ６−１は、ＤＡＣ１０内の各スイッチＳＷ５のｔｏｔａｌＷ値の半分程度である。すなわち、スイッチＳＷ６−１は、ＤＡＣ１０内の全てのスイッチＳＷ５のゲート幅の合計値の約１／２のゲート幅を有する。スイッチＳＷ６−２は、ＤＡＣ１０内のスイッチＳＷ５のｔｏｔａｌＷ値の半分程度である。すなわち、スイッチＳＷ６−２は、ＤＡＣ１０内の全てのスイッチＳＷ５のゲート幅の合計値の約１／２のゲート幅を有する。

第１容量素子と接続するスイッチＳＷ３−１（第４スイッチ）は、ＤＡＣ１０内のスイッチＳＷ３のｔｏｔａｌＷ値の半分程度である。すなわち、第１容量素子と接続するスイッチＳＷ３−１は、ＤＡＣ１０内の全てのスイッチＳＷ３のゲート幅の合計値の約１／２のゲート幅を有する。同様に第２容量素子と接続するスイッチＳＷ３−２（第５スイッチ）は、ＤＡＣ１０内の全てのスイッチＳＷ３のゲート幅の合計値の約１／２のゲート幅を有する。第１容量素子と接続するスイッチＳＷ４−１は、ＤＡＣ１０内の全てのスイッチＳＷ４のゲート幅の合計値の約１／２のゲート幅を有する。同様に第２容量素子と接続するスイッチＳＷ４−２は、ＤＡＣ１０内の全てのスイッチＳＷ４のゲート幅の合計値の約１／２のゲート幅を有する。各スイッチの開閉動作は、実施の形態１において同一符号を付した各スイッチと同一である。

第１容量素子は、サンプリング時には信号源抵抗Ｒｓｉｇ及びスイッチＳＷ３−１を介してＨｉ側参照電圧ＡＶＲＴＣに接続する。ＤＡＣ１０内の各単位容量Ｃｕもサンプリング時に信号源抵抗Ｒｓｉｇ及びスイッチＳＷ３を介してＨｉ側参照電圧ＡＶＲＴＣに接続する。

第１容量素子は、逐次比較処理時にはスイッチ６−１（ＤＡＣ１０内の全てのスイッチＳＷ５のゲート幅の約１／２のゲート幅を持つ）及びスイッチＳＷ４−１を介してＨｉ側参照電圧ＡＶＲＴＣに接続する。ＤＡＣ１０内の各単位容量Ｃｕも逐次比較時にスイッチＳＷ５及びスイッチＳＷ４を介してＨｉ側参照電圧ＡＶＲＴＣまたはＬｏ側参照電圧ＡＶＲＢＣに接続する。

すなわち第１容量素子は、サンプリング時及び逐次比較処理時においてＤＡＣ１０内の各単位容量素子Ｃｕと同様の接続方式でＨｉ側参照電圧ＡＶＲＴＣと接続する。たとえば、ＤＡＣ１０における単位容量素子も第１容量素子もサンプリング時には信号抵抗源Ｒｓｉｇ及びスイッチＳＷ３（ＳＷ３−１）と接続する。ＤＡＣ１０内の接続方式と基準電圧生成回路５０内の接続方式を一致させることにより、実施の形態１と比べて、ＤＡＣ１０と基準電圧生成回路５０の等価性をより高めることができる。等価性を高めることにより、ＤＡＣ１０のノイズ感度と基準電圧生成回路５０のノイズ感度をより近似したものにすることができる。

さらに各スイッチＳＷ３−１、ＳＷ４−１、ＳＷ６−１はＤＡＣ１０内のスイッチのゲート幅に応じて定められたゲート幅を有する。第２容量素子についても第１容量素子と全く同様である。このようにＤＡＣ１０内のスイッチのゲート幅と基準電圧生成回路５０内のスイッチのゲート幅を対応させることにより、両回路間の等価性をより高め、ＤＡＣ１０のノイズ感度と基準電圧生成回路５０のノイズ感度をより近似したものにすることができる

図１３は、実施の形態１にかかる逐次比較型Ａ／Ｄ変換器１の動作イメージを示すタイムチャートである。サンプリング時には、スイッチＳＷ３、ＳＷ３−１、ＳＷ３−２がＯＮとなり、スイッチＳＷ４、ＳＷ４−１、ＳＷ４−２、スイッチＳＷ５、スイッチＳＷ６−１、及びＳＷ６−２がＯＦＦとなる。サンプリングが終了した場合、スイッチＳＷ３、ＳＷ３−１、ＳＷ３−２がＯＦＦとなり、スイッチＳＷ４、ＳＷ４−１、ＳＷ４−２、ＳＷ６−１、及びＳＷ６−２がＯＮとなる。スイッチＳＷ５は、制御信号Ｃｔｒに応じてＨｉ側参照電圧ＡＶＲＴＣまたはＬｏ側参照電圧ＡＶＲＢＣと接続する。制御信号Ｃｔｒに応じて各比較値を生成する際に、ノイズが発生する（図１３の矢印部分）。

＜逐次比較型Ａ／Ｄ変換器の使用例＞
図１４は、実施の形態１または２に記載の逐次比較型Ａ／Ｄ変換器１を搭載したデータ処理装置の構成を示す図である。図示するようにデータ処理装置の半導体チップＩＣ＿Ｃｈｉｐ１００は、アナログコア部１１０と、デジタルコア部１２０と、を有する。当該データ処理装置は、たとえば一般的なオーディオ装置や携帯端末装置等である。

アナログコア部１１０は、ＭＰＸ１１１と、Ａ／Ｄ変換部１１２と、を備える。Ａ／Ｄ変換部１１２は、実施の形態１または２にかかる逐次比較型Ａ／Ｄ変換器１と、データレジスタ１１３と、を有する。ＭＰＸ（アナログマルチプレクサ）１１１は、アナログ入力端子ＡＮ０〜ＡＮ７を有し、選択したアナログ信号を逐次比較型Ａ／Ｄ変換器１に供給する。逐次比較型Ａ／Ｄ変換器１は、前述のようにアナログ信号をデジタル信号に変換し、デジタル信号をデータレジスタ１１３に書き込む。

デジタルコア部１２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１２１と、ＢＳＣ（バススイッチコントローラ）１２２と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１２３と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２４と、ＮＶＦｌａｓｈ（フラッシュ不揮発性メモリデバイス）１２５と、を備える。ＣＰＵ１２１は、ＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓと周辺バスＰｅｒｉｐｈ＿Ｂｕｓを介して、周辺機器Ｐｅｒｉｐｈ＿Ｃｉｒ１３０およびＰｅｒｉｐｈ＿Ｃｉｒ１４０と接続している。

逐次比較型Ａ／Ｄ変換器１が出力したデジタル信号は、周辺バスＰｅｒｉｐｈ＿Ｂｕｓ、ＢＳＣ１２２、ＣＰＵバスＣＰＵ＿Ｂｕｓを介してＣＰＵ１２１に供給され得る。ＣＰＵ１２１は、供給されたデジタル信号を用いて複数の周辺機器Ｐｅｒｉｐｈ＿Ｃｉｒ１３０および１４０の制御や他の演算処理等を行う。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。

たとえば、図２に示すＤＡＣ１０は、同じ容量値を持つ複数の単位容量素子Ｃｕを含む構成としたが必ずしもこれに限られない。ＤＡＣ１０は、例えば２のべき乗に重みづけされた容量素子を備える構成であってもよい。この場合であっても、基準電圧生成回路５０は、ＤＡＣ１０内の全ての容量素子の合計容量値の半分の容量値を持つ第１及び第２容量素子を有すればよい。当該構成であっても、上述した効果（Ａ／Ｄ変換精度の向上）を奏することができる。

なお図２において、基準電圧生成回路５０内の第１容量素子の容量値と、第２容量素子の容量値が等しい場合が最もノイズを減少することができる。しかしながら、図２に示す構成よりもノイズを減らすという観点では、第１容量素子の容量値と第２容量素子の容量値が厳密に同一でなくても良い。例えば第１容量素子の容量値と第２容量素子の容量値の比が６：４である場合であっても、一般的な構成と比べてノイズを減少させることができる。

１ 逐次比較型Ａ／Ｄ変換器
１０ ＤＡＣ
２０ プリアンプ
３０ コンパレータ
４０ ＳＡＲ論理部
５０ 基準電圧生成回路
５１ セル群
５２ セル群
６０ サンプル＆ホールド回路
ＳＷ３〜ＳＷ５ スイッチ
ＳＷ６−１、６−２ スイッチ
ＡＶＲＴＣ Ｈｉ側参照電圧
ＡＶＲＢＣ Ｌｏ側参照電圧
１００ 半導体装置
１１０ アナログコア部
１１１ ＭＰＸ
１１２ Ａ／Ｄ変換部
１１３ データレジスタ
１２０ アナログコア部
１２１ ＣＰＵ
１２２ ＢＳＣ
１２３ ＲＯＭ
１２４ ＲＡＭ
１２５ ＮＶ Ｆｌａｓｈ
１３０ Ｐｅｒｉｃｈ Ｃｉｒ
１４０ Ｐｅｒｉｃｈ Ｃｉｒ

Claims (10)

1. アナログ信号のサンプリング処理と逐次比較処理とを行って、アナログ信号をデジタル信号に変換する逐次比較型Ａ／Ｄ変換器であって、
   複数の容量素子を有し、前記複数の容量素子の各々の一端を前記逐次比較処理に基づいてハイ側参照電圧またはロウ側参照電圧と接続し、次の逐次比較処理に用いる比較用電圧を生成するＤ／Ａ変換器と、
   一端を前記ハイ側参照電圧と接続する単一の容量素子である第１容量素子と、一端を前記ロウ側参照電圧と接続する単一の容量素子である第２容量素子とを有し、前記第１容量素子の他端と前記第２容量素子の他端を並列接続して前記逐次比較処理に使用する基準電圧を出力する基準電圧生成部と、を備え、
   前記Ｄ／Ａ変換器は、
   前記逐次比較処理時にハイ側参照電圧またはロウ側参照電圧と接続する複数の第１スイッチと、
   前記複数の第１スイッチの各々と、対応する前記複数の容量素子の各々と、の間に設けられ、前記逐次比較処理時にＯＮとなり、前記サンプリング処理時にＯＦＦとなる複数の第２スイッチと、
   前記アナログ信号の入力と前記複数の容量素子との間に設けられ、前記サンプリング処理時にＯＮとなり、前記逐次比較処理時にＯＦＦとなる複数の第３スイッチと、を有し、
   前記基準電圧生成部は、
   一端が前記第１容量素子と接続し、前記逐次比較処理時にＯＦＦとなり、前記サンプリング処理時にＯＮとなる第４スイッチと、
   一端が前記第２容量素子と接続し、前記逐次比較処理時にＯＦＦとなり、前記サンプリング処理時にＯＮとなる第５スイッチと、
   一端が前記第１容量素子と接続し、前記逐次比較処理時にＯＮとなり、前記サンプリング処理時にＯＦＦとなる第６スイッチと、
   一端が前記第２容量素子と接続し、前記逐次比較処理時にＯＮとなり、前記サンプリング処理時にＯＦＦとなる第７スイッチと、
   前記第６スイッチの他端と接続し、前記逐次比較処理時に前記ハイ側参照電圧と接続する第８スイッチと、
   前記第７スイッチの他端と接続し、前記逐次比較処理時に前記ロウ側参照電圧と接続する第９スイッチと、を有する、Ａ／Ｄ変換器。
2. 前記第１容量素子の容量値と前記第２容量素子の容量値との合計値が、前記Ｄ／Ａ変換器内の前記複数の容量素子の容量値の合計値と略等しい、請求項１に記載のＡ／Ｄ変換器。
3. 前記第１容量素子の容量値と前記第２容量素子の容量値が略等しい、請求項１に記載のＡ／Ｄ変換器。
4. 前記第８及び前記第９スイッチは、前記複数の第１スイッチのゲート幅合計の約半分のゲート幅を有する、請求項１に記載のＡ／Ｄ変換器。
5. 前記第６及び前記第７スイッチは、前記複数の第２スイッチのゲート幅合計の約半分のゲート幅を有する、請求項１に記載のＡ／Ｄ変換器。
6. 前記第４及び前記第５スイッチは、前記複数の第３スイッチのゲート幅合計の約半分のゲート幅を有する、請求項１に記載のＡ／Ｄ変換器。
7. 請求項１乃至請求項６のいずれか１項に記載のＡ／Ｄ変換器と、
   当該Ａ／Ｄ変換器が出力したデジタル信号を用いた演算を行う演算器と、を備えたデータ処理装置。
8. アナログ信号のサンプリング処理と逐次比較処理とを行って、アナログ信号をデジタル信号に変換する逐次比較型Ａ／Ｄ変換器を備えた半導体装置であって、
   前記逐次比較型Ａ／Ｄ変換器は、
   複数の容量素子を有し、前記複数の容量素子の各々の一端を前記逐次比較処理に基づいてハイ側参照電圧またはロウ側参照電圧と接続し、次の逐次比較処理に用いる比較用電圧を生成するＤ／Ａ変換器と、
   一端を前記ハイ側参照電圧と接続する単一の容量素子である第１容量素子と、一端を前記ロウ側参照電圧と接続する単一の容量素子である第２容量素子とを有し、前記第１容量素子の他端と前記第２容量素子の他端を並列接続して前記逐次比較処理に使用する基準電圧を出力する基準電圧生成部と、を備え、
   前記半導体装置は、前記Ｄ／Ａ変換器内の前記複数の容量素子が整列配置されるとともに、前記基準電圧生成部内の前記第１容量素子と前記第２容量素子が配置されたレイアウトを有し、
   前記レイアウトでは、前記Ｄ／Ａ変換器内の前記複数の容量素子が複数列または複数行にわたり整列配置され、
   前記Ｄ／Ａ変換器は、
   前記逐次比較処理時にハイ側参照電圧またはロウ側参照電圧と接続する複数の第１スイッチと、
   前記複数の第１スイッチの各々と、対応する前記複数の容量素子の各々と、の間に設けられ、前記逐次比較処理時にＯＮとなり、前記サンプリング処理時にＯＦＦとなる複数の第２スイッチと、
   前記アナログ信号の入力と前記複数の容量素子との間に設けられ、前記サンプリング処理時にＯＮとなり、前記逐次比較処理時にＯＦＦとなる複数の第３スイッチと、を有し、
   前記基準電圧生成部は、
   一端が前記第１容量素子と接続し、前記逐次比較処理時にＯＦＦとなり、前記サンプリング処理時にＯＮとなる第４スイッチと、
   一端が前記第２容量素子と接続し、前記逐次比較処理時にＯＦＦとなり、前記サンプリング処理時にＯＮとなる第５スイッチと、
   一端が前記第１容量素子と接続し、前記逐次比較処理時にＯＮとなり、前記サンプリング処理時にＯＦＦとなる第６スイッチと、
   一端が前記第２容量素子と接続し、前記逐次比較処理時にＯＮとなり、前記サンプリング処理時にＯＦＦとなる第７スイッチと、を有する、半導体装置。
9. 前記半導体装置は、
   前記Ｄ／Ａ変換器内の前記複数の容量素子及び前記複数の第１乃至第３スイッチが整列配置されるとともに、前記基準電圧生成部内の前記第１容量素子、前記第２容量素子、前記第４乃至第７スイッチが配置されたレイアウトを有する、請求項８に記載の半導体装置。
10. 前記レイアウトでは、前記複数の容量素子が複数列または複数行にわたり配置され、前記複数の第１乃至第３スイッチが複数列または複数行にわたり配置され、前記第１容量素子及び前記第２容量素子が１列または１行に整列されている、請求項９に記載の半導体装置。

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