DE102015017394B3

DE102015017394B3 - Kalibrierungstechniken für SAR-ADCs mit Reservoirkondensatoren auf-dem-Chip

Info

Publication number: DE102015017394B3
Application number: DE102015017394.4A
Authority: DE
Inventors: Mark D. Maddox; Michael Coln; Gary R. Carreau; Baozhen Chen
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2014-12-17
Filing date: 2015-12-08
Publication date: 2022-05-19
Anticipated expiration: 2035-12-09
Also published as: DE102015121385A1; DE102015121472A1; US10205462B2; DE102015121385B4; US10637495B2; US20160182078A1; DE102015121472B4; US20190123760A1

Abstract

Verfahren zum Messen von Bit-Wertigkeitsfehlern eines Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC), wobei der SAR-ADC Entscheiden-und-Einstellen-Schalten verwendet und Reservoirkondensatoren auf dem Chip aufweist, die in individuellen Bit-Entscheidungen verwendet werden, wobei das Verfahren Folgendes umfasst:Messen eines ersten Bit-Wertigkeitsfehlers, der einem ersten Bit-Kondensator und einem ersten Reservoirkondensator auf dem Chip der ersten Schaltungsanordnung zum Erzeugen eines ersten Bit des SAR-ADC zugeordnet ist, umfassend Abtasten einer ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung; undMessen eines zweiten Bit-Wertigkeitsfehlers, der zweiten Bit-Kondensatoren und einem zweiten Reservoirkondensator auf dem Chip der zweiten Schaltungsanordnung, die zum Erzeugen eines zweiten Bit des SAR-ADC verwendet wird, zugeordnet ist, umfassend Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung;wobei der zweite Bit-Wertigkeitsfehler von dem ersten Bit-Wertigkeitsfehlerunabhängig gemacht wird durch Einfügen des ersten Reservoirkondensators und des zweiten Reservoirkondensators in gleicher Weise wie während einer normalen Umsetzungsfolge während des Messens des ersten Bitgewichtsfehlers und durch Auswählen der ersten vorbestimmten Eingabe, die den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das erste Bit, entspricht; und Auswählen der zweiten vorbestimmten Ausgabe, die den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das zweite Bit, entspricht.

Description

TECHNISCHES GEBIET DER OFFENBARUNG
Die vorliegende Erfindung bezieht sich auf das Gebiet integrierter Schaltungen, insbesondere auf eine neue Schaltungskonstruktion für Analog/Digital-Umsetzer für Register mit schrittweiser Näherung (SAR-ADCs). Insbesondere weist jeder Bit-Kondensator oder jedes Paar von Bit-Kondensatoren (falls differentiell) des SAR-ADC, der/das einer Bit-Prüfung oder Bit-Wertigkeit entspricht, einen entsprechenden dedizierten Referenzkondensator auf.
HINTERGRUND
In vielen Elektronikanwendungen wird ein analoges Eingangssignal in ein digitales Ausgangssignal umgesetzt (z. B. zur weiteren digitalen Signalverarbeitung). Beispielweise ist in Präzisionsmesssystemen Elektronik mit einem oder mehreren Sensoren bereitgestellt, um Messungen vorzunehmen, und diese Sensoren können ein analoges Signal erzeugen. Das analoge Signal würde dann für einen Analog/Digital-Umsetzer (ADC) als Eingabe bereitgestellt, um ein digitales Ausgangssignal zur weiteren Verarbeitung zu erzeugen. In einem weiteren Beispiel erzeugt eine Antenne ein analoges Signal basierend auf den elektromagnetischen Wellen, die Informationen/Signale in der Luft übertragen. Das analoge Signal, das durch die Antenne erzeugt wird, wird dann als Eingabe für einen ADC bereitgestellt, um ein digitales Ausgangssignal zur weiteren Verarbeitung zu erzeugen. ADCs sind an vielen Orten zu finden, wie z. B. in Breitbandkommunikationssystemen, Audiosystemen, Empfängersystemen usw. ADCs können analoge elektrische Signale, die ein Phänomen der realen Welt repräsentieren, z. B. Licht, Ton, Temperatur oder Druck, für Datenverarbeitungszwecke übersetzen. Konstruieren eines ADC ist eine nicht triviale Aufgabe, weil jede Anwendung unterschiedliche Bedürfnisse für Betriebsverhalten, Leistung, Kosten und Größe aufweisen kann. ADCs werden in einem weiten Bereich von Anwendungen verwendet, der Kommunikation, Energie, Gesundheitswesen, Messtechnik, Motor- und Leistungssteuerung, Industrieautomatisierung und Luftfahrt/Verteidigung enthält. Da die Anwendungen, die ADCs benötigen, zunehmen, nimmt auch die Notwendigkeit für genaue und zuverlässige Umsetzungsleistung zu.
Allgemein ausgedrückt sind ADCs elektronische Vorrichtungen, die eine kontinuierliche physikalische Größe, die durch ein analoges Signal übertragen wird, in eine digitale Zahl umsetzen, die die Amplitude der Größe repräsentiert (oder in ein digitales Signal, das diese digitale Zahl überträgt). Ein ADC ist typischerweise aus vielen Vorrichtungen zusammengesetzt, die eine integrierte Schaltung oder einen Chip aufbauen. Ein ADC kann durch eine oder mehrere der folgenden Anwendungsanforderungen definiert sein: seine Bandbreite (der Bereich von Frequenzen analoger Signale, die er korrekt in ein digitales Signal umsetzen kann), seine Auflösung (die Anzahl diskreter Stufen, in die das maximale analoge Signals unterteilt werden kann und in dem digitalen Signal repräsentiert werden kann), seine Linearität (z. B. wie gut die Ausgangsdaten zu dem Eingangssignal proportional sind) und sein Signal-Rausch-Verhältnis (wie genau der ADC ein Signal relativ zu dem Rauschen, das der ADC einführt, messen kann). Analog/Digital-Umsetzer (ADCs) weisen viele unterschiedliche Konstruktionen auf, die basierend auf den Anwendungsanforderungen gewählt werden können.
US 2012 / 0 274 488 A1 betrifft einen Ladungsumverteilungs-DAC mit zwei Sätzen von Kondensatoren, der einen DAC-Ausgang liefert, indem er Ladungen zwischen einer Vielzahl von Kondensatorpaaren aufteilt, anstatt die Kondensatoren mit herkömmlichen externen Referenzspannungen zu laden. Der Ladungsumverteilungs-DAC kann mehrere Paare von ersten und zweiten Kondensatoren, die jeweils eine erste und eine zweite Seite haben, sowie eine Gruppe von ersten Schaltern und eine Gruppe von zweiten Schaltern umfassen. Jeder erste oder zweite Schalter steuert in Abhängigkeit von einem DAC-Eingangswort selektiv die Verbindung der ersten Seite eines jeweiligen ersten oder zweiten Kondensators mit einer von zwei Ausgangssignalleitungen. Der Ladungsumverteilungs-DAC kann ferner eine Gruppe von Überbrückungsschaltern umfassen, die jeweils zwischen zweiten Seiten von gepaarten ersten und zweiten Kondensatoren angeschlossen sind.
EP 0 360 919 A1 betrifft ein Verfahren zur Bestimmung und Verarbeitung von Korrekturwerten für selbstkalibrierende A/D-und D/A-Wandler und ein Rechenwerk zur Durchführung des Verfahrens. Für einen selbstkalibrieren A/D- und D/A-Wandler wird ein Verfahren zur Bestimmung und Verarbeitung von Korrekturwerten (KWi) in der Kalibrier- bzw. Wandlungsphase vorgeschlagen, dass mithilfe eines Rechenwerks (RW) durchgeführt wird und jeweils für beide Phasen die unmittelbare Verarbeitung der Korrekturwerte (KWi) erlaubt. In der Kalibrierungsphase werden, beginnend mit dem höchstwertigen Netzwerkelement (CN), für jedes gewichtete Netzwerkelement (Ci) des Wandlernetzwerks durch Vergleich mit der Summe aller niedriger gewichteten Netzwerkelemente mithilfe des Kalibrier- und Korrekturnetzwerkes (KCN) Fehlerterme (EN) gemessen, mithilfe eines Rechenwerks (RW) mit Summenregister (RS) für jedes gewichtete Netzwerkelement (Ci) des Wandlernetzwerks ein Korrekturwert (KWi) als die Hälfte der Differenz aus dem zugeordneten Fehlerterm (ei) und der Summe aller Korrekturwerte (KWj, j=i+I, ..., N) für die Höhe gewichteten Netzwerkelemente berechnet, und jeder berechnete Korrekturwert (KWi) in einem Speicher gespeichert. In der Wandlungsphase werden, beginnend mit dem höchstwertigen Netzwerkelement (CN) bei Setzen eines gewichteten Netzwerkelements (Ci) der zugehörige Korrekturwert (KWi) aus dem Speicher ausgespeichert, zum Inhalt des Summenregisters (RS) addiert und am Kalibrier- und Korrekturnetzwerk (KCN) ausgegeben, und abhängig von einer Komparatorentscheidung wird der Korrekturwert (KWi) zum Inhalt des Summenregisters (RS) addiert oder verworfen.
ÜBERSICHT
Ein Analog/Digital-Umsetzer für Register mit schrittweiser Näherung (SAR-ADC) enthält typischerweise eine Schaltungsanordnung zum Implementieren von Bit-Prüfungen, die eine analoge Eingabe Bit für Bit in eine digitale Ausgabe umsetzt. Die Schaltungsanordnung für Bit-Prüfungen ist üblicherweise gewertet (z. B. binär gewertet), und diese Bit-Wertigkeiten sind nicht immer ideal. Kalibrierungsalgorithmen können nicht ideale Bit-Wertigkeiten kalibrieren oder korrigieren und ziehen es üblicherweise vor, dass diese Bit-Wertigkeiten signalunabhängig sind, so dass die Bit-Wertigkeiten einfach gemessen und kalibriert/korrigiert werden können.
Üblicherweise misst der SAR-ADC eine Eingabe gegen eine Referenz während jeder Bit-Prüfung, die in der Form einer Referenzladung, die von der Referenz gezogen wird, verwirklicht werden kann. Für einen SAR-ADC, der eine Reihe von Bit-Prüfungen oder Entscheidungen ausführt, kann die Referenzladung während jeder Bit-Entscheidung von der Referenz gezogen werden, häufig mit einer speziellen Rate des ADC. Um schnellere Raten von ADCs zu ermöglichen, wird die Ladung üblicherweise durch Hinzufügen eines externen Kondensators mit niederohmigem effizientem Reihenverlustwiderstand (niederohmigem ESR-Kondensator) zwischen der Referenz und dem ADC bereitgestellt. Der niederohmige ESR-Kondensator wirkt als ein externes Ladungs-„Reservoir“, das die momentanen Anforderungen des ADC unterstützen kann. Die Referenz dient dann der Funktion zum Aufladen dieses externen Reservoirkondensators. Die Ladung, die während Bit-Entscheidungen verwenden wird, ist typischerweise von dem externen Reservoirkondensator für den ADC über Bonddrähte bereitgestellt, die die Geschwindigkeit jeder Bit-Entscheidung und somit die Gesamtgeschwindigkeit der SAR-ADC behindern können.
Hier offenbarte Ausführungsformen beziehen sich auf eine eindeutige Schaltungskonstruktion eines SAR-ADC, wobei jeder Bit-Kondensator oder jedes Paar von Bit-Kondensatoren (in einer differentiellen Konstruktion), der/die einer speziellen Bit-Prüfung oder einer speziellen Bit-Wertigkeit entspricht, einen entsprechenden dedizierten Referenzkondensator auf dem Chip aufweist. Die Geschwindigkeit des resultierenden ADC ist schnell aufgrund des Referenzkondensators auf dem Chip (der schnelle Referenzausschwingzeiten bietet), während Fehler, die nicht idealen Bit-Wertigkeiten des SAR-ADC zugeordnet sind, signalunabhängig sind (einfach gemessen und korrigiert/kalibriert werden können). Die vorliegende Offenbarung beschreibt solche wichtigen Unterschiede von anderen Implementierungen und entsprechende technische Effekte genau.
Neben der Schaltungsarchitektur beschreibt die vorliegende Offenbarung außerdem ein Kalibrierungsschema zum Kalibrieren eines solchen SAR-ADC. Wenn Reservoirkondensatoren auf dem Chip für individuelle Bit-Entscheidungen verschoben werden, weist ein Analog/Digital-Umsetzer für Register mit schrittweiser Näherung (SAR-ADC) eine zusätzliche Fehlerquelle auf, die die Leistungsfähigkeit des SAR-ADC signifikant beeinträchtigen kann. Kalibrierungstechniken können angewandt werden, um solche Fehler in einem SAR-ADC unter Verwendung von Entscheiden-und-Einstellen-Schalten zu messen und zu korrigieren. Insbesondere kann eine Kalibrierungstechnik die effektive Bit-Wertigkeit jedes geprüften Bit zeigen unter Verwendung von mehreren speziellen Eingangsspannungen und Speichern eines Kalibrierungsworts für jedes geprüfte Bit, um den Fehler zu korrigieren. Eine solche Kalibrierungstechnik kann die Notwendigkeit verringern, ein Kalibrierungswort für jedes mögliche Ausgangswort zu speichern, um die zusätzliche Fehlerquelle zu korrigieren. Darüber hinaus kann eine weitere Kalibrierungstechnik die effektive Bit-Wertigkeit jedes geprüften Bit zeigen, ohne dass mehrere spezielle Eingangsspannungen erzeugt werden müssen.
Figurenliste
Um ein vollständigeres Verständnis der vorliegenden Offenbarung und ihrer Merkmale und Vorteile zu ermöglichen, wird auf die folgende Beschreibung zusammen mit den begleitenden Figuren Bezug genommen, wobei gleiche Bezugszeichen gleiche Teile repräsentieren und in denen:

1 eine Systemarchitektur für einen SAR-ADC gemäß einigen Ausführungsformen der Offenbarung ist;
2A-B Schaltverhalten für einen SAR-ADC, der einen externen Reservoirkondensator außerhalb des Chips aufweist, darstellen;
3A-3B Schaltverhalten für einen SAR-ADC, der Reservoirkondensatoren auf dem Chip aufweist, gemäß einigen Ausführungsformen der Offenbarung darstellen;
4A ein Ablaufdiagramm zeigt, das eine herkömmliche Schaltprozedur zum Gebrauch in einem SAR-ADC darstellt,
4B ein Ablaufdiagramm zeigt, das eine beispielhafte „Entscheiden-und-Einstellen“-Schaltprozedur zum Gebrauch in einem SAR-ADC gemäß einigen Ausführungsformen der Offenbarung darstellt;
5 eine Graphik einer nicht abgeschnittenen integralen Nichtlinearität für einen SAR-ADC zeigt, der Reservoirkondensatoren auf dem Chip aufweist, der Entscheiden-und-Einstellen-Schalten verwendet, gemäß einigen Ausführungsformen der Offenbarung;
6 ein vereinfachtes Systemdiagramm eines SAR-ADC, der Reservoirkondensatoren auf dem Chip aufweist, gemäß einigen Ausführungsformen der Offenbarung zeigt;
7 eine Schaltungsanordnung zum Erzeugen eines Bit des SAR-ADC gemäß einigen Ausführungsformen der Offenbarung zeigt;
8 ein Ablaufdiagramm zeigt, das ein Verfahren zum Messen von Bit-Wertigkeitsfehlern eines SAR-ADC gemäß einigen Ausführungsformen der Offenbarung darstellt;
9 ein Ablaufdiagramm zeigt, das ein genaues Verfahren zum Messen von Bit-Wertigkeitsfehlern eines SAR-ADC gemäß einigen Ausführungsformen der Offenbarung darstellt;
10-23 eine Reihe von Schaltschritten zum Messen von Bit-Wertigkeitsfehlern eines Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC) gemäß einigen Ausführungsformen der Offenbarung darstellen;
24 ein Ablaufdiagramm zeigt, das ein weiteres genaues Verfahren zum Messen von Bit-Wertigkeitsfehlern eines SAR-ADC gemäß einigen Ausführungsformen der Offenbarung darstellt;
25-30 eine Reihe von Schaltschritten zum Messen von Bit-Wertigkeitsfehlern eines Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC) gemäß einigen Ausführungsformen der Offenbarung darstellen;
31 ein Blockdiagramm eines für Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC) gemäß einigen Ausführungsformen der Offenbarung zeigt;
32 einen Schaltplan eines SAR-ADC zeigt, der die Schaltungskonstruktion für eine kapazitive DAC-Einheit mit dedizierten Referenz-Kondensatoren für jedes Paar von Bit-Kondensatoren gemäß einigen Ausführungsformen der Offenbarung darstellt;
33 den Zustand der Schaltung der kapazitiven DAC-Einheit während MSB-Prüfung gemäß einigen Ausführungsformen der Offenbarung zeigt;
34 den Zustand der Schaltung der kapazitiven DAC-Einheit während MSB-1-Prüfung gemäß einigen Ausführungsformen der Offenbarung zeigt;
35-36 die Zustände der Schaltung der kapazitiven DAC-Einheit während der Abtastphase bzw. der Umsetzungsphase für Bit-15-Prüfung gemäß einigen Ausführungsformen der Offenbarung zeigen.

BESCHREIBUNG VON BEISPIELAUSFÜHRUNGSFORMEN DER OFFENBARUNG
Verstehen von SAR-ADCs
Analog/Digital-Umsetzer (ADCs) können in vielen unterschiedlichen Konstruktionen vorkommen. Eine Konstruktion ist der Analog/Digital-Umsetzer für Register mit schrittweiser Näherung (SAR-ADC). Ein SAR-ADC (oder manchmal einfach als „SAR“ bezeichnet) neigt dazu, hohe Auflösung bereitzustellen (z. B. eine hohe Anzahl von Bits zu erzeugen), während er eine vernünftige Geschwindigkeit aufweist. Aus diesem Grund werden SAR-ADCs in vielen Anwendungen verwendet.
Grundsätzlich implementiert der SAR-ADC einen Ladungsausgleichsprozess. Der SAR-ADC misst die Eingabe durch Erfassen einer Ladung (repräsentativ für die Eingangsspannung) auf eine Gruppe von Bit-Kondensatoren (oder kurz „Bit-Caps“). Der SAR-ADC implementiert dann einen Algorithmus, um die Ladung unter Verwendung bekannter Elemente, die jeweilige Bit-Prüfwertigkeiten aufweisen (d. h. bekannte Ladungselemente), Bit für Bit auszulöschen, um die digitale Ausgabe, die für die analoge Eingabe repräsentativ ist, herzuleiten. Die Bit-Prüfwertigkeiten werden typischerweise durch Ziehen einer Referenzladung aus einer Referenz erzeugt.
Aus dem Muster von Bit-Prüfwertigkeiten, das angewandt wurde, ist es möglich zu schließen, was die ursprüngliche analoge Eingabe oder Ladung war, z. B. die Summe der Prüfwertigkeiten kann die ursprüngliche Ladung repräsentieren. SAR-ADCs implementieren üblicherweise einen binären Suchalgorithmus zum Schlussfolgern der ursprünglichen Ladung, die für die abgetastete Eingabe repräsentativ ist. Auf einer Schaltungsebene weist ein SAR-ADC ein Array aus Bit-Kondensatoren auf (z. B. ein binär gewertetes Array), das Ladung, die für die analoge Eingabe repräsentativ ist, auf herkömmliche Weise erfasst (oder die analoge Eingabe abtastet). Der SAR-ADC enthält außerdem einen Komparator, der restliche Differenz zwischen einem geschätzten Wert, der durch einen kapazitiven DAC erzeugt wird, und dem anfangs erfassten Wert bestimmen kann. Schließlich können mehrere Schalter Ladung manipulieren und Ladung zwischen unterschiedlichen Kondensatoren reihum schalten. Einige digitale Engine (oder digitale Logik oder SAR-Logik oder SAR-Steuerlogik) kann den binären Suchalgorithmus durch Steuern der Schalter gemäß der Ausgabe des Komparators an dem Ende jeder Bit-Prüfung implementieren.
1 ist eine Systemarchitektur für einen SAR-ADC gemäß einigen Ausführungsformen der Offenbarung. Wie gezeigt enthält das funktionale N-Bit-SAR-ADC-Blockdiagramm einen Abtast-und-Halte-Abschnitt 102, einen N-Bit-Digital/Analog-Umsetzer-Abschnitt (N-Bit-DAC-Abschnitt) 104, einen Komparatorabschnitt 108 und einen SAR-Steuerlogikabschnitt 106. Der Abtast-und-Halte-Abschnitt 102 tastet die Eingabe VIN ab, und die Ausgabe des Abtast-und-Halte-Abschnitts 102 wird mit der Ausgabe des N-Bit-DAC-Abschnitts 104 verglichen. Basierend auf der Ausgabe des Komparators („der Komparatorentscheidung“) aktualisiert der SAR-Steuerlogikabschnitt 106 den DAC-Code, der zu dem N-Bit-DAC-Abschnitt 104 zurückgeführt wird. Die Ausgabe des N-Bit-DAC-Abschnitts 104 schwingt vollständig aus, bevor der Komparator seine nächste Entscheidung treffen kann. Effektiv wird eine zeitdiskrete negative Rückführungsschleife gebildet, die erzwingt, dass die Ausgabe des N-Bit-DAC-Abschnitts 104 gleich der abgetasteten Eingabe V_IN ist. An einer hohen Ebene werden N Bit-Entscheidungen für einen N-Bit-SAR-ADC ausgeführt, um N Bits zu erzeugen, und jede Entscheidung ist idealerweise genau bis zur vollen Auflösung des Umsetzers. Die inhärente sequentielle Natur des SAR-ADC-Algorithmus macht es schwierig, extrem schnelle Umsetzung bereitzustellen, während hohe Genauigkeit bereitgestellt ist, weil die Gesamtgeschwindigkeit der Umsetzung durch die Geschwindigkeit jeder Bit-Prüfung kritisch begrenzt ist.
Ein möglicher Weg, die Geschwindigkeit jeder Bit-Entscheidung zu erhöhen, ist durch Reduzieren der Ausschwingzeit jeder Bit-Entscheidung, so dass der gesamte Umsetzungsprozess alle Bit-Entscheidungen schneller ausführen kann. In einigen Konstruktionen ist die Referenzspannung VREF des N-Bit-DAC 104 außerhalb des Chips bereitgestellt (extern zu der integrierten Schaltungsbaugruppe, die die SAR-ADC-Funktionen bereitstellt). 2A-B stellen Schaltverhalten für einen SAR-ADC, der einen externen Reservoirkondensator außerhalb des Chips aufweist, dar. Wenn ein Kondensator in dem N-Bit-DAC 104 auf die Referenzspannung geschaltet wird (in diesem Beispiel als +V_R und -V_R dargestellt), um einen Entscheidungsschwellenwert zu erzeugen (durch die Entscheidungsphase von 2B dargestellt), wird Ladung aus der Referenz außerhalb des Chips (z. B. einem Reservoirkondensator außerhalb des Chips) über einen Bonddraht, der die Induktivität L_WIRE aufweist, gezogen, wie in der Figur zu sehen ist. Die Ladungsübertragung durch die Drahtinduktivität kann Nachschwingen erzeugen, die die kleinste Zeitspanne beeinträchtigen kann, die notwendig ist, um das Ausschwingen der Ausgabe des N-Bit-DAC 104 zu garantieren.
Um das vorstehend genannte Problem zu verringern, kann die Referenz außerhalb des Chips effektiv auf den Chip verlagert werden zur internen Ladungsverteilung. Innerhalb des Kontexts dieser Offenbarung bedeutet „auf dem Chip“, dass eine Vorrichtung auf demselben Halbleitersubstrat wie der SAR-ADC bereitgestellt ist. 3A-3B stellen Schaltverhalten für einen SAR-ADC, der Reservoirkondensatoren auf dem Chip aufweist, gemäß einigen Ausführungsformen der Offenbarung dar.
Ein Reservoirkondensator auf dem Chip ist für jedes Bit des SAR-ADC auf eine Weise bereitgestellt, wie sie durch die in den Figuren gezeigte Schaltung dargestellt ist. Die Figuren zeigen, dass für jedes Bit des SAR-ADC (d. h. Bit-Kondensator oder Paar von Bit-Kondensatoren für differentielle Schaltungsimplementierung) ein Reservoirkondensator auf dem Chip C_RES bereitgestellt sein kann, um die gesamte Ladung zu erfassen, die für eine vollständige Umsetzung verwendet werden soll, bevor die Umsetzung beginnt. Es ist eine differentielle Implementierung gezeigt, wobei während der Abtastphase (durch 3A dargestellt) die Kondensatoren C_P und C_m mit der Referenzspannung verbunden sind, während ein relativ großer Reservoirkondensator auf dem Chip C_RES differentiell auf die Referenzen durch Reihenreferenzschalter geladen wird. Obwohl Laden der Kondensatoren durch Drahtinduktivität auftritt und Nachschwingen erwartet wird, ist die Abtastphase ausreichend lang genug, um nicht wesentlich durch das Nachschwingen behindert zu werden. Während der Entscheidungsphase (durch 3B dargestellt), werden die Reihenreferenzschalter geöffnet und trennen so den DAC von der Referenz außerhalb des Chips. Die DAC-Kondensatoren C_P und C_m sind über Kreuz mit entgegengesetzten Polaritäten von CRES verbunden, was die Referenzladung an den DAC-Ausgang liefert. Da die Referenzladung direkt aus dem Reservoirkondensator auf dem Chip CRES gezogen wird, und nicht aus einer Referenz außerhalb des Chips, ist der Ladungsneuverteilungspfad jetzt auf dem Chip, und Nachschwingen (falls überhaupt) ist wesentlich eingeschränkt. Durch das Vorhandensein von Reservoirkondensatoren auf dem Chip wird die Ausschwingzeit verbessert. Beispielhafte SAR-ADCs, die einen Reservoirkondensator auf dem Chip oder Reservoirkondensatoren auf dem Chip aufweisen, sind in US-Patent 8,390,502 (Erfinder: Ronald Kapusta) beschrieben, das hiermit durch Bezugnahme vollständig mit aufgenommen ist.
SAR-ADC mit dedizierten Referenzkondensatoren für jeden Bit-Kondensator mit signalunabhängigen Bit-Wertigkeiten
Referenzausschwingen war einer der Schlüssel-Geschwindigkeitsengpässe für Analog/Digital-Umsetzer (ADCs) für Register mit schrittweiser Näherung (SAR). Reservoirkondensatoren auf dem Chip ermöglichen, dass die Referenzspannung während der Abtast- oder Erfassungsphase des ADC abgetastet wird, anstatt während der viel kürzeren Bit-Prüfzeit in der Umsetzungsphase. Während die Geschwindigkeit verbessert wird, sollte die Konstruktion eines SAR-ADC auch berücksichtigen, wie einfach es ist, den SAR-ADC zu kalibrieren, um ihn so genau wie möglich zu machen. Ein wichtiger Faktor, wie einfach es ist, den SAR-ADC zu kalibrieren, ist dabei, ob Bit-Wertigkeiten für die Schaltungsanordnung signalunabhängig sind. Signalunabhängigkeit ist besonders vorteilhaft, weil jedes Messungs-, Kalibrierungs- und/oder Korrekturschema stark vereinfacht werden kann, wenn Bit-Wertigkeiten signalunabhängig sind. Messungsschemas müssen nicht mehr in dem SAR-ADC über einen weiten Bereich von Eingangssignalen laufen, um die Bit-Wertigkeiten zu messen. Kalibrierungs- und/oder Korrekturschemas können Koeffizienten verwenden, die nicht von dem Eingangssignal (oder dem Ausgangscode) abhängig sind. Die Anzahl von Koeffizienten kann in hohem Maße reduziert werden.
In einigen Fällen enthalten SAR-ADCs einen dedizierten Abtast-und-Halte-Abschnitt (z. B. den Abtast-und-Halte-Abschnitt 102 von 1) oder einen zusätzlichen großen Eingangskondensator zusätzlich zu Bit-Kondensatoren in dem N-Bit-DAC-Abschnitt 104, um das Eingangssignal abzutasten. Diese zusätzliche Schaltungsanordnung ist in dem SAR-ADC bereitgestellt, so dass der Reservoirkondensator-Ladungsverlust oder Referenzspannungsfehler aufgrund der gemeinsamen Verwendung von Ladung signalunabhängig ist, d. h. um Bit-Wertigkeit-Signalunabhängigkeit zu erreichen. Das geht auf Kosten von Einbußen bezüglich Rauschen, Fläche und Leistung. In einigen Fällen können SAR-ADCs das Bit-Wertigkeit-Signalabhängigkeitsproblem dadurch nicht adressieren, dass sie getrennte Reservoirkondensatoren und einen konzentrierten Abtastkondensator an jeder Eingangsseite aufweisen. Solche SAR-ADCs würden einen signalabhängigen Bit-Wertigkeitsfehler aufweisen, was ihre Anwendung auf SAR-ADCs mit niedriger bis mittlerer Auflösung beschränkt.
Um einige dieser Probleme zu adressieren, eliminiert eine eindeutige SAR-ADC-Schaltungskonstruktion die Notwendigkeit für zusätzliche Schaltungsanordnung, während sie immer noch Bit-Wertigkeit-Signalunabhängigkeit erreicht. Anstatt einen N-Bit-DAC-Abschnitt aufzuweisen, der das Eingangssignal nicht abtastet, kann die eindeutige SAR-ADC-Schaltungskonstruktion ermöglichen, dass die Bit-Kondensatoren der kapazitiven DAC-Einheiten die Eingangssignale abtasten und immer noch Bit-Wertigkeit-Signalunabhängigkeit erreichen. Darüber hinaus können, anstatt relativ große Reservoirkondensatoren für jede Bit-Kondensator (oder Paare von Bit-Kondensatoren für ein differentielle Konstruktion) bereitzustellen, kleinere „Referenz“-Kondensatoren als Reservoirkondensatoren verwendet werden. Als ein Ergebnis kann die Fläche wesentlich reduziert werden. Darüber hinaus können irgendwelche Fehler, die durch diese kleineren „Referenz“-Kondensatoren eingeführt werden, einfach kalibriert werden. Zur Vereinfachung wird „Reservoirkondensator auf dem Chip“ verwendet, um sowohl die kleineren „Referenzkondensatoren auf dem Chip“ als auch die größeren „Reservoirkondensatoren auf dem Chip“ zu bezeichnen. Die vorliegende Offenbarung beschreibt diese eindeutige SAR-ADC-Schaltungskonstruktion genauer.
31 zeigt ein Blockdiagramm eines für Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC) gemäß einigen Ausführungsformen der Offenbarung. Diese Figur unterscheidet sich von 1 darin, dass das System keinen Abtast-und-Halte-Abschnitt 102 mehr aufweist. Der SAR-ADC enthält mehrere kapazitive DAC-Einheiten (gemeinsam als DAC 3102 gezeigt), einen Komparator 3104 und SAR-Logik 3106. DAC 3102 empfängt eine (differentielle) analoge Eingabe, gezeigt als Vinp und Vinm, und empfängt außerdem eine Referenzspannung, gezeigt als Vref. Vor allem tastet wenigstens eine der kapazitiven DAC-Einheiten in dem DAC 3102 die analoge Eingabe Vinp und Vinm ab (zusätzlich zum Erzeugen der Ausgaben für die Bit-Prüfungen). DAC 3102 erzeugt zwei Ausgaben topp und topn, die als Eingaben für den Komparator 3104 bereitgestellt werden. Die SAR-Logik 3106 erzeugt Ausgaben, die sowohl Schalter in DAC 3102 steuern als auch die endgültige digitale Ausgabe Dout bestimmen. Die eindeutige SAR-ADC-Konstruktion kann ein „Entscheiden-und-Einstellen“-Schaltschema (anstelle des herkömmlichen SAR-Algorithmus) verwenden, was nachstehend behandelt ist.
In einigen Ausführungsformen umfasst der Analog/Digital-Umsetzer für Register mit schrittweiser Näherung (SAR-ADC) zum Umsetzen einer analogen Eingabe in eine digitale Ausgabe mit signalunabhängigen Bit-Wertigkeiten mehrere kapazitive Digital/Analog-Umsetzer-Einheiten (DAC-Einheiten), die mehreren Bit-Prüfungen entsprechen (jede kapazitive DAC-Einheit entspricht einer speziellen Bit-Prüfung oder speziellen Bit-Wertigkeit), einen Komparator, der mit den Ausgängen der kapazitiven DAC-Einheiten gekoppelt ist, zum Erzeugen einer Entscheidungsausgabe für jede Bit-Prüfung, und eine Logikeinheit des Registers für schrittweise Näherung (SAR), die mit dem Ausgang des Komparators gekoppelt ist, zum Steuern von Schaltern in den kapazitiven DAC-Einheiten basierend auf der Entscheidungsausgabe und Erzeugen der digitalen Ausgabe, die für die analoge Eingabe repräsentativ ist. Bezug nehmend zurück auf 31 sind die mehreren kapazitiven DAC-Einheiten als DAC 3102 gezeigt. Der Komparator ist als Komparator 3104 gezeigt. Die SAR-Logikeinheit ist als SAR-Logik 3106 gezeigt. Obwohl der DAC 3102 (d. h. die mehreren kapazitiven DAC-Einheiten) die analoge Eingabe direkt abtasten, kann gezeigt werden, dass der SAR-ADC signalunabhängige Bit-Wertigkeiten aufweist. Das gilt selbst dann, wenn die Referenzkondensatoren auf dem Chip signalabhängige Ladungsverluste während einer Umsetzungsphase aufweisen, solange ein dedizierter Referenzkondensator für jeden Bit-Kondensator einer kapazitiven DAC-Einheit oder ein Paar von Bit-Kondensatoren einer differentiellen kapazitiven DAC-Einheit bereitgestellt ist.
SAR-ADC, der herkömmliches Schalten verwendet, versus Entscheiden-und-Einstellen-Schalten
In einem herkömmlichen SAR-Algorithmus können die folgenden anschaulichen Schritte unternommen werden, wie mit Bezug auf einen differentiellen ADC, der zwei Kondensator-DACs (DACP und DACN) aufweist, beschrieben ist. 4A zeigt ein Ablaufdiagramm, das eine solche herkömmliche Umschaltprozedur zum Gebrauch in einem SAR-ADC darstellt. In ihrer einfachsten Form weisen die Kondensator-DACs ein Array aus Bit-Caps auf. Die Schritte für die Bit-Prüfungen werden befolgt, beginnend mit dem höchstwertigen Bit (MSB) und bis hinunter zu dem niedrigstwertigen Bit (LSB).

1) ABTASTPHASE (Block 402): Der SAR-ADC verfolgt das analoge Eingangssignal durch Verbinden der unteren Platten einer Anzahl von Bit-Caps mit diesem Eingang, während die obere Platte derselben Bit-Caps an eine Gleichspannungsquelle (DC-Spannungsquelle) mit niedriger Impedanz gebunden sind. Das DC-Signal, das durch die DC-Spannungsquelle mit niedriger Impedanz bereitgestellt ist, ist typischerweise die Hälfte der Referenzspannung (V_REF), die durch den ADC verwendet wird. Diese DC-Spannung wird manchmal als V_CM (Gleichtaktspannung) bezeichnet, und V_CM wird mit der oberen Platte dieser Bit-Caps durch den Abtastschalter verbunden. Der analoge Eingang ist mit den unteren Platten durch die Eingangsschalter verbunden.
2) HALTEPHASE (Block 404): Wenn sie zum Ausführen einer Analog/DigitalUmsetzung bereit sind, werden die Abtastschalter geöffnet, um Ladung, die für die analoge Eingabe zu diesem Zeitpunkt repräsentativ ist, auf den Bit-Caps zu fangen.
3) PHASE OFFENER EINGANGSSCHALTER (Block 406): Die Eingangsschalter werden dann geöffnet, um die unteren Platten der Bit-Caps von dem Eingang zu trennen.
4) PHASE DER VERBINDUNG MIT VREF (Block 408): Die untere Platte des MSB-Bit-Cap in DACP ist mit VREF verbunden, und die untere Platte des MSB-Cap in DACN ist mit Erde verbunden. Zur gleichen Zeit sind die unteren Platten der Bit-Caps in DACP der niederwertigen Bits mit Erde verbunden, und die unteren Platten der Bit-Caps in DACN der niederwertigen Bits sind mit VREF verbunden.
5) ENTSCHEIDUNGSPHASE (Raute 410): VERBINDEN MIT VREF UND ERDE-PHASE erzwingt, dass die Knoten der oberen Platten (die die Eingänge zu einem Computer sind) eine andere Spannung (zwischen sich) aufweisen, die proportional der analogen Eingabe ist. Der Komparator kann dann bestimmen, ob das MSB „behalten“ (untere Platte an VREF gebunden) oder „weggeworfen“ (untere Platte zu Erde geschaltet) werden soll, gezeigt als Block 414 bzw. 412.
6) Sobald die untere Platte des MSB an die geeignete Spannung gebunden wird, kann die untere Platte des nächsten Bit (MSB-1) an VREF gebunden werden. Die Knoten der oberen Platte bewegen sich wieder, und der Komparator entscheidet dann, was mit der unteren Platte dieses Bit zu tun ist (d. h. es so zu lassen, wie es zur Zeit gebunden ist, oder es zu der anderen Spannung zu schalten), gezeigt als Zurückkehren zu Block 408. Dieser Prozess zum Prüfen eines Bits (Block 408 und 410) und sein Behalten (Block 414) oder Wegwerfen (412) fährt fort, bis der Algorithmus zu dem LSB kommt (durch die Raute 416 und den Block 418 dargestellt).

Wie vorstehend beschrieben können die Abtast- und Entscheidungsphasen für alle Bit-Entscheidungen eine Menge Schalten des Arrays aus Kondensatoren beinhalten. Schalten des Arrays aus Kondensatoren kann eine Menge Energie verbrauchen, insbesondere wenn der vorstehende SAR-Algorithmus verwendet wird. Um die Energiemenge, die für die Umsetzung benötigt wird, zu reduzieren, kann eine andere Schalttechnik verwendet werden.
4B zeigt ein Ablaufdiagramm, das eine beispielhafte „Entscheiden-und-Einstellen“-Schaltprozedur zum Gebrauch in einem SAR-ADC gemäß einigen Ausführungsformen der Offenbarung darstellt. Im Vergleich mit dem herkömmlichen SAR-Algorithmus reduziert „Entscheiden-und-Einstellen“ die Schaltmenge und verringert somit effektiv die verbrauchte Energie. Die Entscheiden-und-Einstellen-Schaltprozedur bestimmt das Vorzeichen der differentiellen Eingabe (MSB) durch Verbinden der differentiellen Arrays mit V_CM (Block 422). In dem Moment, wenn die hinteren Platten von zwei Kondensatoren miteinander verbunden sind, „ändert sich“ die Eingabe in den Komparator, und der Komparator kann entscheiden, wie die untere Platte des MSB zu konfigurieren ist (d. h. entweder auf REFP oder REFN). Sobald die untere Platte des MSB verbunden worden ist, wird dieses wieder die Komparator-Eingabe ändern und Informationen bereitstellen, wie die untere Platte von MSB-1 zu konfigurieren ist. Effektiv wird die Entscheidung durchgeführt (Block 422), und das nächste Bit wird eingestellt (Block 424), deshalb „Entscheiden-und-Einstellen“-Schalten. Der Leistungsverlust wird daraus hergeleitet, was gerade benötigt ist, um die untere Platte parasitär aus den kapazitiven Arrays anzusteuern. Die Prozedur fährt fort, bis der Algorithmus zu dem LSB kommt (dargestellt durch Raute 426 und Block 428). Die wichtigen Merkmale von Entscheiden-und-Einstellen-Schalten sind, dass die Prozedur die „oben“- und „unten“-Übergänge vorhersieht (z. B. Behalten oder Wegwerfen), nachdem der Komparator das Bit bestimmt, und nicht vorher. Aus diesem Grund erfordert die Prozedur kein Vorab-Laden der Kondensatoren und, möglicherweise, Entladen nach der Bit-Entscheidung. Deshalb ist die ausgeführte Ladungsverteilung genau das, was erforderlich ist, ohne Energie zu verschwenden. Der zusätzliche Aufwand der Prozedur kann zusätzliche Schalter enthalten, die zum Zurücksetzen der Kondensatoren auf eine Gleichtaktspannung verwendbar sind.
Kombinieren der Verwendung von Reservoirkondensatoren auf dem Chip ohne Entscheiden-und-Einstellen-Schalten
Ein SAR-ADC, der Reservoirkondensatoren auf dem Chip aufweist, kann unterschiedliche SAR-Algorithmen nutzen, abhängig von der Anwendung. Zum Beispiel kann ein SAR-ADC, der Reservoirkondensatoren auf dem Chip aufweist, Entscheiden-und-Einstellen-Schalten verwenden, um den Energieverbrauch zu reduzieren. Das Folgende beschreibt einige anschauliche Schritte, die während des Umsetzungsprozesses ausgeführt werden.
Die Eingabe V_in (differentiell V_in+ und V_in-, manchmal als IN+ und IN--Anschlüsse bezeichnet) wird typischerweise gegen eine Gleichtaktspannung CompCM für den Komparator auf die unteren Platten der Bit-Caps in DACP abgetastet. Anders ausgedrückt wird ein Wert von V_REF-V_in auf die unteren Platten von Bit-Caps von DACN in einer differentiellen Konfiguration abgetastet. Während der Zeit, in der die Eingabe abgetastet wird, wird eine Gruppe von Reservoirkondensatoren auf dem Chip auf die externe Referenzspannung VREF geladen. Diese Reservoirkondensatoren, einer pro Bit, dienen dazu, durch DACP und DACN während des SAR-Prozess als die erforderliche Referenz REF+ und REF- verwendet zu werden. Die Reservoir-Caps können während des SAR-Prozesses zwischen den zwei DACs differentiell platziert sein und deshalb durch die zwei DACs gemeinsam verwendet werden. Die Anordnung der unteren Platte für einen DAC unter Verwendung von Entscheiden-und-Einstellen-Schalten unterscheidet sich von einem herkömmlichen SAR-Algorithmus darin, dass vier Schalter für die unteren Platte vorhanden sind (d. h. Schalter, die mit der unteren Platte direkt verbunden sind), im Gegensatz zu drei Schaltern. Die vier Schalter verbinden die unteren Platten entweder mit Vin, REF+, REF- oder sie schließen die untere Platte der Bit-Caps zwischen DACP und DACN kurz.
Nachdem die Signalerfassungsphase durch Zusicherung eines ‚Umsetzungsstart‘-Signals veranlasst wird, sich zu beenden, kann sich der Knoten der oberen Platte beider DACs von der Gleichtaktspannung CompCM trennen, die Schalter der unteren Platten können konfiguriert sein, sich von dem Eingangssignal zu trennen und über die zwei DACs kurzschließen.
Die Reservoirkondensatoren trennen ihre oberen und unteren Platten von der externen Referenz und sind potentialfrei.
Wenn die unteren Platten über DACP und DACN kurzgeschlossen werden, resultiert eine Verschiebung der Knoten der oberen Platte von CompCM um einen Betrag und in eine Richtung relativ zu Vin+ und Vin-. Der Komparator kann dann basierend auf seinen zwei Eingaben eine Entscheidung treffen, wie der MSB-Reservoirkondensator zwischen die untere MSB-Platte von DACP und DACN platziert oder eingeschoben werden soll. Die Kurzschlussschalter für die MSBs können entfernt werden, und der Reservoirkondensator kann entweder richtig herum oder umgekehrt platziert werden, basierend auf der Komparatorentscheidung, und der SAR wird sein MSB dementsprechend aktualisieren.
Die Aktion zum Platzieren des MSB-Reservoirkondensators in den DAC kann die Spannungsdifferenz zwischen den Knoten der oberen Platte (topp und topn) beeinflussen, und dieser neue Wert für diese Differenz kann jetzt durch den Komparator verwendet werden, um zu entscheiden, wie der MSB-1-Reservoirkondensator in das Array eingestellt werden sollte, daher der Begriff „Entscheiden-und-Einstellen“ zum Beschreiben dieses Schaltalgorithmus.
Mit diesen Informationen kann die SAR-Engine den Kurzschlussschalter zwischen den unteren Platten der zwei MSB-1-Kondensatoren entfernen und jetzt den Reservoirkondensator in der korrekten Orientierung (richtig herum oder umgekehrt) einfügen. Dieser Prozess zum Bestimmen, wie die Reservoirkondensatoren sequentiell zu verbinden sind, fährt fort, bis alle Bits (die Reservoir-Caps aufweisen) bestimmt sind.
Kompromiss für das Aufweisen von Reservoirkondensatoren auf dem Chip
Reservoirkondensatoren auf dem Chip wirken als Energie- oder Ladungsquellen auf dem Chip, die während der individuellen Bit-Entscheidungen, die während der Analog/Digital-Umsetzung auftreten, verwendet werden. Das Verwenden von Reservoirkondensatoren auf dem Chip erfordert nicht mehr, dass die Ladung aus einer Referenz außerhalb des Chips durch Bonddrähte kommt, die dazu neigen, die Übertragung dieser Ladung zu behindern oder zu verlangsamen. Die Verwendung von Reservoirkondensatoren macht einen Kompromiss darin, dass Reservoirkondensatoren eine zusätzliche Fehlerquelle für den ADC aufgrund ihrer begrenzten Ladungsspeicherungskapazität sind. Weil die unterschiedlichen Reservoirkondensator-Bits von dem MSB abwärts angewandt werden, ändert der Umsetzungsprozess die Topologie inkrementell während des Umsetzungsprozesses, und die Ladung, die aus den Reservoirkondensatoren gezogen wird, ist nicht mehr so gut gesteuert. Neben Herstellungstoleranzen sind systematische und signifikante Störungen in den effektiven Wertigkeiten der Bits vorhanden, die berücksichtigt werden müssen. Die Reservoirkondensatoren sind typischerweise binär gewertet und größer hergestellt als die Bit-Kondensatoren, denen sie zugeordnet sind. Das wird zu einem binär gewerteten Array von Reservoirkondensatoren führen. Es ist nicht trivial, die Größe des Fehlers zu messen, der jedem Bit zugeordnet ist, das durch ein Kalibrierungswort korrigiert werden soll. Es wird hier gezeigt, dass die Reservoirkondensatoren auf dem Chip durch kleinere „Referenz“-Kondensatoren implementiert werden können.
Die Linearität eines ADC wird typischerweise durch Vergleichen des erhaltenen ADC-Codes mit dem gewünschten ADC-Code über die gesamte Übertragungsfunktion des ADC bestimmt. Einer der Faktoren, die eine Differenz zwischen dem erhaltenen Code und dem tatsächlichen Code produzieren können, ist eine Nichtübereinstimmung zwischen den binären Quotienten der Bit-Caps, die dem Bestimmen des erhaltenen Codes zugeordnet sind (d. h. Bit-Wertigkeitsfehler). In einem System, das Reservoirkondensatoren als die Referenzen für den ADC verwendet, ist eine zusätzliche Fehlerquelle aufgrund ihrer endlichen Menge von Ladungsspeicher produziert, was die Linearität auf dieselbe Weise wie ein Bit-Wertigkeitsfehler beeinflussen kann, jedoch potentiell in einem viel größeren Ausmaß. Das Verwenden von Reservoirkondensatoren in einem SAR-ADC kann in einigen Fällen den erforderlichen Kalibrierungsprozess verkomplizieren. Wenn für jedes Bit ein Reservoirkondensator verwendet wird, würde die Ausgabe davon abhängen, welche Ladung für die vorhergehende Bit-Prüfung entnommen wurde. Kalibrierung durch einen Code könnte resultieren, d. h. jedes Muster des Bit-Prüfungsergebnisses würde jeweils seinen eigenen eindeutigen Kalibrierungskoeffizienten aufweisen. Falls sie nicht effizient durchgeführt wird, könnte ein Kalibrierungswort pro ADC erforderlich sei, was zu einer ungeheuer großen Anzahl von Kalibrierungsworten und deshalb einer großen Speichermenge, um diese Kalibrierungsworte zu speichern, führen würde. Beispielsweise falls 7 Bits eines 16-Bit-ADC Reservoirkondensatoren verwenden und kalibriert werden sollen, kann gezeigt werden, dass möglicherweise 127 Kalibrierungsworte benötigt werden.
Kalibrierung des SAR-ADC mit Reservoirkondensatoren auf dem Chip und Verwenden von Entscheiden-und-Einstellen-Schalten
Vielleicht nicht so offensichtlich ist, dass Verwenden von Entscheiden-und-Einstellen-Schalten das Kalibrierungsverfahren dadurch vereinfachen kann, dass es nur ein Kalibrierungswort pro Bit erfordert, wenn eine Kalibrierungstechnik konstruiert werden kann, um den Fehler, der während der Umsetzung vorhanden sein könnte, zu zeigen. Falls derselbe SAR-ADC das Entscheiden-und-Einstellen-Verfahren verwendet, würde er nur 7 Kalibrierungsworte erfordern. Vorbestimmen der erforderlichen Kalibrierungskoeffizienten kann einfach die Messung des Fehlerterms, der jedem Reservoirkondensator und Bit-Kondensatorpaar zugeordnet ist, einbeziehen.
5 zeigt eine Graphik einer integralen Nichtlinearität für einen SAR-ADC, der Reservoirkondensatoren auf dem Chip aufweist, unter Verwendung von Entscheiden-und-Einstellen-Schalten gemäß einigen Ausführungsformen der Offenbarung. Die Graphik des Linearitätsfehlers eines ADC, die eine Diskontinuität oder eine Stufe in der Graphik an dem Code, wo der Fehler eingeführt ist, zeigt. Eine genaue Analyse dieser Stufen offenbart, dass in einem System, das Reservoirkondensatoren von endlicher Größe verwendet, mehr als eines der Bits des ADC zu der Größe und Richtung dieser Stufe beitragen könnte. Diese Stufen können an Eingangsspannungen, die ganzzahlige Bruchteile von VREF sind, auftreten, wie z. B. V_REF/2, V_REF/4, V_REF/8, V_REF/16, 3V_REF/4, 5V_REF/8 usw. Die größte Stufe in einer Architektur von diesem Typ kann in der Mitte der Übertragungsfunktion auftreten, wenn die zwei Eingaben bei V_REF/2 sind, und es kann gezeigt werden, dass alle Bits, die Reservoirkondensatoren verwenden, zu der Größe dieser Stufe beitragen. Die Stufen bei V_REF/4 und bei 3V_REF/4 sind bedingt durch MSB-1 und alle Bits unterhalb davon, die Reservoir-Caps verwenden. Die Stufen bei V_REF/8 und bei 5V_REF/8 sind bedingt durch MSB-2 und alle Bits unterhalb davon, usw. Wenn der Fehler bei Stufe V_REF/4 entfernt wird, kann der Fehler bei 3V_REF/4 idealerweise ebenfalls entfernt werden. Das kann automatisch auftreten, falls die Größe der zwei Fehler gleich ist, weil alle beitragenden Fehlerquellen an den zwei Punkten dieselben wären. Effektiv wird die Symmetrie der Stufen auf beiden Seiten des MSB-Fehlers bei V_REF/2 den Aufwand minimieren, der erforderlich ist, um alle Fehler heraus zu kalibrieren.
Überblick über zwei Techniken zum Kalibrieren des Fehlers
Um diese Bit-Wertigkeitsfehler zu kalibrieren beschreibt die vorliegende Offenbarung Techniken zum Messen von Bit-Wertigkeitsfehlern des SAR-ADC, der Entscheiden-und-Einstellen-Schalten verwendet und Reservoirkondensatoren auf dem Chip aufweist, die in individuellen Bit-Entscheidungen verwendet werden. Insbesondere sind Techniken konstruiert, um für SAR-ADCs eindeutig zu sein, die Entscheiden-und-Einstellen-Schalten verwenden, weil die Prozedur konstruiert ist, um dem Entscheiden-und-Einstellen-Schalten-Umsetzungsprozess zu folgen, um die effektive Wertigkeit der Bits des SAR-ADC zu zeigen. Die Technik zwingt im Allgemeinen den SAR-ADC, eine Reihe von Bit-Prüfungen auszuführen, einige digitale Nachverarbeitung in den Ergebnissen der Bit-Prüfungen auszuführen und aus den Ergebnissen der Bit-Prüfungen zu folgern, was der Fehlerterm gewesen sein muss. Die Entscheiden-und-Einstellen-Schalttechnik kann sich in einigen Fällen sich besser zur Kalibrierung dieser Bit-Wertigkeitsfehler eignen, als der herkömmliche SAR-Algorithmus, kann jedoch einige Schwierigkeiten hervorbringen dafür, wie leicht die Fehler zu messen sind, die heraus kalibriert werden müssen. Die gemessenen Fehler können ermöglichen, dass Fehlerkoeffizienten bestimmt werden. Die Fehlerkoeffizienten können z. B. in digitaler Nachverarbeitung, um die Fehler zu korrigieren, oder in analoger Verarbeitung, um die Fehler zu kompensieren, verwendet werden.
Die vorliegende Offenbarung beschreibt zwei Techniken zum Messen dieser Bit-Wertigkeitsfehler in einem SAR-ADC, der Reservoirkondensatoren und Entscheiden-und-Einstellen-Schalten verwendet. Die erste Technik eignet sich dafür, was als eine Werks- und/oder Vordergrundkalibrierung bezeichnet wird, wo die Anwendung von extern angelegten Eingaben leicht ermöglicht werden kann. Die erste Technik kann in einer Umgebung erreicht werden, wo extern angelegte Gleichspannungen bereitgestellt werden können, so dass jedes Bit, das kalibriert werden soll, unter optimalen Bedingungen zum Messen der Bit-Wertigkeitsfehler platziert werden kann. Die zweite Technik eignet sich auch für ein Vordergrundkalibrierungsverfahren, eignet sich jedoch auch dafür, was als ein Selbstkalibrierungsverfahren bezeichnet wird, das das Anlegen von spezifischen extern angelegten Spannungen nicht erfordert, um die Kalibrierung zu unterstützen, und vollständig „auf dem Chip“ implementiert sein kann.
Beide Techniken beinhalten Steuern von Schaltern in einem SAR-ADC und Aufzeichnen der Bit-Prüfungsergebnisse, um den Fehler jedes Bit zu messen. Vor der Aufteilungen in Techniken beschreiben die folgenden Passagen sowohl die SAR-ADC-Architektur als auch die Schalter, die in einer SAR-ADC der hier offenbarten Ausführungsformen bereitgestellt sein können.
SAR-ADC-Schaltungskonstruktion: eine Übersicht
6 zeigt ein vereinfachtes Systemdiagramm eines SAR-ADC, der Reservoirkondensatoren auf dem Chip aufweist, gemäß einigen Ausführungsformen der Offenbarung. In dieser groben Übersicht weist ein beispielhafter SAR-ADC (einen) Komparator 602 auf, der den Ausgang cmp zum Erzeugen einer Entscheidungsausgabe aufweist, und Schaltungsanordnungen zum Erzeugen einer Anzahl von Bits in dem Kondensator-DAC. Es ist zu sehen, dass jedes Bit ab dem MSB bis zu LSB entsprechende Bit-Caps, die Bit-Capps 604 und Bit-Capns 606 als Teil der Schaltungsanordnung zum Erzeugen eines Bits aufweist. In diesem Beispiel sind die Bit-Caps binär gewertet, weisen z. B. die Kapazität C/2, C/4, ... C/(2ⁿ) auf. Jede Schaltungsanordnung zum Erzeugen eines Bit enthält ferner ihren eigenen Reservoirkondensator auf dem Chip (oder dedizierte Referenzkondensatoren auf dem Chip) und eine Gruppe von Schaltern (als Reservoirkondensator plus Schalter 608a-c gezeigt). Jede Schaltungsanordnung zum Erzeugen eines Bit kann mit mehreren Eingängen verbunden sein, z. B. V_in-Spannungseingang, der abgetastet wird, bereitgestellt auf den Anschlüssen IN+ und IN-, und V_REF-Referenzspannung, gezeigt als Anschlüsse REF+ und REF- (z. B. eine Referenzspannung und eine komplementäre Referenzspannung). Die gesamte Schaltungsanordnung zum Erzeugen eines Bit (z. B. die Bit-Caps) kann mit einer vorbestimmten Spannung 6 (z. B. einer Gleichtaktspannung, Komparator-Gleichtaktspannung, einer Spannung, die durch den Komparator 602 an seinen Eingängen bevorzugt wird, wie z. B. V_REF/2) über Abtastschalter 610a-b verbunden sein. Vor der Umsetzung sind die Knoten der oberen Platte der Bit-Caps mit CompCM verbunden. Bevor die Umsetzung startet, würden sich die Abtastschalter 610a-b öffnen, um „einen Abtastpunkt aufzunehmen“, und Ladung wird an den oberen Platten der Bit-Caps gefangen und kann nicht abfließen (da die Ladung nicht durch offene Abtastschalter 610a-b oder den Eingang mit hoher Impedanz des Komparators 602 fließen kann). Sobald die Ladung gefangen ist, können die gezeigten Schaltungsanordnungen mit der Umsetzung fortfahren. Wie hier verwendet ist ein Bit-Kondensator oder ein „Bit-Cap“ ein Kondensator oder eine aggregierte Gruppe kleinerer parallelgeschalteter Kondensatoren, die für ein Bit gewertet werden können.
Der SAR-ADC kann einen Kalibrierungssequenzer 612 und einen Umsetzungssequenzer 614 enthalten (in einigen Fällen kombiniert in einem Modul). Ein Speicherelement 616 kann bereitgestellt sein, um eines oder mehrere aus dem Folgenden zu speichern: Ergebnisse von Bit-Prüfungen während Kalibrierung, gemessener Fehler, Kalibrierungsworte, Fehlerkoeffizienten, die aus dem gemessenen Fehler und/oder Kalibrierungsworten hergeleitet sind, Ergebnisse von Bit-Prüfungen während der Umsetzung, Ausgabeworte, die durch die Umsetzung erzeugt werden, usw. Ein Korrekturmodul 618 kann enthalten sein, um digitale Nachverarbeitung auszuführen, um den gemessenen Fehler zu korrigieren und/oder zur Kompensation für den gemessenen Fehler in der analogen Domäne. Allgemein ausgedrückt sind alle aus der SAR-Schaltungsanordnung (in der Figur gezeigt), dem Kalibrierungssequenzer 612, dem Umsetzungssequenzer 614, Speicherelement 616 und Korrekturmodul 618 auf demselben Halbleitersubstrat oder auf demselben Chip bereitgestellt. Der Kalibrierungssequenzer 612 und der Umsetzungssequenzer 614 können die Ausgabe cmp des Komparators 602 als Eingabe verwenden und mehrere Ausgangssignale zum Steuern von Schaltern des SAR-ADC erzeugen.
Der Kalibrierungssequenzer 612 kann digitale Logik oder Schaltungsanordnung zum Steuern der Schalter in dem SAR-ADC, um die Kalibrierungstechniken zu implementieren, zum Speichern von Ergebnissen von Bit-Prüfungen und zum Ausführen digitaler Nachverarbeitung der Ergebnisse aus den Bit-Prüfungen der Kalibrierungstechnik, um den Fehler für jedes Bit zu bestimmen, enthalten. Um die Schalter zu steuern, kann der Kalibrierungssequenzer 612 Steuersignale mit geeigneter Zeitplanung, um bestimmte Schalter in dem SAR-ADC zu öffnen und zu schließen, erzeugen. In einigen Ausführungsformen kann der Kalibrierungssequenzer 612 konfigurierbar sein, um unterschiedliche Techniken zur Kalibrierung auszuführen und/oder mit dem Korrekturmodul 618 zusammenzuwirken, um Techniken zur Kalibrierung des SAR-ADC auszuführen.
Der Umsetzungssequenzer 614 kann digitale Logik oder Schaltungsanordnung zum Steuern der Schalter in dem SAR-ADC, um einen normalen Umsetzungsprozess zu implementieren, und zum Ausführen jeder digitalen Nachverarbeitung zum Produzieren eines Umsetzungsergebnisses aus den Bit-Prüfungen des Umsetzungsprozesses enthalten. Beispielsweise kann der Umsetzungssequenzer die Ausgabe des Komparators cmp als Eingabe verwenden, um die richtigen Steuersignale zu erzeugen, um die richtigen Schalter zu öffnen oder zu schließen, um den Umsetzungsprozess zu implementieren. Um die Schalter zu steuern, kann der Umsetzungssequenzer 614 Steuersignale mit geeigneter Zeitplanung, um spezielle Schalter in dem SAR-ADC zu öffnen und zu schließen, erzeugen.
Eines oder mehrere aus dem Kalibrierungssequenzer 612, dem Umsetzungssequenzer 614, dem Speicher 616 und der Korrektur 618 kann als Teil der SAR-Steuerlogik oder SAR-Logik betrachtet werden (die der SAR-Steuerlogik 106 von 1 und SAR-Logik 3106 von 31 entspricht).
7 zeigt eine Schaltungsanordnung zum Erzeugen eines Bit des SAR-ADC gemäß einigen Ausführungsformen der Offenbarung. Die Schaltungsanordnung enthält Bit-Caps für das Bit, Bit-Capp 702 und 704 und einen Reservoirkondensator 701. Die gezeigte Schaltungsanordnung ist eine differentielle Konstruktion, und somit werden zwei Bit-Kondensatoren verwendet. Ihre oberen und unteren Platten sind durch die Buchstaben „T“ bzw. „B“ markiert. BitCapp 702 und 704 weisen jeweils einen Knoten der oberen Platte auf, als topp bzw. topn gezeigt. Abtastschalter 610a-b können die oberen Platten mit CompCM verbinden, falls die Abtastschalter 610a-b geschlossen sind. In dem Abschnitt Reservoirkondensator plus Schalter sind zwei Vorladeschalter 712a und 712b und eine Gruppe von Schaltern für die untere Platte für den BitCapp 702 und 704 vorhanden. Die Vorladeschalter 712a-b können die obere und untere Platte des Reservoir-Cap 701 mit REF+ bzw. REF- verbinden. Es sind vier Schalter für die untere Platte für jede der unteren Platten von BitCapp 702 und 704 vorhanden. Die Schalter für die untere Platte enthalten Eingabeschalter 714a-b, die verwendet werden können, um (jeweils) IN+ und IN- mit den unteren Platten von BitCapp (jeweils) 702 und 704 zu verbinden. Die Schalter für die untere Platte enthalten ferner einen Kurzschlussschalter 715, der verwendet werden kann, um die unteren Platten von BitCapp 702 und 704 kurzzuschließen. Die Schalter für die untere Platte weisen ferner Bit-Schalter auf, die den Reservoirkondensator 701 „richtig herum“ oder „umgekehrt“ mit den unteren Platten von BitCapp 702 und 704 verbinden können. Die Bit-Schalter enthalten Richtig-herum-Schalter 716a-b zum Verbinden der oberen Platte des Reservoir-Cap 701 mit der unteren Platte von BitCapp 702 und der unteren Platte von Reservoir-Cap 701 mit der unteren Platte von BitCapn 704, und Umgekehrt-Schalter 718a-b zum Verbinden der oberen Platte von Reservoir-Cap 710 mit der unteren Platte von BitCapn 704 und der unteren platte von Reservoir-Cap 701 mit der oberen Platte von BitCapp 702. Abhängig davon, ob die Richtig-herum-Schalter 716a-b oder die Umgekehrt-Schalter 718a-b verwendet werden, ändert sich die Polarität des Reservoir-Cap 710 und somit effektiv REF+ und REF-. Falls der Kurzschlussschalter 715 und entweder die Richtig-herum-Schalter 716ab und/oder die Umgekehrt-Schalter 718a-b geschlossen sind, kann der Reservoirkondensator 701 entladen werden.
32 zeigt ein Schaltdiagramm eines SAR-ADC, das die Schaltkonstruktion für eine kapazitive DAC-Einheit mit dedizierten Referenz-Kondensatoren für jedes Paar von Bit-Kondensatoren gemäß einigen Ausführungsformen der Offenbarung darstellt. 32 zeigt den DAC 3102 und Komparator 3104 von 31 mit mehr Einzelheiten. Darüber hinaus bildet 32 den SAR-ADC, der durch 6 und 7 dargestellt ist, in einer leicht unterschiedlichen Weise ab. Vor allem sind in 31 N kapazitive DAC-Einheiten zum Implementieren von N Bit-Prüfungen zu sehen. Jede kapazitive DAC-Einheit entspricht einer speziellen Bit-Wertigkeit oder einer speziellen Bit-Prüfung. Insbesondere sind die N kapazitiven DAC-Einheiten in einem SAR-ADC verwendbar, und die Bit-Wertigkeiten der N kapazitiven DAC-Einheiten sind signalunabhängig. Die Schaltung der N-ten kapazitiven DAC-Einheit (die unter mehreren kapazitiven DAC-Einheiten in dem SAR-ADC ist) ist genau gezeigt, und die anderen kapazitiven DAC-Einheiten können auf ähnliche Weise implementiert sein (obwohl sie anders gewertet würden). Die gezeigte Schaltung ist von einer differentiellen Konstruktion. Es ist durch Fachleute zu verstehen, dass eine unsymmetrische Konstruktion durch diese Offenbarung ebenfalls vorstellbar ist. Die folgenden Passagen beschreiben die Schaltung und ein schnelles Verfahren zum Umsetzen einer analogen Eingabe in eine digitale Ausgabe unter Verwendung eines flächeneffizienten Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC) mit signalunabhängigen Bit-Wertigkeiten.
Eine kapazitive DAC-Einheit (wie z. B. die N-te kapazitive DAC-Einheit) kann einen oder mehrere Bit-Kondensatoren (gezeigt als C_{p_bit_n} und C_{m_bit_n}) zum direkten Abtasten des analogen Eingangs (gezeigt als V_inp und V_inm) und Erzeugen von Ausgaben der kapazitiven DAC-Einheit (gezeigt als Knoten topp und topn) enthalten. Der eine oder die mehreren Bit-Kondensatoren innerhalb einer kapazitiven DAC-Einheit entsprechen einer speziellen Bit-Wertigkeit oder einer speziellen Bit-Prüfung. Die beispielhafte kapazitive DAC-Einheit wie gezeigt ist in einer differentiellen Weise implementiert, somit weist die kapazitive DAC-Einheit ein Paar von Bit-Kondensatoren auf (gezeigt als C_{p_bit_n} und C_{m_bit_n}), wobei das Paar von Bit-Kondensatoren zu verbinden ist, um ein analoges Eingangssignal in den SAR-ADC (gezeigt als V_inp und V_inm) während einer Abtastphase zu verfolgen, und das Paar von Bit-Kondensatoren (gezeigt als C_{p_bit_n} und C_{m_bit_n}) Eingaben für einen Komparator (gezeigt als +- und --Anschlüsse) während der Umsetzungsphase erzeugt. Das Paar von Bit-Kondensatoren (gezeigt als C_{p_bit_n} und C_{m_bit_n}) verfolgt die analoge Eingabe (gezeigt als V_inp und V_inm) direkt und tastet sie direkt ab.
Hier bezieht sich die Abtastphase auf eine Zeitspanne, wenn ein oder mehrere Bit-Kondensatoren die Eingabe abtasten (was z. B. das Verfolgen der Eingabe und Abtasten der Eingabe enthält). Darüber hinaus bezieht sich die Umsetzungsphase auf eine nachfolgende Zeitspanne, wenn eine oder mehrere Bit-Prüfungen ausgeführt werden, um einen digitalen Ausgabecode zu bestimmen, der den Wert der analogen Eingabe repräsentiert.
Die kapazitive DAC-Einheit enthält ferner einen Referenzkondensator auf dem Chip (gezeigt als C_{ref_bit_n}), der für den einen oder die mehreren Bit-Kondensatoren (gezeigt als C_{p_bit_n} und C_{m_bit_n}) dediziert ist, um Ladung aus einer Referenzspannung (gezeigt als V_refp und V_refm) zu ziehen und die Ladung mit dem wenigstens einen Bit-Kondensator (gezeigt als C_{p_bit_n} und C_{m_bit_n}) gemeinsam zu verwenden. Dementsprechend kann ein dedizierter Referenzkondensator auf dem Chip für eine oder mehrere kapazitive DAC-Einheiten bereitgestellt sein. Vorzugsweise ist ein dedizierter Referenzkondensator auf dem Chip (gezeigt als C_{ref_bit_n}) für jede kapazitive DAC-Einheit bereitgestellt, und somit ist der Referenzkondensator (gezeigt als C_{ref_bit_n}) unter mehreren Referenzkondensatoren auf dem Chip, von denen jeder für (ein Paar von) Bit-Kondensatoren einer entsprechenden kapazitiven DAC-Einheit dediziert ist. Da jede kapazitive DAC-Einheit einer speziellen Bit-Wertigkeit und einer speziellen Bit-Prüfung entspricht, ist der Referenzkondensator auf dem Chip für einen oder mehrere Bit-Kondensatoren dediziert, die einer speziellen Bit-Wertigkeit und einer speziellen Bit-Prüfung entsprechen. Der dedizierte Referenzkondensator auf dem Chip (gezeigt als C_{ref_bit_n}) kann mit einer Referenzspannung (gezeigt als V_refp und V_refm) während der Abtastphase verbunden werden, und der dedizierte Referenzkondensator (gezeigt als C_{ref_bit_n}) kann mit dem Paar von Bit-Kondensatoren (gezeigt als C_{p_bit_n} und C_{m_bit_n}) zum gemeinsamen Verwenden der Ladung mit dem Paar von Bit-Kondensatoren während der Umsetzungsphase verbunden werden. Während der Abtastphase wird der Referenzkondensator (gezeigt als C_{ref_bit_n}) auf die Referenzspannung (gezeigt als V_refp und V_refm) geladen. Während der Umsetzungsphase einer Bit-Prüfung verwendet der Referenzkondensator auf dem Chip (gezeigt als C_{ref_bit_n}) die Ladung gemeinsam mit den Bit-Kondensatoren (gezeigt als C_{p_bit_n} und C_{m_bit_n}), für die der Referenzkondensator (gezeigt als C_{ref_bit_n}) dediziert ist.
Bezug nehmend auf sowohl 7 und 32:

• REF+ und REF- von 7 entsprechen der Referenzspannung V_refp bzw. V_refm von 32;
• IN+ und IN- von 7 entsprechen der analogen Eingabe V_inp bzw. V_inm von 32;
• Reservoir-Cap 701 von 7 entspricht dem Referenzkondensator auf dem Chip Cref_bit_n von 32;
• BitCapp 702 und BitCapn 704 von 7 entsprechen den Bit-Kondensatoren C_{p_bit_n} bzw. C_{m_bit_n} von 32;
• CompCM von 7 entspricht V_cm von 32;
• Vorladeschalter 712a und 712b von 7 entsprechen den Schaltern 3202a bzw. 3202b von 32;
• Abtastschalter 610a und 610b von 7 entsprechen den Schaltern 3206a bzw. 3206b von 32;
• Kurzschlussschalter 715 von 7 entspricht dem Schalter 3208 von 32;
• Richtig-herum-Schalter 716a und 716b entsprechen den Schaltern, die jeweils mit SW_{p_bit_n} gekennzeichnet sind, von 32; und
• Umgekehrt-Schalter 718a und 718b entsprechen den Schaltern, die jeweils mit SW_{m_bit_n} gekennzeichnet sind, von 32.

Während der ADC-Abtastphase verfolgen die Bit-Kondensatoren C_{p_bit_n} und C_{m_bit_n} die Eingangsspannung V_inp und V_inm und tasten sie ab. Verfolgen und Abtasten der analogen Eingabe umfasst Schließen der Schalter 3204a und 3202b, um die analogen Eingaben V_inp und V_inm mit ersten Platten der Bit-Kondensatoren zu verbinden (d. h. den unteren Platten, die mit „B“ gekennzeichnet sind, der Bit-Kondensatoren C_{p_bit_n} und C_{m_bit_n}), um die analogen Eingaben V_inp und V_inm direkt zu verfolgen. Dann werden die Schalter 3204a und 3202b geöffnet, um die analoge Eingabe auf die Bit-Kondensatoren C_{p_bit_n} und C_{m_bit_n} abzutasten. Vor allem tasten die Bit-Kondensatoren die analoge Eingabe V_inp und V_inm während der Abtastphase direkt ab.
Während der Abtastphase wird der dedizierte Referenzkondensator auf dem Chip C_{ref_bit_n} während der Abtastphase zurück auf die ADC-Referenzspannung V_refp und V_refm geladen. Laden des Referenzkondensators auf dem Chip C_{ref_bit_n} enthält Schließen der Schalter 3202a und 3202b, um eine erste Platte des Referenzkondensators auf dem Chip mit einer Referenzspannung zu verbinden (z. B. die obere Platte von C_{ref_bit_n}, gekennzeichnet als „T“, mit V_refp) und eine zweite Platte des Referenzkondensators auf dem Chip mit einer komplementären Referenzspannung zu verbinden (untere Platte, gekennzeichnet als „B“, mit Vref). Dann werden die Schalter 3202a und 3202b geöffnet, um den Referenzkondensator auf dem Chip von der Referenzspannung und der komplementären Referenzspannung (V_refp und V_refm) zu trennen.
Am Anfang der oder vor der Umsetzungsphase sind die unteren Platten (linke Seite, gekennzeichnet als „B“) der Bit-Kondensatoren differentiell kurzgeschlossen, um an der eingegebenen Gleichtaktspannung auszuschwingen und für die erste SAR-Komparatorentscheidung bereit zu sein. Die eingegebene Gleichtaktspannung ist (V_inp+V_inm)/2. Der Schalter 3208 ist geschlossen, um die abgetastete analoge Eingabe zu zweiten Platten der Bit-Kondensatoren zu übertragen (d. h. obere Platten, gekennzeichnet mit „T“, der Bit-Kondensatoren C_{p_bit_n} und C_{m_bit_n}). Als ein Ergebnis sind die ersten Platten der Bit-Kondensatoren (d. h. die unteren Platten, gekennzeichnet mit „B“, der Bit-Kondensatoren C_{p_bit_n} und C_{m_bit_n}) differentiell kurzgeschlossen, um auf eine Gleichtaktspannung (des abgetasteten Eingangssignals in den Bit-Kondensatoren) auszuschwingen vor dem gemeinsamen Verwenden von Ladung durch den Referenzkondensator auf dem Chip C_{ref_bit_n} mit den Bit-Kondensatoren. Anders ausgedrückt ist das Paar von Bit-Kondensatoren C_{p_bit_n} und C_{m_bit_n} differentiell auf eine Gleichtaktspannung des analogen Eingangssignals, das auf die Bit-Kondensatoren abgetastet wird, kurzgeschlossen, bevor der Referenzkondensator Ladung mit dem Paar von Bit-Kondensatoren gemeinsam verwendet. In einigen Ausführungsformen weist jeder aus dem einen oder den mehreren Bit-Kondensatoren eine erste Platte und eine zweite Platte auf (z. B. eine untere Platte und eine obere Platte, gekennzeichnet als „B“ bzw. „T“). Die ersten Platten des einen oder der mehreren Bit-Kondensatoren (untere Platten) sind differentiell kurzgeschlossen, um an der Gleichtaktspannung auszuschwingen, um das abgetastete Eingangssignal in dem einen oder den mehreren Bit-Kondensatoren auf die zweiten Platten des einen oder der mehreren Bit-Kondensatoren (obere Platten) zu übertragen, nach einer Abtastphase der oder vor einer Umsetzungsphase der speziellen Bit-Prüfung.
Während der ADC-Umsetzungsphase von den MSB- bis hin zu den LSB-Prüfungen würde der entsprechende Referenzkondensator C_{ref_bit_n} entweder direkt (SW_{p_bit_n} EIN) oder über Kreuz (SW_{m_bit_n} EIN) mit seinem Bit-Kondensator in der DAC-Einheit verbunden sein, abhängig von der Komparatorentscheidung in der SAR-Rückführungsschleife. In einigen Ausführungsformen umfassen der eine oder die mehreren Bit-Kondensatoren einen ersten Bit-Kondensator und einen zweiten Bit-Kondensator (C_{p_bit_n} und C_{m_bit_n}). Jeder Bit-Kondensator weist eine erste Platte und eine zweite Platte auf (z. B. untere Platte und obere Platte, gekennzeichnet als „B“ bzw. „T“). Unter Verwendung der Schalter SW_{p_bit_n} und SW_{m_bit_n} werden Platten des dedizierten Referenzkondensators (z. B. die obere Platte und die untere Platte, gekennzeichnet als „T“ bzw. „B“) entweder direkt oder über Kreuz mit einer ersten Platte des ersten Bit-Kondensators (untere Platte von C_{p_bit_n}) und einer ersten Platte des zweiten Bit-Kondensators (untere Platte von C_{m_bit_n}) verbunden, um Ladung zu dem einen oder den mehreren Bit-Kondensatoren während einer Umsetzungsphase zu verteilen. Eine zweite Platte des ersten Bit-Kondensators (obere Platte von C_{p_bit_n}) und eine zweite Platte des zweiten Bit-Kondensators (obere Platte von C_{m_bit_n}), als Knoten top und topn, sind mit den Eingängen des Komparators (positive und negative Anschlüsse) zum Auslösen der Entscheidungsausgabe cmp während der Umsetzungsphase verbunden. Um Ladung mit den Bit-Kondensatoren C_{p_bit_n} und C_{m_bit_n} gemeinsam zu verwenden, werden der dedizierte Referenzkondensator auf dem Chip C_{ref_bit_n}, die Schalter SW_{p_bit_n} und SW_{m_bit_n} selektiv geschlossen, um Platten des Referenzkondensators C_{ref_bit_n} mit den ersten Platten des Bit-Kondensators (untere Platten von C_{p_bit_n} und C_{m_bit_n}) zu verbinden, um den Referenzkondensator C_{ref_bit_n} in einer Orientierung basierend auf einem Rückführungssignal des SAR-ADC einzufügen.
Verstehen der Bit-Wertigkeitssignalunabhängigkeit der SAR-ADC-Schaltungskonstruktion
Wenn die Bit-Wertigkeiten signalunabhängig sind, kann der SAR-ADC einfacher Bit-Wertigkeitsfehler messen und die Bit-Wertigkeitsfehler kompensieren. Ein Vorteil ist die Reduktion der Anzahl von Fehlerkoeffizienten, die zur Kalibirierung des SAR-ADC benötigt werden. Beispielsweise kann der SAR-ADC ein Speicherelement zum Speichern von Fehlerkoeffizienten zum Kalibrieren von Bit-Wertigkeiten der mehreren kapazitiven DAC-Einheiten enthalten, wobei die Fehlerkoeffizienten von der analogen Eingabe und/oder digitalen Ausgabe unabhängig sind. Ohne Signalunabhängigkeit werden unterschiedliche Fehlerkoeffizienten bestimmt und für unterschiedliche analoge Eingaben und/oder digitale Ausgaben gespeichert. Allgemein ausgedrückt ändern sich, wenn Signalunabhängigkeit vorhanden ist, diese Fehlerkoeffizienten nicht in Abhängigkeit von dem digitalen Ausgabecode, oder es sind keine Fehlerkoeffizienten vorhanden, die durch den digitalen Ausgabecode indiziert sind. Als ein Ergebnis ist die Anzahl von Koeffizienten im Vergleich zu Fehlerkoeffizienten, die signalabhängig sind, signifikant reduziert. Die folgenden Passagen erläutern, wie die eindeutige SAR-ADC-Konstruktion durch Bit-Wertigkeitssignalunabhängigkeit erreicht werden kann.
33 zeigt den Zustand der Schaltung der kapazitiven DAC-Einheit während der MSB-Prüfung gemäß einigen Ausführungsformen der Offenbarung. In diesem Beispiel sind Bit-Kondensatoren in den kapazitiven DAC-Einheiten binär gewertet (die kapazitiven DAC-Einheiten weisen entsprechende binäre Bit-Wertigkeiten auf). In einigen Ausführungsformen können die kapazitiven DAC-Einheiten nicht binär gewertet sein, wobei die kapazitiven DAC-Einheiten gemäß einer unterschiedlichen Menge von Wertigkeiten gewertet sind. Die Bit-Wertigkeit entspricht effektiv dem DAC-Ausgabeschritt (topp - topn), wenn der Referenzkondensator C_refn mit den Bit-Kondensatoren verbunden ist. Unabhängig davon, ob der Referenzkondensator C_refn mit dem/den Bit-Kondensator(en) direkt oder über Kreuz verbunden ist (basierend auf der ersten Komparatorentscheidung), sieht der Referenzkondensator C_refn immer dieselben Kondensatoraufladung, die den MSB-Bit-Kondensator C(b_n) in Reihe mit aggregierten LSB-Bit-Kondensatoren C(b_n-1-b₀) umfasst. Die unteren Platten von MSB-Bit-Kondensatoren starten immer ab einer Gleichtaktspannung der abgetasteten Eingabe auf den Bit-Kondensatoren (oder „eingegebene Gleichtaktspannung“), als wären sie differentiell kurzgeschlossen am Anfang der Umsetzungsphase. Als ein Ergebnis ist die Spannung des Referenzkondensators C_refn kurz nach dem gemeinsamen Verwenden der Ladung mit der Aufladung entscheidungs- oder signalunabhängig. Das führt zu der Beobachtung, dass die absolute DAC-Ausgabeschrittgröße entscheidungs- oder signalunabhängig ist, da sie nur Spannungsteilung zwischen dem MSB-Bit-Kondensator C(b_n) und dem Aggregat der LSB-Bit-Kondensatoren C(b_n-1-b₀) ist, in Reaktion auf den festen Spannungsschritt (von der eingegebenen Gleichtaktspannung zu der festen Referenzkondensatorspannung nach dem gemeinsamen Verwendung der Ladung), der auf die untere Platte des MSB-Kondensators durch den Referenzkondensator C_refn angelegt wird.
34 zeigt den Zustand der Schaltung der kapazitiven DAC-Einheit während MSB-1-Prüfung gemäß einigen Ausführungsformen der Offenbarung. Es wird darauf hingewiesen, dass die vorstehend genannte Beobachtung hier ebenso gilt. Ob die MSB-Prüfung eine 1 oder 0 entschieden hat, beeinflusst nur, ob der C_refn der richtig herum oder umgekehrt ist, was die Ladungskapazität für den Referenzkondensator C_refn-1 nicht beeinflussen würde. Somit ist die Bit-Wertigkeit für MSB-1-Prüfung ebenfalls entscheidungs- oder signalunabhängig. Und das gilt ebenso für alle restlichen Prüfungen während der Umsetzung.
Vor allem, obwohl nicht ganz intuitiv, während alle Bit-Wertigkeiten signalunabhängig sind, ist die Ladung, die aus den Referenzkondensatoren gezogen wird, signalunabhängig. Bezug nehmend auf das vorstehend beschriebene Beispiel würde sich, obwohl Ladungsverlust auf C_refn während der MSB-Prüfung fest ist, seine gespeicherte Ladung in der MSB-1-Prüfung während der Ladungsneuverteilung ändern, wenn C_refn-1 mit seinen Aufladungskondensatoren verbunden ist. Die Ladungsänderung auf C_refn hängt von der Entscheidung sowohl der MSB- als auch der MSB-1-Prüfung ab. Alle späteren Prüfungen würden die Ladung, die auf den Referenzkondensatoren in den früheren Prüfungen gespeichert ist, beeinflussen. Obwohl die Referenzkondensatorladungen weiterhin während der Prüfungen aktualisiert werden, wird die Bit-Wertigkeit für jede Prüfung sofort nach dem gemeinsamen Verwenden der Ladung in dieser Prüfung (in der Form der DAC-Ausgabeschrittgröße) gesperrt.
Es könnte auch mathematisch bewiesen werden, dass die vorgeschlagene Herangehensweise mit dem dedizierten Referenzkondensator auch gegen asymmetrische parasitische Kondensatoren an den oberen und unteren Platten von C_refn und/oder asymmetrischen parasitischen Kondensatoren an topp und topn immun ist. Diese Immunität macht die Technik zum Erreichen von signalunabhängigen Bit-Wertigkeiten robust und macht somit die potentielle Bit-Wertigkeitskalibrierung viel einfacher, z. B. macht die Kalibrierung zu demselben wie das Herauskalibrieren von Bit-Kondensator-Nichtübereinstimmungen.
Verwenden des dedizierten Referenzkondensators anstatt gemeinsamem Verwenden eines Referenzkondensators für mehrere Bit-Kondensatoren und mehrere Bit-Prüfungen stellt sicher, dass die Bit-Wertigkeiten signalunabhängig sind. Falls derselbe Referenzkondensator (gemeinsamen verwendete Reservoirkondensator) für mehr als eine Prüfung verwendet wird, dann wird/werden die spätere Prüfung oder Prüfungen die entscheidungsabhängige Referenzspannung der frühen Prüfung(en) auf dem Referenzkondensator sehen, was die Bit-Wertigkeit entscheidungs- oder signalabhängig macht.
In einigen Szenarien können die Bit-Kondensatoren nicht die Eingangsspannung abtasten, z. B. es ist eine getrennte Abtast- und Halte-Schaltungsanordnung vorhanden, um die Eingangsspannung abzutasten. Während der ADC-Abtastphase könnten die Bit-Kondensatoren (C_{p_bit_n} und C_{m_bit_n} von 32) auf eine Gleichtaktspannung (CM-Spannung) auf der oberen (rechte Seite) und unteren (linke Seite) Platte zurückgesetzt werden (Zurücksetzen auf CM-Spannung auf den unteren Platten ist in 32 nicht explizit gezeigt). Die unteren Platten der Bit-Kondensatoren können mit einer Gleichtaktspannung verbunden sein (z. B. Gleichtaktspannung des Komparators). Diese Gleichtaktspannung (manchmal hier als CompCM bezeichnet) kann eine feste Gleichtaktspannung der Schaltungsanordnung des SAR-ADC sein. Dann ist sie während der Umsetzungsphase effektiv dieselbe wie der vorstehend beschriebene erste Fall, wobei die unteren Platten der Bit-Kondensatoren ebenfalls auf eine Gleichtaktspannung am Anfang der Umsetzungsphase zurückgesetzt werden.
In einigen Szenarien tasten die Bit-Kondensatoren (z. B. C_{p_bit_n} und C_{m_bit_n} von 32) die Eingangsspannung ab, aber die unteren Platten des einen oder der mehreren höchstwertigen Bits sind am Anfang der oder vor der Umsetzungsphase nicht differentiell kurzgeschlossen. Anders ausgedrückt sind die ersten/unteren Platten der Bit-Kondensatoren nicht differentiell kurzgeschlossen, um auf eine Gleichtaktspannung auszuschwingen, bevor der Referenzkondensator auf dem Chip Ladung mit den Bit-Kondensatoren gemeinsam verwendet. Das kann potentiell einen Schritt in der SAR-ADC-Prozedur eliminieren. In diesem Fall könnten das eine oder die mehreren höchstwertigen Bits (MSBs) unter Verwendung eines zusätzlichen ADC aufgelöst werden, und die Entscheidung(en) werden dementsprechend auf eine oder mehrere kapazitive DAC-Einheiten in dem Haupt-SAR-DAC angewandt. Der zusätzliche ADC kann die analoge Eingabe in eine Anzahl von höchstwertigen Bits umsetzen, wobei die höchstwertigen Bits Schalter in derselben Anzahl von kapazitiven DAC-Einheiten zum Einfügen des Referenzkondensators in einer richtigen Orientierung während einer Umsetzungsphase steuern. Der zusätzliche ADC kann ein Mini-SAR-ADC, ein Flash-ADC oder irgendein geeigneter schneller, billiger ADC sein, der nicht viel Fläche oder Leistung hinzufügt. Obwohl zähler-intuitiv kann mathematisch gezeigt werden, dass die Bit-Wertigkeiten in dieser Konfiguration ebenfalls signalunabhängig sind.
Um die Argumentation zu vereinfachen, ist das Folgende ein Beispiel, das einen idealen 16-Bit-SAR-ADC annimmt, anders als Bit 15 (d. h. das höchstwertige Bit des SAR-ADC), das einen endlichen Referenzkondensator Cr15 anstatt einer idealen Referenzquelle verwendet. 35-36 zeigen die Zustände der Schaltung der kapazitiven DAC-Einheit während der Abtastphase bzw. der Umsetzungsphase für Bit-15-Prüfung gemäß einigen Ausführungsformen der Offenbarung. Mit dem Ladungserhaltungsgesetz auf den linken Seiten von Cr15 ist es möglich, am Ende der Umsetzung zu dem Folgenden zu kommen, wenn topp und topp zu einer festen Gleichtaktspannung des SAR-ADC (z. B. Erde oder GND) konvergieren. $Vr 15 = (2 Cr 15 * Vref + b 15 * C 15 * Vin) / (2 Cr 15 + C 15)$
Vref ist Referenzspannung, b15 ist Bitscheidung (+/-1), die bestimmt, ob sich die Bit-Kondensatoren mit dem Referenzkondensator direkt oder über Kreuz verbinden werden, und Vin ist ADC-Eingangsspannung. Es wird darauf hingewiesen, dass Vr15 linear proportional zu Vin ist. Falls der ADC richtig umsetzt (DAC-Ausgabe konvergiert, Quantisierungsfehler wird ignoriert), ist es möglich, zu dem Folgenden zu kommen: $Vin = b 15 * W 15' * (1 + k 15 * b 15 * Vin/VFS) + sum ((b 14 : b 0) . * (W 14 : W 0))$
VFS ist eine Eingabe am Skalenendwert, W15' ist die (halbe) Bit-Wertigkeit von b15', wenn Vin = 0 ist (in der mittleren Eingabe). W15' ist proportional zu 2Cr15/(2Cr15+C15)Vref), und k15 ist proportional zu C15/(2Cr15+C15). Das b15 zwischen k15 und Vin dient dazu, zu berücksichtigen, dass der Spannungsabfall am Referenzkondensator entscheidungs/vorzeichenabhängig ist. Der erste Term auf der rechten Seite der Gleichung zeigt, dass b15-Wertigkeit von Vin abhängt. Umstellen der vorstehenden Gleichung kommt zu dem Folgenden: $Vin = (b 15 * W 15' + sum ((b 14 : b 0) . * (W 14 : W 0))) / (1 - k 15 * W 15' /VFS)$
Wie vorstehend zu sehen ist bei Ersetzen von Vin durch Dout (d. h. Repräsentieren der Knoten topp und topn) und Ignorieren des Quantisierungsfehlers Dout effektiv nicht signalabhängig. Ähnlich, unter Verwendung des Referenzkondensators für b15 und b14, ist es möglich, zu dem Folgenden zu kommen (und so weiter für andere kapazitive DAC-Einheiten): $\begin{array}{l} Vin = (b 15 * W 15' + b 14 * W 14' + sum ((b 13 : b 0) . * (W 13 : W 0))) / (1 - k 15 * W 15' /VFS - \\ k 14 * W 14' / VFS) \end{array}$
Der Spannungsabfall für jeden individuellen Referenzkondensator ist perfekt linear mit Vin, aber der Rest der Bit-Entscheidungen wird diesen Fehler ergeben, ebenfalls auf lineare Weise. Dementsprechend gelten die vorstehenden Gleichungen, wenn ein individueller Referenzkondensator für jeden Bit-Kondensator dediziert ist.
Intuitiv, nach der Bit-15-Prüfung, ist die DAC-Ausgangsspannung linear proportional zu der ADC-Eingangsspannung, und es ist angenommen, dass alle anderen Prüfungen signalunabhängige Bit-Wertigkeiten aufweisen. Es ist möglich, zu dem Folgenden zu kommen: $Vin = k * Vin + (b 15 : b 0) . * (W 15 : W 0)$
$Vin = (b 15 : b 0) . * (W 15 /W 0) / (1 - k)$
k*Vin repräsentiert die auf die ADC-Eingabe bezogene Differenz zwischen b15-DAC-Ausgabe bei Vin Eingabe und 0V Ausgabe, und k ist eine positive Konstante viel kleiner als 1. Aus einer Perspektive ist die b15-Bit-Wertigkeit signalabhängig, jedoch auf lineare Weise. Effektiv ist es möglich, Vin oder Dout wie gezeigt in der Gleichung Vin = (b15:b0).*(W15:W0)/(1-k) zu repräsentieren, wobei alle Bit-Wertigkeiten auf ein Bit skaliert sind und alle signalunabhängig sind. Falls mehr Bits einen entsprechenden dedizierten/individuellen Referenzkondensator aufweisen, gilt dieselbe Argumentation, und der SAR-ADC erreicht immer noch signalunabhängige Bit-Wertigkeiten.
Variationen für den SAR-ADC
In einigen Ausführungsformen sind nur für einige der kapazitiven DAC-Einheiten dedizierte Referenzkondensatoren bereitgestellt. Zum Beispiel sind dedizierte Referenzkondensatoren für kapazitive DAC-Einheiten bereitgestellt, die Bit-Prüfungen zum Auflösen höchstwertiger Bits der digitalen Ausgabe entsprechen. Der SAR-ADC kann eine oder mehrere weitere kapazitive DAC-Einheiten enthalten, die einer oder mehreren anderen Bit-Prüfungen entsprechen. Anstatt dedizierte Referenzkondensatoren aufzuweisen, können die eine oder die mehreren kapazitiven DAC-Einheiten eines oder mehrere aus dem Folgenden gemeinsam verwenden: einen einzigen Reservoirkondensator, eine Referenzquelle aus einem Referenzpuffer auf dem Chip und eine Referenz außerhalb des Chips (somit weisen der eine oder die mehreren weiteren kapazitiven DAC-Einheiten keine dedizierten Referenzkondensatoren auf). Wie vorstehend behandelt, kann immer noch einige Bit-Wertigkeitssignalunabhängigkeit für jede der kapazitiven DAC-Einheiten, die den dedizierten Referenzkondensator aufweisen, erreicht werden. Es wird darauf hingewiesen, dass, obwohl die eine oder mehreren kapazitiven DAC-Einheiten keine dedizierten Referenzkondensatoren aufweisen, einige Bit-Wertigkeitssignalunabhängigkeit erreicht werden kann, falls zum Beispiel der Reservoirkondensator groß genug ist, um den Fehler zu minimieren, oder, in einem weiteren Beispiel, die Referenzquelle genau genug ist.
Abhängig von der SAR-ADC-Implementierung tasten nur Bit-Kondensator(en) einer Teilmenge der kapazitiven DAC-Einheiten die analoge Eingabe während einer Abtastphase direkt ab, während Bit-Kondensator(en) des Rests der kapazitiven DAC-Einheit(en) die analoge Eingabe während der Abtastphase nicht abtasten. Eine solche Implementierung kann die Lenkung/das Layout zu der Eingabe zu den kapazitiven DAC-Einheiten vereinfachen durch Ermöglichen, dass einige kapazitive DAC-Einheiten die analoge Eingabe nicht abtasten, wenn andere kapazitive DAC-Einheiten die analoge Eingabe abtasten.
Abhängig von der SAR-ADC-Implementierung können unterschiedliche Quellen verwendet werden, um die dedizierten Referenzkondensatoren auf dem Chip zu laden. Beispielsweise kann eine Referenzquelle auf dem Chip die Referenzspannung bereitstellen. In einem weiteren Beispiel ist die Referenzspannung durch eine Referenzquelle außerhalb des Chips durch Chip-Bondverdrahtung bereitgestellt. Jedes kann verwendet werden, während der SAR-ADC immer noch von der Geschwindigkeit, die durch Verwenden der Referenzkondensatoren auf dem Chip erlangt wird, profitieren kann.
Beispielhaftes Verfahren zum Messen von Bit-Wertigkeitsfehlern
In einem SAR-ADC mit Reservoir-Caps auf dem Chip ist es fast garantiert, einen Fehler zu haben, selbst wenn die Bit-Caps perfekt gewertet sind, weil Ladung aus einer begrenzten Ladung, die auf den Reservoir-Caps für jedes Bit verfügbar ist, gezogen wird. Im weiteren Sinn werden Schalter für die Schaltungsanordnung gesteuert, um den Fehler der unterschiedlichen Bits durch Zeigen der effektiven Wertigkeit der Bits einen nach dem anderen zu messen. In einigen Ausführungsformen kann die Fehlermesstechnik (wie durch den Kalibrierungssequenzer 612 von 6 implementiert) mit dem MSB beginnen und das MSB in Bezug auf alle Bits unter ihm messen (alle niederwertigen Bits, z. B. MSB-1, MSB-2,.... LSB). Dann kann die Technik fortfahren, das MSB-1 in Bezug auf alle Bits unter ihm zu messen (z. B. MSB-2, MSB-3,... LSB). Die Fehlermesstechnik kann fortfahren bis nach unten zu dem LSB oder bis die Bits so klein sind, dass der Fehler es nicht wert ist, korrigiert zu werden.
8 zeigt ein Ablaufdiagramm, das ein Verfahren zum Messen von Bit-Wertigkeitsfehlern eines SAR-ADC gemäß einigen Ausführungsformen der Offenbarung darstellt. Das Verfahren zum Messen der Bit-Wertigkeitsfehler eines Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC) ist in der Figur umrissen. Wie vorstehend erwähnt verwendet der SAR-ADC Entscheiden-und-Einstellen-Schalten und weist Reservoirkondensatoren auf dem Chip auf, die in individuellen Bit-Entscheidungen verwendet werden. Das Verfahren beginnt durch Messen eines ersten Bit-Wertigkeitsfehlers, der ersten Bit-Kondensatoren und einem ersten Reservoirkondensator auf dem Chip der ersten Schaltungsanordnung zum Erzeugen eines ersten Bit des SAR-ADC zugeordnet ist (Block 802). Sobald der erste Bit-Wertigkeitsfehler gemessen ist, fährt das Verfahren durch Messen des zweiten Bit-Wertigkeitsfehlers fort, der zweiten Bit-Kondensatoren und einem zweiten Reservoirkondensator auf dem Chip der zweiten Schaltungsanordnung, die verwendet wird, um ein zweites Bit des SAR-ADC zu erzeugen, zugeordnet ist (Block 804). Das zweite Bit kann das nächstniedrige Bit des ersten Bits sein. Beispielsweise kann das Verfahren mit dem MSB als dem erste Bit, dann mit MSB-1 als dem zweiten Bit beginnen. Das Verfahren kann fortfahren, die Bit-Wertigkeitsfehler der niederwertigen Bits zu messen, z. B. MSB-2, MSB-3, ... LSB. Nachfolgend einer geeigneten Schaltfolge kann die Technik (unabhängig) eine erste effektive Wertigkeit des ersten Bit des SAR-ADC zeigen und eine zweite effektive Wertigkeit des zweiten Bit des SAR-ADC zeigen (und so weiter). Unter Verwendung der hier beschriebenen Techniken sind die gemessenen Bit-Wertigkeitsfehler voneinander unabhängig (z. B. der zweite Bit-Wertigkeitsfehler ist von dem ersten Bit-Wertigkeitsfehler unabhängig). Somit orthogonalisiert die Technik den Fehlerbeitrag der Bits auf vorteilhafte Weise, was bedeutet, dass nur ein Kalibrierungswort pro Bit des SAR-ADC erzeugt und gespeichert werden muss.
Eine erste beispielhafte Technik, die mehrere vorbestimmte Eingaben verwendet
Um die Größe der Fehler, die jedem Bit zugeordnet sind, unabhängig zu messen, ist das System aufgebaut, um alle der dazu beitragenden Fehlerquellen während der Zeit, in der der Fehler gemessen wird, zu zeigen. Grob betrachtet zeigt die erste beispielhafte Technik die effektiven Wertigkeiten der Bits durch Erzwingen, dass der SAR-ADC eine Reihe vorbestimmter Eingaben abtastet. Für ein geprüftes Bit kann die Technik eine spezifische differentielle Eingangsspannung, die durch den SAR-ADC abgetastet werden soll, anlegen. Dann können die niederwertigen Bits als Wertigkeiten verwendet werden, um das geprüfte Bit zu werten oder die effektive Wertigkeit des geprüften Bit auszugleichen.
Der SAR-ADC beinhaltet einen Ladungsausgleichsprozess. Somit, um die effektive Wertigkeit des geprüften Bit zu zeigen, ist eine spezifische Eingangsspannung (z. B. in der Form eines differentiellen Signals für die differentiellen Eingänge IN+ und IN-, hier auch als „vorbestimmte Eingabe“ oder „vorbestimmte Eingangsspannung“ bezeichnet) bereitgestellt, um eine Ladung zu produzieren, die durch die Ladung ausgelöscht würde, die durch null oder mehr Bits geliefert wird, die höherwertig sind als das geprüfte Bit (oder Bits, die nicht mehr geprüft werden, oder Bits, die nicht von Interesse sind, wenn die effektive Wertigkeit des geprüften Bit gemessen wird). Die spezifische differentielle Eingangsspannung erzwingt effektiv, dass die Eingänge des Komparators differentiell an null sind für die Bits, die höherwertig sind als das geprüfte Bit, während des Umsetzungsprozesses, so dass zu dem geprüften Bit höherwertige Bits nicht beitragen oder einen Beitrag liefern zu der effektiven Wertigkeit des geprüften Bit, die gemessen wird. Anders ausgedrückt zeigt die spezifische Eingangsspannung die effektive Wertigkeit des geprüften Bit dadurch, dass sie verursacht, dass die Bits, die höherwertig sind als das geprüfte Bit, die Ladung auslöschen, die durch die spezifische Eingangsspannung geliefert wird und die effektive Wertigkeit des geprüften Bit isoliert.
Für einen differentiellen SAR-ADC umfasst die erste vorbestimmte Eingabe ein erstes differentielles Eingangssignal, und/oder die zweite vorbestimmte Eingabe umfasst ein zweites differentielles Eingangssignal. Das Folgende umreißt ein Beispiel, in dem der SAR-ADC ein differentielles Eingangssignal abtastet, das ein differentielles Paar von Eingangsspannungen aufweist. Zum Zeigen der Wertigkeit des MSB kann, weil keine höherwertigen Bits oberhalb des MSB vorhanden sind, die spezifisch Eingangsspannung differentiell null sein oder eine differentielle Nulleingabe sein (d. h. die zwei Spannungen des differentiellen Paars sind gleich). Zum Zeigen der Wertigkeit des MSB-1 ist MSB höherwertig als MSB-1, und somit kann die spezifische Eingangsspannung eine differentielle Spannung aufweisen, die der Wertigkeit des MSB entspricht (d. h. die Differenz zwischen den zwei Spannungen des differentiellen Paars stimmt mit der Wertigkeit des MSB überein). Zum Ausdrücken der Wertigkeit des MSB-1 sind MSB und MSB-1 höherwertig als MSB-2, und somit kann die spezifische Eingangsspannung eine differentielle Spannung aufweisen, die der Summe der Bit-Wertigkeiten des MSB und MSB-1 entspricht. Um das zu verallgemeinern entspricht die Differenz zwischen dem differentiellen Signalpaar für die spezifische Eingangsspannung Wertigkeit(en) des/der Bit(s), die höherwertig sind als das geprüfte Bit, so dass die Ladung, die durch das differentielle Signalpaar geliefert wird, durch die Wertigkeit(en) des/der Bit(s), die höherwertig sind als das geprüfte Bit, ausgelöscht werden kann.
In einem Beispiel kann die Reihe vorbestimmter Eingaben, die an IN+ und IN- (als differentielle Eingaben) zum Messen des Fehlers jedes Bit bereitgestellt sind, in der Mitte der Skala starten (halbe vollständige Skala (FS)), z. B. ein Paar von Signalen [1/2 FS, 1/2 FS], dann [1/4 FS, 3/4 FS], [1/8 FS, 7/8 FS], [1/16 FS, 15/16 FS]... Hier ist die Gleichtaktspannung an der Hälfte von FS, es ist jedoch nicht notwendig, dass die Gleichtaktspannung irgendeines dieser Signalpaare an der Hälfte von FS ist. Andere geeignete Gleichtaktspannungen sind möglich. Die Eingaben würden im Allgemeinen die Wertigkeit des geprüften Bit zeigen, um das geprüfte Bit effektiv zu isolieren. Die vorbestimmten Eingangssignale können unter Verwendung eines präzisen Signalgenerators erzeugt werden, der die mehreren Spannungen bereitstellen kann.
Dementsprechend umfasst das Messen eines ersten Bit-Wertigkeitsfehlers, der den ersten Bit-Kondensatoren und dem ersten Reservoir auf dem Chip zugeordnet ist, Abtasten einer ersten vorbestimmten Eingabe unter Verwendung erster Schaltungsanordnung zum Erzeugen eines ersten Bit, und Messen eines zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoir auf dem Chip zugeordnet ist, umfasst Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung einer zweiten Schaltungsanordnung zum Erzeugen eines zweiten Bit, wobei die zweite vorbestimmte Eingabe von der ersten vorbestimmten Eingabe verschieden ist. Das kann sich unter Verwendung weiterer unterschiedlicher vorbestimmter Eingaben für die anderen Bits wiederholen.
Darüber hinaus erzwingt die Technik eine Schaltfolge, die die Schaltfolge während eines normalen Umsetzungsprozesses emuliert. 9 zeigt ein Ablaufdiagramm, das ein genaues Verfahren zum Messen von Bit-Wertigkeitsfehlern eines SAR-ADC gemäß einigen Ausführungsformen der Offenbarung darstellt. Das bedeutet, dass dann, wenn der Fehler gemessen wird, der einem speziellen geprüften Bit zugeordnet ist, die Technik eine vorbestimmte Eingangsspannung an die unteren Platten der Bit-Caps anlegt, die die Eingabe verfolgt, und gleichzeitig die Reservoirkondensatoren lädt (Block 902). Die Technik lässt dann die Reservoirkondensatoren potentialfrei (Block 904) und schließt die unteren Platten der BitCapps und BitCapns kurz (Block 906).
Die Reservoir-Caps werden in dem System mit dem Reservoirkondensator des geprüften Bit richtig herum und allen verbleibenden Reservoir-Caps umgekehrt eingefügt angewandt (Block 908). Ein Maß für die Differenz zwischen den Spannungen topp und topn der oberen Platte offenbart das Vorzeichen und die Größe, die das geprüfte Bit zu diesem Fehler beiträgt (Block 910). Nachdem diese Messung vorgenommen ist, wird der Prozess noch einmal wiederholt, dieses Mal jedoch mit allen Reservoirkondensatoren umgedreht (Block 908). Ein Maß für die Differenz zwischen den Spannungen der oberen Platte offenbart das Vorzeichen und die Größe aller anderen Bits, die zu dem Fehler beitragen (Block 910). Überlagerung findet in diesem SAR-ADC statt, und deshalb spiegelt die Differenz der zwei Messungen den Gesamtfehler und das Vorzeichen dieses Fehlers für das geprüfte Bit wieder. Alle Bits, die kalibriert werden sollen, können auf diese Weise gemessen werden. In einigen Ausführungsformen ist es möglich, den Umsetzungsprozess in Art einer geschlossenen Schleife zu nutzen, um die effektive Wertigkeit des geprüften Bit durch geeignetes Einstellen aller niederwertigen Bits, so dass sie das höchstwertige Bit ergänzen, zu zeigen. In einer solchen Ausführungsform können die niederwertigen Bits das höherwertige Bit „werten“.
Um weitere Einzelheiten über die erste beispielhafte Technik und ihre Schaltfolge zu zeigen, stellen die 10-23 eine Reihe von Schaltschritten zum Messen von Bit-Wertigkeitsfehlern eines SAR-ADC gemäß einigen Ausführungsformen der Offenbarung dar. Zur Veranschaulichung zeigen die Figuren den Zustand von Schaltern für das MSB und das nächstniedrige Bit MSB-1. Es ist vorstellbar, dass mehr Schaltungsanordnung für andere niederwertige MSBs vorhanden sein kann. Ähnlich zu 7 zeigen diese Figuren den Komparator 602 und die Abtastschalter 610a-b. Die Figuren zeigen ferner Bit-Caps, MSB-Bitcapp 1040, MSB Bitcapn 1050, MSB-1-BitCapp 1060 und MSB-1-BitCapn 1070 und jeweilige Schaltungsanordnungen zum Erzeugen eines Bit unter Verwendung dieser Bit-Caps. Die MSB-Schaltungsanordnung weist den MSB-Reservoir-Cap 1080 auf, und die MSB-1-Schaltungsanordnung weist den MSB-1-Reservoir-Cap 1090 auf. Die Schaltungsanordnung für das MSB enthält Vorladeschalter 1002a-b, Eingangsschalter 1006a-b, Richtig-herum-Schalter 1010a-b, Umgekehrt-Schalter 1012a-b und Kurzschlussschalter 1020. Die Schaltungsanordnung für das MSB-1 enthält Vorladeschalter 1004a-b, Eingangsschalter 1008a-b, Richtig-herum-Schalter 1014a-b, Umgekehrt-Schalter 1016a-b und Kurzschlussschalter 1030.
Die Schaltfolge zum Messen des Bit-Wertigkeitsfehlers eines Bit kann zwei Phasen aufweisen, wobei eine erste Phase den Reservoir-Cap des geprüften Bit auf eine Weise einfügt, und die zweite Phase nach der ersten Phase fügt den Reservoir-Cap des geprüften Bit auf die andere Weise ein. Die 10-16 stellen die erste Phase dar, und die 17-23 stellen die zweite Phase dar.
Bezug nehmend auf 10 geht der SAR-ADC in eine „Erfassung und Reservoirkondensatorauffrischung“-Stufe. In dieser Stufe werden die Reservoirkondensatoren (d. h. MSB-Reservoir-Cap 1080, MSB-1-Reservoir-Cap 1090, usw.) mittels Schließen der Vorladeschalter 1002a-b und 1004a-b (und anderer entsprechender Schalter in den niederwertigen Bits) geladen. In derselben Zeitspanne verfolgen die Bit-Caps die Eingabe mittels Schließen der Abtastschalter 610a-b und Eingangsschalter 1006a-b und 1008a-b. Der Zustand dieser Schalter ist derselbe für andere niederwertige Bits.
Bezug nehmend auf 11 geht der SAR-ADC in die „Abtastpunkt nehmen“-Stufe. In dieser Stufe wird die Eingangsspannung auf die Bit-Caps, MSB-BitCapp 1040, MSB-BitCapp 1050, MSB-1-BitCapp 1060, MSB-1-BitCapn 1070 und so weiter mittels Öffnen der Abtastschalter 610a-b abgetastet.
Bezug nehmend auf 12 tritt der SAR-ADC in die „Trennen von der Außenwelt“-Stufe ein. In dieser Stufe sind die Reservoir-Caps, MSB-BitCapp 1040, MSB-BitCapp 1050, MSB-1-BitCapp 1060, MSB-1-BitCapn 1070 und so weiter nicht mehr mit der (äußeren) Referenz REF+ und REF- verbunden mittels Öffnen der Vorladeschalter 1002a-b und 1004a-b (und so weiter). Die Ladung ist in den Reservoirkondensatoren auf dem Chip gefangen und ist als „potentialfrei“ bezeichnet, oder der Schritt wird als „Potentialfreiheit der Reservoirkondensatoren“ gedeutet.
Bezug nehmend auf 13 tritt der SAR-ADC in die „Kurzschlussschalter schließen“-Stufe ein. In dieser Stufe werden die Kurzschlussschalter 1020, 1030 (und so weiter für die anderen Kurzschlussschalter für die niederwertigen Bits) geschlossen, um die abgetastete Eingangsspannung von den unteren Platte der Bit-Caps zu den Knoten der oberen Platte (top und topn) zu übertragen. Nachdem die Kurzschlussschalter geschlossen sind, bewegen sich die Spannungen von topp und topn nach oben und unten.
Bezug nehmend auf 14 tritt der SAR-ADC in die „MSB-Kurzschlussschalter öffnen“-Stufe ein. In dieser Stufe wird der Kurzschlussschalter des geprüften Bit geöffnet. Es wird darauf hingewiesen, dass in einem normalen Umsetzungsprozess, wenn die Spannungen von topp und topn bewegt werden, wenn die Kurzschlussschalter geschlossen sind, die Ausgabe cmp des Komparators 602 durch einen Kalibrierungssequenzer verwendet wird, um zu entscheiden, ob der MSB-Reservoir-Cap 1080 richtig herum oder umgekehrt eingefügt werden soll. Bevor der MSB-Reservoir-Cap 1080 eingefügt werden kann, muss zuerst der Kurzschlussschalter geöffnet werden (andernfalls wird durch die geschlossenen Richtig-herum-Schalter oder Umgekehrt-Schalter, wenn der Kurzschlussschalter geschlossen ist, der Reservoir-Cap entladen).
Bezug nehmend auf 15 tritt der SAR-ADC in die „Einfügen des Reservoir-Cap für das geprüfte Bit“ ein. Zur Kalibrierung werden die Ausgabe des Komparators und des Umsetzungssequenzers ignoriert. Der Kalibrierungssequenzer fügt den MSB-Reservoir-Cap (oder den Reservoir-Cap des geprüften Bit) auf eine Weise ein, in diesem Beispiel richtig herum (obwohl er stattdessen umgekehrt eingefügt werden kann).
Es wird darauf hingewiesen, dass dann, wenn ein Abtastpunkt genommen wird, sich die Knoten der oberen Platte top und topn proportional zu dem Eingangssignal bewegen. Während des Umsetzungsprozesses versucht der Sequenzer, die Knoten der oberen Platte Schritt für Schritt zurück zu CompCM zu treiben. Das resultierende Bitmuster (z. B. das ausgegebene digitale Wort) ist eine Aufzeichnung jeder Bit-Prüfung, die die Knoten der oberen Platte top und topn zum Konvergieren treiben. Abhängig von der Komparatorausgabe cmp ändert sich die Orientierung des Reservoir-Cap, um die oberen Platten in Reaktion auf die Entscheidung an der Komparatorausgabe cmp zu CompCM zu bewegen.
Bezugnehmend zurück auf 15 fügt der Kalibrierungsprozess den Reservoir-Cap richtig herum ein, unabhängig von der Komparatorentscheidung (oder umgekehrt, falls erwünscht). Jetzt Bezug nehmend auf 16 bleibt der Schalter des MSB (oder des geprüften Bit) bei der Bewegung auf die „geschlossene Schleife“-Stufe geschlossen, und die Bit-Schalter für die niederwertigen Bits werden selektiv geschlossen basierend auf der Ausgabe des Komparators, ein Bit nach dem anderen. Beispielsweise falls cmp = 1 ist, wird der nächste Reservoir-Cap (z. B. der MSB-1-Reservoir-Cap 1090) richtig herum eingefügt (mittels der Richtig-herum-Schalter 1014a-b), und falls cmp = 0 ist, wird der nächste Reservoir-Cap (z. B. der MSB-1-Reservoir-Cap 1090) umgekehrt eingefügt (mittels der Umgekehrt-Schalter 1016a-b). Effektiv versuchen der Komparator 602 und der Kalibrierungssequenzer, die Wertigkeiten der niederwertigen Bits mit der Wertigkeit des MSB auszugleichen, wobei einer nach dem anderen der Komparator 602 und der Kalibrierungssequenzer den Kurzschlussschalter des nächsten Bit öffnet und die Bit-Schalter schließt, um den Reservoir-Cap des nächsten Bit gemäß der Komparatorentscheidung einzufügen.
Nachdem die erste Phase fertiggestellt ist, führt die zweite Phase die Schaltfolge zu der „Erfassung und Reservoirkondensatorauffrischung“-Stufe zurück, wie in 17 zu sehen ist. Das Schalten in 17 ist dasselbe wie in 10. Dann fährt die Schaltfolge zu der „Aufnehmen des Abtastpunkts“-Stufe fort, wie in 18 zu sehen ist. Das Schalten in 18 ist dasselbe wie in 11. Dann fährt die Schaltfolge zu der „Trennen von der Außenwelt“-Stufe fort, wie in 19 zu sehen ist. Das Schalten in 19 ist dasselbe wie in 12. Dann fährt die Schaltfolge zu der „Kurzschlussschalter schließen“-Stufe fort, wie in 20 zu sehen ist. Das Schalten in 20 ist dasselbe wie in 13. Dann fährt die Schaltfolge zu der „Öffnen des MSB-Kurzschlussschalters“-Stufe fort (aber die niederwertigen Bits kurzgeschlossen lassen), wie in 21 zu sehen ist. Das Schalten in 21 ist dasselbe wie in 14.
Die zweite Phase führt jetzt Schalten an der „Einfügen in den Reservoir-Cap für das geprüfte Bit“-Stufe verschieden von der ersten Stufe aus, wie in 22 zu sehen ist. In dieser Stufe wird der Reservoir-Cap des MSB (oder des geprüften Bit) auf eine andere Art eingefügt (z. B. in diesem Fall umgekehrt), wieder unter Ignorieren der Komparatorausgabe cmp.
Jetzt Bezug nehmend auf 23 bleiben die Bit-Schalter des MSB (oder des geprüften Bit) bei der Bewegung auf die „geschlossene Schleife“-Stufe geschlossen, und die Bit-Schalter für die niederwertigen Bits werden selektiv geschlossen basierend auf der Ausgabe des Komparators, ein Bit nach dem anderen. Die Schaltfolge fährt dann mit einer Reihe von Bit-Prüfungen in geschlossener Schleife fort, wobei die Reservoir-Caps der niederwertigen Bits unterhalb des geprüften Bit jeder einer nach dem anderen gemäß der Komparatorentscheidung eingefügt werden (geschlossene Schleife).
Nach dem Ausführen der ersten Phase und der zweiten Phase kann der Kalibrierungssequenzer zwei Muster aus Einsen und Nullen darüber aufzeichnen, wie die Reservoir-Caps eingefügt sind (z. B. richtig herum oder umgekehrt). Die Differenz der zwei Muster repräsentiert die tatsächliche oder effektive Wertigkeit des geprüften Bit. Basierend auf der effektiven Wertigkeit ist es möglich, ein Wort, das den Fehler des geprüften Bit repräsentiert, oder einen Fehlerkoeffizienten, der verwendet werden kann, um den Fehler des geprüften Bit zu kompensieren oder zu korrigieren, zu erzeugen. Diese Schaltfolge kann für jedes Bit ausgeführt werden, für das die effektive Wertigkeit des Bit gemessen werden soll.
Eine zweite beispielhafte Technik: ohne Verwenden mehrerer vorbestimmter Eingaben
Eine Eigenschaft, die der ersten Technik zum Messen der individuellen Bit-Wertigkeitsfehler zugeordnet ist, ist die Anwendung von mehreren spezifischen Eingangsspannungen, um zu erzwingen, dass der SAR-ADC alle Fehlerquellen, die jedem der geprüften Bits zugeordnet sind, zeigt. Diese Eigenschaft eignet sich nicht einfach für eine Selbstkalibrierung der Fehler in dem SAR-ADC. Aus den mehreren Spannungen, die durch die erste Technik erforderlich sind, war die Eingangsspannung von V_REF/2 oder die Hälfte der vollen Skala, die zum Prüfen des MSB verwendet wurde, eine Spannung, die leicht zu erzeugen sein kann. Eine zweite beispielhafte Technik zum Messen der Bit-Wertigkeitsfehler basiert auf der Voraussetzung, dass dann, wenn das System auf irgendeine Weise so aufgebaut sein könnte, dass das geprüfte Bit so erscheint, als ob es das MSB des Array ist, das geprüfte Bit mit V_REF/2, das an die zwei Eingänge angelegt ist, oder irgendwelchen geeigneten differentiellen Null-Eingaben kalibriert werden kann. Eine Art, um zu bewirken, dass ein Bit das MSB des Array zu sein scheint, ist sicherzustellen, dass alle Reservoirkondensatoren der höherwertigen Bits entladen sind (oder veranlasst werden, im Wesentlichen keine Ladung zu liefern) und in dem Array platziert werden unmittelbar vor dem Praktizieren des geprüften Bit für seinen Fehler. Ein differentielles Null-Eingabepaar kann verwendet werden, weil die Ladung des/der Bit(s), die höherwertig sind als das geprüfte Bit, keinen Beitrag mehr liefert zu dem SAR-ADC und somit nicht unter Verwendung einer spezifischen Eingangsspannung, die mit dem/den Bit-Wertigkeiten) dieser höherwertigen Bits übereinstimmt, ausgelöscht werden muss. Effektiv ist die variierende Impedanz und Topologie des Systems dieselbe, als ob der SAR-ADC eine normale Umsetzung ausführen würde, aber die Wertigkeit der höherwertigen Bits wird entfernt, so dass die vorbestimmte Eingabe nicht die Wertigkeit der höherwertigen Bits ausgleichen muss, um die Bit-Wertigkeit des geprüften Bit zu zeigen.
24 zeigt ein Ablaufdiagramm, die ein weiteres genaues Verfahren zum Messen von Bit-Wertigkeitsfehlern eines SAR-ADC gemäß einigen Ausführungsformen der Offenbarung darstellt. Grob betrachtet drückt die zweite beispielhafte Technik die effektiven Wertigkeiten der Bits dadurch aus, dass es den SAR-ADC zwingt, die höherwertigen Reservoir-Caps zu entladen, die jedoch auf dieselbe Weise während der normalen Umsetzungsfolge eingefügt sind. Wenn der Fehler, der jedem geprüften Bit zugeordnet ist, gemessen wird, legt die Technik eine vorbestimmte Eingangsspannung an die unteren Platten der Bit-Caps an, um die Eingabe zu verfolgen, und lädt gleichzeitig die Reservoirkondensatoren der niederwertigen Bits, entlädt jedoch alle höherwertigen Bits (Block 2402). Die Technik lässt dann die Reservoirkondensatoren potentialfrei (Block 2404) und schließt die unteren Platten der BitCapps und BitCapns kurz (Block 2406).
Die Reservoir-Caps werden in das System mit dem Reservoirkondensator des geprüften Bit richtig herum und allen verbleibenden Reservoir-Caps umgekehrt eingefügt angewandt (Block 2408). Ein Maß für die Differenz zwischen den Spannungen topp und topn der oberen Platte offenbart das Vorzeichen und die Größe, die das geprüfte Bit zu diesem Fehler beiträgt (Block 2410). Nachdem diese Messung vorgenommen ist, wird der Prozess noch einmal wiederholt, dieses Mal jedoch mit allen Reservoirkondensatoren umgedreht (Block 2408). Ein Maß für die Differenz zwischen den Spannungen der oberen Platte offenbart das Vorzeichen und die Größe aller anderen Bits, die zu dem Fehler beitragen (Block 2410). Überlagerung findet in diesem SAR-ADC statt, und deshalb spiegelt die Differenz der zwei Messungen den Gesamtfehler und das Vorzeichen dieses Fehlers für das geprüfte Bit wieder. Alle Bits, die kalibriert werden sollen, können auf diese Weise gemessen werden. In einigen Ausführungsformen ist es möglich, den Umsetzungsprozess in Art einer geschlossenen Schleife zu nutzen, um die effektive Wertigkeit des geprüften Bit durch geeignetes Einstellen aller niederwertigen Bits, so dass sie das höherwertige Bit ergänzen, zu zeigen. In einer solchen Ausführungsform können die niederwertigen Bits das höherwertige Bit „werten“.
Unter Berücksichtigung eines vereinfachten Verfahrens zum Messen eines ersten Bit-Wertigkeitsfehlers eines ersten Bit und eines zweiten Bit-Wertigkeitsfehlers eines zweiten Bit umfasst das Messen des ersten Bit-Wertigkeitsfehlers, der den ersten Bit-Kondensatoren und dem ersten Reservoir auf dem Chip zugeordnet ist, Abtasten der ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung. Darüber hinaus umfasst das Messen des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoir auf dem Chip zugeordnet ist, Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung, wobei die zweite vorbestimmte Eingabe dieselbe wie die erste vorbestimmte Eingabe ist. In einigen Fällen umfasst die erste vorbestimmte Eingabe ein differentielles Eingangssignal und/oder die zweite vorbestimmte Eingabe umfasst dasselbe differentielle Eingangssignal. Beispielsweise ist die erste vorbestimmte Eingabe differentiell Null, und die zweite vorbestimmte Eingabe ist differentiell Null. Eine günstige differentielle Nulleingabe, die für die erste vorbestimmte Eingabe und die zweite vorbestimmte Eingabe verwendbar ist, ist ein Paar von Spannungen auf der Mitte der Skala (z. B. 1/2 FS und 1/2 FS), andere geeignete differentiellen Nulleingabespannungen können jedoch verwendet werden (z. B. irgendwelche zwei Spannungen, die gleich oder differentiell Null sind).
Vorteilhafterweise erfordert die Kalibrierungstechnik nicht mehrere präzise erzeugte Spannungen für die vorbestimmte Eingabe. In einigen Fällen kann die vorbestimmte Eingabe auf dem Chip erzeugt werden, was dazu führt, dass der SAR-ADC selbstkalibrierend ist, ohne eine Reihe von vorbestimmten Eingaben zu erfordern, die extern bereitgestellt werden müssen. Um die effektive Bit-Wertigkeit des zweiten Bit ohne Verwenden unterschiedlicher Eingangsspannungen zu zeigen, beinhaltet die Technik Entladen des ersten Reservoirkondensators der ersten Schaltungsanordnung (oder ist konfiguriert, keine Ladung zu dem SAR-ADC zu liefern) vor dem Messen des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist. Um den Umsetzungsprozess zu emulieren, bleibt der entladene Reservoirkondensator während des Kalibrierungsprozesses eingefügt. Insbesondere ist der erste entladene Reservoirkondensator mit den unteren Platten der ersten Bit-Kondensatoren verbunden, vor dem und/oder während des Messens des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
25-30 stellen eine Reihe von Schaltschritten zum Messen von Bit-Wertigkeitsfehlern eines Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC) gemäß einigen Ausführungsformen der Offenbarung dar. Zur Veranschaulichung zeigen die Figuren den Zustand von Schaltern für das MSB und das nächstniedrige Bit MSB-1. Es ist vorstellbar, dass mehr Schaltungsanordnung für andere niederwertige MSBs vorhanden sein kann. Darüber hinaus zeigen die Figuren, wie MSB-1 gemessen werden kann, ohne eine Eingangsspannung zu verwenden, die von derjenigen, die zum Messen des Bit-Wertigkeitsfehlers des MSB verwendet ist, verschieden ist. Es wird durch einen Fachmann verstanden, dass die Schaltschritte ebenfalls angewandt werden können, um den Bit-Wertigkeitsfehler der niederwertigen Bits zu messen. Ähnlich zu 7 zeigen diese Figuren den Komparator 602 und die Abtastschalter 610a-b. Die Figuren zeigen ferner Bit-Caps, MSB-Bitcapp 1040, MSB-Bitcapn 1050, MSB-1-BitCapp 1060 und MSB-1-BitCapn 1070 und jeweilige Schaltungsanordnungen zum Erzeugen eines Bit unter Verwendung dieser Bit-Caps. Die MSB-Schaltungsanordnung weist den MSB-Reservoir-Cap 1080 auf, und die MSB-1-Schaltungsanordnung weist den MSB-1-Reservoir-Cap 1090 auf. Die Schaltungsanordnung für das MSB enthält Vorladeschalter 1002a-b, Eingangsschalter 1006a-b, Richtig-herum-Schalter 1010a-b, Umgekehrt-Schalter 1012a-b und Kurzschlussschalter 1020. Die Schaltungsanordnung für das MSB-1 enthält Vorladeschalter 1004a-b, Eingangsschalter 1008a-b, Richtig-herum-Schalter 1014a-b, Umgekehrt-Schalter 1016a-b und Kurzschlussschalter 1030.
Die Schaltfolge zum Messen des Bit-Wertigkeitsfehlers eines Bit kann zwei Phasen aufweisen, wobei eine erste Phase den Reservoir-Cap des geprüften Bit auf eine Weise einfügt, und die zweite Phase nach der ersten Phase den Reservoir-Cap des geprüften Bit auf die andere Weise einfügt. 25-30 stellen einiges Schalten der ersten Phase dar.
Bezug nehmend auf 25 geht der SAR-ADC in eine „Erfassung und Reservoirkondensatorauffrischung, jedoch Entladen des MSB-Reservoir-Cap“-Stufe. In dieser Stufe, anstelle des Ladens der Erfassung und Reservoirauffrischung der ersten Technik, entlädt diese zweite Technik alle Reservoir-Cap(s) der höherwertigen Bit(s) (z. B. Bits, die vorher geprüft wurden, Bits die höherwertig sind als das geprüfte Bit). Insbesondere wird in diesem Beispiel, weil MSB-1 das geprüfte Bit ist, der MSB-Reservoirkondensator 1080 durch Geschlossenhalten der Umgekehrt-Schalter 1012a und Schließen des Kurzschlussschalters 1020 entladen. Es wird darauf hingewiesen, dass die Umgekehrt-Schalter 1012a-b am Ende der Messung des Bit-Wertigkeitsfehlers des MSB geschlossen wären. Während es möglich ist, den MSB-Reservoirkondensator 1080 durch Schließen der Richtigherum-Schalter 1010a-b zu entladen, reduziert durch einfaches Geschlossenhalten der Umgekehrt-Schalter 1012a die Menge von Schalten (und reduziert dadurch den Stromverbrauch und die Komplexität). Falls die Richtig-herum-Schalter 1010ab die Bit-Schalter wären, die am Ende der Messung des Bit-Wertigkeitsfehlers des MSB geschlossen wären, dann kann diese Stufe alternativ die Richtig-herum-Schalter 1010a-b geschlossen halten und den Kurzschlussschalter schließen, um den MSB-Reservoir-Cap 1080 zu entladen. Die Reservoirkondensatoren (d. h. MSB-1-Reservoir-Cap 1090, und jeder Reservoir-Cap unterhalb von MSB-1) werden mittels Schließen der Vorladeschalter 1002a-b und 1004a-b und anderer entsprechender Schalter in den niederwertigen Bits geladen. In derselben Zeitspanne verfolgen die Bit-Caps die Eingabe mittels Schließen der Abtastschalter 610a-b und Eingangsschalter 1008a-b (und entsprechenden Schalter in den niederwertigen Bits).
In einer alternativen Ausführungsform können, anstelle des Entladens der Reservoir-Cap(s) der höherwertigen Bit(s), die Reservoirkondensator(en) der höherwertigen Bit(s) konfiguriert sein, so dass die Reservoirkondensator(en) der höherwertigen Bit(s) keine Ladung zu den Bit-Kondensatoren dieser höherwertigen Bit(s) liefern. Beispielsweise kann jeder der Reservoirkondensator(en) der höherwertigen Bit(s) „in zwei Hälften aufgespalten“ werden und die zwei Hälften entgegengesetzt einfügen, so dass sie sich effektiv auslöschen. Schalter können konfiguriert sein, um eine Hälfte richtig herum und die andere Hälfte umgekehrt zu verbinden. Es wird darauf hingewiesen, dass ein Reservoirkondensator üblicherweise aus vielen kleinen Kondensatoren besteht, und aus diesem Grund kann der Reservoirkondensator in zwei Gruppen kleiner Kondensatoren aufgespalten werden. Wenn zwei Gruppen kleinerer Kondensatoren mit entgegengesetzten Orientierungen eingefügt werden, wird im Wesentlichen keine Ladung von dem Reservoirkondensator zu den Bit-Caps geliefert, und dadurch wird effektiv die Wertigkeit der höherwertigen Bits entfernt, um das geprüfte Bit als das höchstwertige Bit erscheinen zu lassen.
Bezug nehmend auf 26 geht der SAR-ADC in die „Abtastpunkt nehmen“-Stufe. In dieser Stufe wird die Eingangsspannung auf die Bit-Caps, MSB-BitCapp 1040, MSB-BitCapp 1050, MSB-1-BitCapp 1060, MSB-1-BitCapn 1070 und so weiter mittels Öffnen der Abtastschalter 610a-b abgetastet.
Bezug nehmend auf 27 tritt der SAR-ADC in die „Trennen von der Außenwelt“-Stufe ein. In dieser Stufe sind die Reservoir-Caps ((entladenen) MSB-Reservoir-Cap 1080, MSB-1-Reservoir-Cap 1090), MSB-BitCapp 1040, MSB-BitCapp 1060, MSB-1-BitCapp 1060, MSB-1-BitCapn 1070 und so weiter nicht mehr mit der (äußeren) Referenz REF+ und REFverbunden mittels Öffnen der Vorladeschalter 1002a-b und 1004a-b (und so weiter). Die Ladung ist in den Reservoirkondensatoren auf dem Chip (in diesem Beispiel dem MSB-1-Reservoir-Cap 1090) gefangen und wird als „potentialfrei“ bezeichnet, oder der Schritt wird gedeutet als „Potentialfreiheit der Reservoirkondensatoren“. Während dieser Stufe bleibt der entladene Reservoir-Cap eingefügt, und der Kurzschlussschalter 1020 wird geöffnet. Effektiv ist der entladene MSB-Reservoir-Cap 1080 mit den unteren Platten des MSB-BitCapp 1040 und MSB-BitCapn 1050 verbunden. Es ist keine Ladung auf den unteren Platten verfügbar, um darauf hinzudeuten, ob das Bit behalten werden soll oder das Bit weggeworfen werden soll. Dieser Entladungs-Reservoirkondensator ist jedoch zwischen den zwei Bit-Caps angeordnet, wobei die Impedanz, die zurück zu den unteren Platten blickt, korrekt aussieht, um das richtige Fehlerwort zu erhalten. Wenn ein entladener Reservoir-Cap eingefügt bleibt, wenn der Bit-Wertigkeitsfehler von MSB-1 gemessen wird, verhält sich MSB-1 so, als ob es das MSB des Array ist und präsentiert alle richtigen Fehler dem Feld, ohne speziell erzeugte Spannungen verwenden zu müssen.
Bezug nehmend auf 28 tritt der SAR-ADC in die „Kurzschlussschalter schließen“-Stufe ein. In dieser Stufe wird der Kurzschlussschalter 1030 (und so weiter für die anderen Kurzschlussschalter für die niederwertigen Bits) geschlossen, um die abgetastete Eingangsspannung von den unteren Platte der Bit-Caps zu den Knoten der oberen Platte (top und topn) zu übertragen. Nachdem der/die Kurzschlussschalter geschlossen ist/sind, bewegen sich die Spannungen von topp und topn nach oben und unten.
Bezug nehmend auf 29 tritt der SAR-ADC in die „MSB-1-Kurzschlussschalter öffnen“-Stufe ein. In dieser Stufe wird der Kurzschlussschalter des geprüften Bit geöffnet. Es wird darauf hingewiesen, dass in einem normalen Umsetzungsprozess, wenn die Spannungen von topp und topn bewegt werden, wenn die Kurzschlussschalter geschlossen sind, die Ausgabe cmp des Komparators 602 durch einen Kalibrierungssequenzer verwendet wird, um zu entscheiden, ob der MSB-1-Reservoir-Cap 1090 richtig herum oder umgekehrt eingefügt werden soll. Bevor der MSB-1-Reservoir-Cap 1090 eingefügt werden kann, muss zuerst der Kurzschlussschalter geöffnet werden (andernfalls wird durch die geschlossenen Richtig-herum-Schalter oder die Umgekehrt-Schalter, wenn der Kurzschlussschalter geschlossen ist, der Reservoir-Cap entladen). Es wird darauf hingewiesen, dass der entladene MSB-Reservoir-Cap 1080 eingefügt und mit den unteren Platten des MSB-BitCapp 1040 und MSB-BitCapn 1050 verbunden bleibt.
Bezug nehmend auf 30 tritt der SAR-ADC in die „Einfügen in den Reservoir-Cap für das geprüfte Bit“ ein. Zur Kalibrierung werden die Ausgabe des Komparators und des Umsetzungssequenzers ignoriert. Der Kalibrierungssequenzer fügt den MSB-1-Reservoir-Cap 1090 (oder den Reservoir-Cap des geprüften Bit) auf eine Weise ein, in diesem Beispiel richtig herum (obwohl er stattdessen umgekehrt eingefügt werden kann).
Die Kalibrierungstechnik fährt durch Einfügen des Reservoir-Cap der niederwertigen Bits gemäß der Ausgabe des Komparator für Betrieb mit geschlossener Schleife fort und springt dann zurück, um die zweite Phase auszuführen, während sie den MSB-Reservoir-Cap 1080 entladen und eingefügt hält, um den Bit-Wertigkeitsfehler zu messen, und den MSB-1-Reservoir-Cap 1090 umgekehrt eingefügt hält.
Nach dem Ausführen der ersten Phase und der zweiten Phase kann der Kalibrierungssequenzer zwei Muster aus Einsen und Nullen darüber aufzeichnen, wie die Reservoir-Caps eingefügt sind (z. B. richtig herum oder umgekehrt). Die Differenz der zwei Muster repräsentiert die tatsächliche oder effektive Wertigkeit des geprüften Bit. Basierend auf der effektiven Wertigkeit ist es möglich, ein Wort, das den Fehler des geprüften Bit repräsentiert, oder einen Fehlerkoeffizienten, der verwendet werden kann, um den Fehler des geprüften Bit zu kompensieren oder zu korrigieren, zu erzeugen. Diese Schaltfolge kann für jedes Bit ausgeführt werden, für das die effektive Wertigkeit gemessen werden soll.
Prozess zum Durchführen und Messungen und Verarbeitung der resultierenden Messungen, um Fehlerkoeffizienten zu erzeugen
Wie vorstehend erläutert enthalten beide Techniken das Durchführen von zwei Messungen für jedes geprüfte Bit. In der ersten Messung ist der Reservoirkondensator für das geprüfte Bit „richtig herum“. Falls alle Kondensatoren perfekt binär gewertete Kondensatoren wären, wird keine Restladung erwartet. Weil jedoch der SAR-ADC selbst nicht perfekt ist, ist es möglich, dass die erste Messung einen „Versatz“ enthalten kann, z. B. aufgrund der Schaltladungseinleitung oder anderen Artefakten. Um diesen „Versatz“ zurückzuweisen, wird eine zweite Messung durchgeführt durch Wiederholen des Prozesses in der „Gegenrichtung“ über das Konzept korrelierter Doppelabtastung (CDS). In der zweiten Messung ist der Reservoirkondensator für das geprüfte Bit „umgekehrt“. Durch Nehmen der Differenz zwischen den Messungen kann jeder feste „Versatz“ zurückgewiesen werden, während die effektive „Wertigkeit“ des geprüften Bit gezeigt wird (die die Differenz zwischen Anwenden von „richtig herum“ versus „umgekehrt“ ist).
Da die niederwertigen Bits selbst wahrscheinlich fehlerhafte Wertigkeiten aufweisen, kann die Schätzung für jedes Bit Fehler aus den niederwertigen Bits enthalten. Falls erwünscht können die Messungen für alle geprüften Bits als Eingaben für eine mathematische Analyse verwendet werden, um die tatsächliche Wertigkeit eines speziellen Bit herzuleiten. Beispielsweise können die tatsächlichen Wertigkeiten durch Analyse der Gesamtheit von Messungen hergeleitet werden (z. B. Gauß‘sches Eliminationsverfahren, Matrixinversion oder eine andere mathematische Prozedur). Anders ausgedrückt werden die ‚nicht kalibrierten‘ niederwertigen Bits verwendet, um die „effektiven Wertigkeiten“ höherwertiger Bits zu messen, wobei der Kalibrierungsprozess einige digitale Verarbeitung enthalten kann, um Fehlerkoeffizienten herzuleiten.
Sobald die effektiven Wertigkeiten der verschiedenen geprüften Bits, die den Fehler des Bit widerspiegeln, gemessen sind, können die effektiven Wertigkeiten verwendet werden, um Fehlerkoeffizienten zu erzeugen, die zum Kompensieren oder Korrigieren des Fehlers verwendbar sind.
In einigen Fällen kann eine Vielzahl von Messungen (z. B. Vornehmen weiterer Messungen über von CDS hinaus) vorgenommen werden, um jedes Messrauschen auszufiltern.
Variationen und Implementierungen
Obwohl die Beschreibung der Techniken allgemein ab dem MSB startet und zu MSB-1, MSB-2 und so weiter fortschreitet, wird darauf hingewiesen, dass die effektive Wertigkeit der zu kalibrierenden Bits in jeder Reihenfolge gemessen werden kann. Das Ergebnis ist ein äquivalenter Prozess zum Kalibrieren eines SAR-ADC mit Reservoirkondensatoren und Verwenden der Entscheiden-und-Einstellen-Schaltprozedur.
Die vorliegende Offenbarung beschreibt „Reservoirkondensatoren auf dem Chip“ und „Referenzkondensatoren auf dem Chip“ als Kondensatoren, die für jedes Bit auf demselben Halbleitersubstrat wie der SAR-ADC bereitgestellt sind, was die Geschwindigkeit der Umsetzung in hohem Maße verbessern kann. Es wird durch einen Fachmann verstanden, dass anderen äquivalente Ausführungsformen existieren können, in denen der Abstand des Reservoirkondensators näher an den SAR-ADC herangebracht wird, jedoch nicht notwendigerweise auf dasselbe Halbleitersubstrat wie der SAR-ADC. Beispielsweise ist durch die Offenbarung vorstellbar, dass die Reservoirkondensatoren (als entkoppelnde Kondensatoren) in demselben Chip oder derselben Schaltungsbaugruppe wie der SAR-ADC bereitgestellt sein können.
In bestimmten Kontexten kann der hier diskutierte SAR-ADC auf medizinische Systeme, wissenschaftliche Instrumentierung, drahtlose und drahtgebundene Kommunikation, Radar, industrielle Prozesssteuerung, Audio- und Video-Ausrüstung, Instrumentation (die hochpräzise sein kann) und andere Systeme, die einen SAR-ADC verwenden können, anwendbar sein. Technologiebereiche, in denen SAR-ADCs verwendet werden können, enthalten Kommunikation, Energie, Gesundheitswesen, Messtechnik, Motor- und Leistungssteuerung, Industrieautomatisierung und Luftfahrt/Verteidigung. In einigen Fällen kann der SAR-ADC in Datenerfassungsanwendungen verwendet werden, insbesondere wenn mehrere Kanäle Multiplexen der Eingabe erfordern.
In der vorstehenden Diskussion der Ausführungsformen können die Kondensatoren, Taktgeber, DFFs, Teiler, Induktoren, Widerstände, Verstärker, Schalter, digitaler Kern, Transistoren und/oder andere Komponenten einfach ersetzt, ausgetauscht oder auf andere Weise modifiziert werden, um spezielle Notwendigkeiten der Schaltungsanordnung zu erfüllen. Außerdem wird darauf hingewiesen, dass die Verwendung von ergänzenden elektronischen Vorrichtungen, Hardware, Software usw. eine gleichermaßen realisierbare Option für die Implementierung der Lehren der vorliegenden Offenbarung anbieten.
Teile der verschiedenen Einrichtungen zum Implementieren einer Kalibrierungsfolge oder einer Umsetzungsfolge können elektronische Schaltungsanordnung enthalten, um die hier beschriebenen Funktionen auszuführen. In einigen Fällen können ein oder mehrere Teile der Einrichtung durch einen Prozessor bereitgestellt sein, der speziell zum Ausführen der hier beschriebenen Funktionen konfiguriert ist. Beispielsweise kann der Prozessor eine oder mehrere anwendungsspezifische Komponenten enthalten oder kann programmierbare Logikgatter enthalten, die konfiguriert sind, die hier beschriebenen Funktionen auszuführen. Die Schaltungsanordnung kann in der analogen Domäne, der digitalen Domäne oder einer Mischsignaldomäne arbeiten. In einigen Fällen kann der Prozessor konfiguriert sein, die hier beschriebenen Funktionen durch Ausführen eines oder mehrerer Befehle, die auf einem nichtflüchtigen Computermedium gespeichert sind, ausführen.
In einer Beispielausführungsform kann jede Anzahl elektrischer Schaltungen der Figuren auf einer Platine einer zugeordneten elektronischen Vorrichtung implementiert sein. Die Platine kann eine allgemeine Schaltungsplatine sein, die verschiedene Komponenten des internen elektronischen Systems der elektronischen Vorrichtung aufnehmen kann und ferner Verbindungselemente für andere Peripheriegeräte bereitstellen kann. Insbesondere kann die Platine die elektrischen Verbindungen bereitstellen, durch die die anderen Komponenten des Systems elektrisch kommunizieren können. Alle geeigneten Prozessoren (einschließlich digitaler Signalprozessoren, Mikroprozessoren, unterstützende Chipsätze usw.), computerlesbaren nichtflüchtigen Speicherelemente usw. können auf geeignete Weise basierend auf speziellen Konfigurationsnotwendigkeiten, Verarbeitungsanforderungen, Computerkonstruktion, usw. mit der Platine gekoppelt sein. Andere Komponenten wie z. B. externer Speicher, zusätzliche Sensoren, Steuereinheiten für Audio/Videoanzeige und Peripheriegeräte können an die Platine als Steckkarten, über Kabel angeschlossen oder in die Platine selbst integriert sein. In verschiedenen Ausführungsformen können die hier beschriebenen Funktionalitäten in Form von Emulation als Software oder Firmware implementiert sein, die innerhalb eines oder mehrerer konfigurierbarer (z. B. programmierbarer) Elemente, die in einer Struktur angeordnet sind, die diese Funktionen unterstützt, abläuft. Die Software oder Firmware, die die Emulation bereitstellt, kann auf einem nichtflüchtigen computerlesbaren Medium bereitgestellt sein, das Befehle umfasst, um einem Prozessor zu ermöglichen, diese Funktionalitäten auszuführen.
In einigen Ausführungsformen können die elektrischen Schaltungen der Figuren als selbstständige Module implementiert sein (z. B. eine Vorrichtung mit zugeordneten Komponenten und Schaltungsanordnung, die konfiguriert sind, eine spezifische Anwendung oder Funktion auszuführen) oder als Steckmodule in anwendungsspezifische Hardware elektronischer Vorrichtungen implementiert sein. Es wird darauf hingewiesen, dass spezielle Ausführungsformen der vorliegenden Offenbarung einfach in einem Einchipsystem-Baustein (SOC-Baustein) entweder teilweise oder vollständig enthalten sein können. Ein SOC repräsentiert eine IC, die Komponenten eines Computers oder eines anderen elektronischen Systems in einen einzigen Chip integriert. Es kann digitale, analoge oder Mischsignal- und häufig Hochfrequenzfunktionen enthalten: die alle auf einem einzigen Chipsubstrat bereitgestellt sein können. Andere Ausführungsformen können ein Mehrchipmodul (MCM) mit mehreren getrennten ICs enthalten, die innerhalb einer einzigen elektronischen Baugruppe angeordnet sind und konfiguriert sind, miteinander über die elektronische Baugruppe eng zusammenzuwirken. In verschiedenen anderen Ausführungsformen können die Kalibrierungsfunktionalitäten in einem oder mehreren Siliziumkernen in anwendungsspezifischen integrierten Schaltungen (ASICs), feldprogrammierbaren Gate-Arrays (FPGAs) und anderen Halbleiter-Chips implementiert sein.
Es ist ebenfalls zwingend, darauf hinzuweisen, dass alle Spezifikationen, Maße und Beziehungen, die hier genannt sind (z. B. die Anzahl von Prozessoren, Logikoperationen usw.) nur angeboten worden sind lediglich zu Beispielzwecken und Lehren. Solche Informationen können beträchtlich variiert werden, ohne von dem Geist der vorliegenden Offenbarung oder dem Schutzbereich der beigefügten Ansprüche (falls vorhanden) oder Beispiele abzuweichen. Die Spezifikationen gelten nur für ein nicht einschränkendes Beispiel und sollten dementsprechend als solches gedeutet werden. In der vorstehenden Beschreibung sind Beispielausführungsformen mit Bezug auf einen speziellen Prozessor und/oder Komponentenanordnungen beschrieben worden. Verschiedene Modifikationen und Änderungen können an solchen Ausführungsformen vorgenommen werden, ohne vom Schutzbereich der beigefügten Ansprüche (falls vorhanden) oder Beispiele abzuweichen. Die Beschreibung und die Zeichnungen sind dementsprechend in einem erläuternden statt in einem einschränkenden Sinn zu betrachten.
Es wird darauf hingewiesen, dass mit den zahlreichen hier bereitgestellten Beispielen Zusammenwirken hinsichtlich zwei, drei, vier oder mehr elektrischen Komponenten beschrieben sein kann. Das wurde jedoch nur zum Zweck der Deutlichkeit und des Beispiels getan. Es sollte erkannt werden, dass das System in jeder geeigneten Weise konsolidiert sein kann. Zusammen mit ähnlichen Konstruktionsalternativen kann jede/s der gezeigten Komponenten, Module und Elemente der Figuren in verschiedenen möglichen Konfigurationen kombiniert sein, von denen alle deutlich innerhalb des großen Anwendungsbereichs dieser Spezifikation sind. In speziellen Fällen kann es einfacher sein, eine oder mehrere der Funktionalitäten einer gegebenen Gruppe von Abläufen nur durch Bezugnahme auf eine begrenzte Anzahl von elektrischen Elementen zu beschreiben. Es sollte erkannt werden, dass die elektrischen Schaltungen der Figuren und ihre Lehren einfach skalierbar sind und sowohl eine große Anzahl von Komponenten als auch kompliziertere/höher entwickelte Anordnungen und Konfigurationen aufnehmen können. Dementsprechend sollten die bereitgestellten Beispiele den Schutzbereich nicht beschränken oder die weiten Lehren der elektrischen Schaltungen, wie sie potentiell für eine Unzahl anderer Architekturen gelten, unterdrücken.
Es wird darauf hingewiesen, dass in dieser Spezifikation Referenzen auf verschiedene Merkmale (z. B. Elemente, Strukturen, Komponenten, Schritte, Operationen, Eigenschaften, usw.), die in „einer (von mehreren) Ausführungsform“, „Beispielausführungsform“, „einer Ausführungsform“, „einer weiteren Ausführungsform“, „einigen Ausführungsformen“, „verschiedenen Ausführungsformen“, „anderen „Ausführungsformen“, „alternativen Ausführungsform“ und dergleichen enthalten sind, bedeuten sollen, dass irgendwelche solchen Merkmale in einer oder mehreren Ausführungsformen der vorliegenden Offenbarung enthalten sind, jedoch nicht notwendigerweise in derselben Ausführungsform kombiniert sind.
Es ist außerdem wichtig, darauf hinzuweisen, dass die Funktionen, die sich auf das Kalibrieren eines SAR-ADC und Umsetzung unter Verwendung eines SAR-ADC beziehen, nur einige der möglichen Funktionen darstellen, die durch die oder innerhalb der in den Figuren dargestellten Systeme ausgeführt werden können. Einige dieser Operationen können, wenn angebracht, gelöscht oder entfernt werden, oder diese Operationen können beträchtlich modifiziert oder geändert werden, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen. Zusätzlich kann der Zeitablauf dieser Operationen beträchtlich verändert werden. Die vorhergehenden betriebstechnischen Abläufe sind zum Zweck des Beispiels und der Diskussion angeboten worden. Wesentliche Flexibilität ist durch hier beschriebene Ausführungsformen dadurch bereitgestellt, dass alle geeigneten Anordnungen, Chronologie, Konfigurationen und Zeitmechanismen bereitgestellt sein können, ohne von den Lehren der vorliegenden Offenbarung abzuweichen.
Zahlreiche andere Änderungen, Ersetzungen, Variationen, Veränderungen und Modifikationen können durch einen Fachmann ermittelt werden, und es ist vorgesehen, dass die vorliegenden Offenbarung alle solchen Änderungen, Ersetzungen, Variationen, Veränderungen und Modifikationen einschließt, so dass sie in den Schutzbereich der beigefügten Ansprüche (falls vorhanden) oder Beispiele fallen. Es wird darauf hingewiesen, dass alle optionalen Merkmale der vorstehend beschriebenen Einrichtung auch in Bezug auf das Verfahren oder den Prozess, das/der hier beschrieben ist, implementiert sein können, und Besonderheiten in den Beispielen können überall in einer oder mehreren Ausführungsformen verwendet werden.
Beispiele
Beispiel 1. Verfahren zum Messen von Bit-Wertigkeitsfehlern eines Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC), wobei der SAR-ADC Entscheiden-und-Einstellen-Schalten verwendet und Reservoirkondensatoren auf dem Chip aufweist, die in individuellen Bit-Entscheidungen verwendet werden, wobei das Verfahren Folgendes umfasst: Messen eines ersten Bit-Wertigkeitsfehlers, der den ersten Bit-Kondensatoren und einem ersten Reservoirkondensator auf dem Chip der ersten Schaltungsanordnung zum Erzeugen eines ersten Bits des SAR-ADC zugeordnet ist; und Messen eines zweiten Bit-Wertigkeitsfehlers, der zweiten Bit-Kondensatoren und einem zweiten Reservoirkondensator auf dem Chip der zweiten Schaltungsanordnung, die zum Erzeugen eines zweiten Bit des SAR-ADC verwendet wird, zugeordnet ist; wobei der zweite Bit-Wertigkeitsfehler von dem ersten Bit-Wertigkeitsfehler unabhängig ist.
Beispiel 2. Verfahren nach Beispiel 1, das ferner Folgendes umfasst: Erzeugen und Speichern nur eines Kalibrierungsworts pro Bit des SAR-ADC.
Beispiel 3. Verfahren nach einem der vorhergehenden Beispiele, wobei: Messen des ersten Bit-Wertigkeitsfehlers Zeigen einer ersten effektiven Wertigkeit des ersten Bit des SAR-ADC umfasst; und/oder Messen des zweiten Bit-Wertigkeitsfehlers Zeigen einer zweiten effektiven Wertigkeit des zweiten Bit des SAR-ADC umfasst.
Beispiel 4. Verfahren nach einem der vorhergehenden Beispiele, wobei: Messen eines ersten Bit-Wertigkeitsfehlers, der den ersten Bit-Kondensatoren und dem ersten Reservoir auf dem Chip zugeordnet ist, Abtasten einer ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung umfasst; und Messen eines zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoir auf dem Chip zugeordnet ist, Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung umfasst, wobei die zweite vorbestimmte Eingabe von der ersten vorbestimmten Eingabe verschieden ist.
Beispiel 5. Verfahren nach einem der vorhergehenden Beispiele, wobei die erste vorbestimmte Eingabe ein erstes differentielles Eingangssignal umfasst und/oder die zweite vorbestimmte Eingabe ein zweites differentielles Eingangssignal umfasst.
Beispiel 6. Verfahren nach einem der vorhergehenden Beispiele, wobei: die erste vorbestimmte Eingabe den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das erste Bit, entspricht; und die zweite vorbestimmte Eingabe den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das zweite Bit, entspricht.
Beispiel 7. Verfahren nach einem der vorhergehenden Beispiele, wobei: Messen des ersten Bit-Wertigkeitsfehlers, der den ersten Bit-Kondensatoren und dem ersten Reservoir auf dem Chip zugeordnet ist, Abtasten einer ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung umfasst; und Messen des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoir auf dem Chip zugeordnet ist, Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung umfasst, wobei die zweite vorbestimmte Eingabe dieselbe wie die erste vorbestimmte Eingabe ist.
Beispiel 8. Verfahren nach einem der vorhergehenden Beispiele, wobei: die erste vorbestimmte Eingabe differentiell null ist; und die zweite vorbestimmte Eingabe differentiell null ist.
Beispiel 9. Verfahren nach einem der vorhergehenden Beispiele, das ferner Folgendes umfasst: Entladen des ersten Reservoirkondensators der ersten Schaltungsanordnung vor dem Messen des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
Beispiel 10. Verfahren nach einem der vorhergehenden Beispiele, das ferner Folgendes umfasst: Verbinden des ersten entladenen Reservoirkondensators mit den unteren Platten der ersten Bit-Kondensatoren, vor dem und/oder während des Messens des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
Beispiel 11. Verfahren nach einem der vorhergehenden Beispiele, das ferner Folgendes umfasst: Konfigurieren des ersten Reservoirkondensators und Verbinden des ersten Reservoirkondensators, so dass der erste Reservoirkondensator keine Ladung zu den ersten Bit-Kondensatoren liefert vor und/oder während des Messens des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
Beispiel 12. Einrichtung zum Messen von Bit-Wertigkeitsfehlern eines Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC), wobei der SAR-ADC Entscheiden-und-Einstellen-Schalten verwendet und Reservoirkondensatoren auf dem Chip aufweist, die in individuellen Bit-Entscheidungen verwendet wird, wobei die Einrichtung Folgendes umfasst: Mittel zum Messen eines ersten Bit-Wertigkeitsfehlers, der den ersten Bit-Kondensatoren und einem ersten Reservoirkondensator auf dem Chip der ersten Schaltungsanordnung zum Erzeugen eines ersten Bits des SAR-ADC zugeordnet ist; und Mittel zum Messen eines zweiten Bit-Wertigkeitsfehlers, der zweiten Bit-Kondensatoren und einem zweiten Reservoirkondensator auf dem Chip der zweiten Schaltungsanordnung, die zum Erzeugen eines zweiten Bit des SAR-ADC verwendet wird, zugeordnet ist; wobei der zweite Bit-Wertigkeitsfehler von dem ersten Bit-Wertigkeitsfehler unabhängig ist.
Beispiel 13. Einrichtung nach Beispiel 12, wobei: die Mittel zum Messen des ersten Bit-Wertigkeitsfehlers Mittel zum Zeigen einer ersten effektiven Wertigkeit des ersten Bit des SAR-ADC umfassen; und/oder die Mittel zum Messen des zweiten Bit-Wertigkeitsfehlers Mittel zum Zeigen einer zweiten effektiven Wertigkeit des zweiten Bit des SAR-ADC umfassen.
Beispiel 14. Einrichtung nach Beispiel 12 oder 13, wobei: die Mittel zum Messen eines ersten Bit-Wertigkeitsfehlers, der den ersten Bit-Kondensatoren und dem ersten Reservoir auf dem Chip zugeordnet ist, Mittel zum Abtasten einer ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung umfassen; und die Mittel zum Messen eines zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoir auf dem Chip zugeordnet ist, Mittel zum Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung umfassen, wobei die zweite vorbestimmte Eingabe von der ersten vorbestimmten Eingabe verschieden ist.
Beispiel 15. Einrichtung nach einem der Beispiele 12-14, die ferner Folgendes umfasst: Mittel zum Erzeugen der ersten vorbestimmten Eingabe und der zweiten vorbestimmten Eingabe.
Beispiel 16. Einrichtung nach einem der Beispiele 12-15, wobei: die erste vorbestimmte Eingabe den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das erste Bit, entspricht; und die zweite vorbestimmte Eingabe den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das zweite Bit, entspricht.
Beispiel 17. Einrichtung nach einem der Beispiele 12-16, wobei: die Mittel zum Messen des ersten Bit-Wertigkeitsfehlers, der den ersten Bit-Kondensatoren und dem ersten Reservoir auf dem Chip zugeordnet ist, Mittel zum Abtasten einer ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung umfassen; und die Mittel zum Messen des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoir auf dem Chip zugeordnet ist, Mittel zum Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung umfassen, wobei die zweite vorbestimmte Eingabe dieselbe wie die erste vorbestimmte Eingabe ist.
Beispiel 18. Einrichtung nach einem der Beispiele 12-17, wobei: die erste vorbestimmte Eingabe differentiell null ist; und die zweite vorbestimmte Eingabe differentiell null ist.
Beispiel 19. Einrichtung nach einem der Beispiele 12-18, die ferner Folgendes umfasst: Mittel zum Entladen des ersten Reservoirkondensators der ersten Schaltungsanordnung vor dem Messen des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
Beispiel 20. Einrichtung nach einem der Beispiele 12-19, die ferner Folgendes umfasst: Mittel zum Verbinden des ersten entladenen Reservoirkondensator mit den unteren Platten der ersten Bit-Kondensatoren vor dem und/oder während des Messens des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
Beispiel 21. Einrichtung nach einem der Beispiele 12-20, die ferner Folgendes umfasst: Mittel zum Konfigurieren des ersten Reservoirkondensators und Verbinden des ersten Reservoirkondensators, so dass der erste Reservoirkondensator keine Ladung zu den ersten Bit-Kondensatoren liefert vor und/oder während des Messens des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
Beispiel 22. Einrichtung nach einem der Beispiele 12-21, die ferner Folgendes umfasst: Mittel, die auf dem Chip mit dem SAR-ADC bereitgestellt sind, zum Erzeugen der ersten vorbestimmten Eingabe und der zweiten vorbestimmten Eingabe.
Beispiel A. Einrichtung, die Mittel zum Ausführen einer oder mehrerer der hier beschriebenen Funktionen umfasst.
Beispiel 101 ist ein Analog/Digital-Umsetzer für Register mit schrittweiser Näherung (SAR-ADC) zum Umsetzen einer analogen Eingabe in eine digitale Ausgabe mit signalunabhängigen Bit-Wertigkeiten. Der SAR-ADC umfasst mehrere kapazitive Digital/Analog-Umsetzer-Einheiten (DAC-Einheiten), die mehreren Bit-Prüfungen entsprechen. Jede kapazitive DAC-Einheit umfasst: einen oder mehrere Bit-Kondensatoren, die einer speziellen Bit-Wertigkeit entsprechen, zum direkten Abtasten der analogen Eingabe und Erzeugen von Ausgaben der kapazitiven DAC-Einheit, und einen Referenzkondensator auf dem Chip, der für die einen oder die mehreren Bit-Kondensatoren dediziert ist, die der speziellen Bit-Wertigkeit entsprechen, zum Ziehen von Ladung aus einer Referenzspannung und gemeinsamen Verwenden der Ladung mit dem einen oder den mehreren Bit-Kondensatoren. Der SAR-ADC umfasst ferner einen Komparator, der mit den Ausgängen der kapazitiven DAC-Einheiten gekoppelt ist, zum Erzeugen einer Entscheidungsausgabe für jede Bit-Prüfung, und eine Logik-Einheit eines Registers für schrittweise Näherung (SAR-Logik-Einheit), die mit dem Ausgang des Komparators gekoppelt ist, zum Steuern von Schaltern in den kapazitiven DAC-Einheiten basierend auf der Entscheidungsausgabe und Erzeugen der digitalen Ausgabe, die für die analoge Eingabe repräsentativ ist.
In Beispiel 102 kann der SAR-ADC von Beispiel 101 ferner ein Speicherelement zum Speichern von Fehlerkoeffizienten zum Kalibrieren von Bit-Wertigkeiten der mehreren kapazitiven DAC-Einheiten enthalten, wobei die Fehlerkoeffizienten von der analogen Eingabe und/oder digitalen Ausgabe unabhängig sind.
In Beispiel 103 kann der SAR-ADC eines der Beispiele 101-102 ferner die mehreren Bit-Prüfungen enthalten, die Bit-Prüfungen zum Auflösen höchstwertiger Bits der digitalen Ausgabe entsprechen.
In Beispiel 104 kann der SAR-ADC eines der Beispiele 101-103 ferner eine oder mehrere weitere kapazitive DAC-Einheiten enthalten, die einer oder mehreren anderen Bit-Prüfungen entsprechen, wobei die eine oder mehreren weiteren kapazitiven DAC-Einheiten eines oder mehrere aus dem Folgenden gemeinsam verwenden: einen einzelnen Reservoirkondensator, eine Referenzquelle aus einem Referenzpuffer auf dem Chip und eine Referenz außerhalb des Chips.
In Beispiel 105 kann der SAR-ADC eines der Beispiele 101-104 ferner den Referenzkondensator enthalten, der für den einen oder die mehreren Bit-Kondensatoren dediziert ist, die bis zu der Referenzspannung während der Abtastphase geladen sind.
In Beispiel 106 kann der SAR-ADC eines der Beispiele 101-105 ferner enthalten, dass der eine oder die mehreren Bit-Kondensatoren die analoge Eingabe während einer Abtastphase direkt abtasten.
In Beispiel 107 kann der SAR-ADC eines der Beispiele 101-106 ferner Folgendes enthalten: jeder aus dem einen oder den mehreren Bit-Kondensatoren weist eine erste Platte und eine zweite Platte auf, und die ersten Platten des einen oder der mehreren Bit-Kondensatoren sind differentiell kurzgeschlossen, um an einer Gleichtaktspannung auszuschwingen, um ein abgetastetes Eingangssignal in dem einen oder den mehreren Bit-Kondensatoren zu den zweiten Platten des einen oder der mehreren Bit-Kondensatoren nach einer Abtastphase der und vor einer Umsetzungsphase zu übertragen.
In Beispiel 108 kann der SAR-ADC eines der Beispiele 101-107 ferner Folgendes enthalten: der eine oder die mehreren Bit-Kondensatoren umfassen einen ersten Bit-Kondensator und einen zweiten Bit-Kondensator, wobei jeder Bit-Kondensator eine erste Platte und eine zweite Platte aufweist, wobei die Platten des dedizierten Referenzkondensators mit einer ersten Platte des ersten Bit-Kondensators und einer ersten Platte eines zweiten Bit-Kondensator entweder direkt oder über Kreuz verbunden sind, um Ladung zu dem einen oder den mehreren Bit-Kondensatoren während einer Umsetzungsphase zu verteilen, und eine zweite Platte des ersten Bit-Kondensators und eine zweite Platte des zweiten Bit-Kondensators mit Eingängen des Komparators verbunden sind zum Auslösen der Entscheidungsausgabe während der Umsetzungsphase der speziellen Bit-Prüfung.
In Beispiel 109 kann der SAR-ADC eines der Beispiele 101-108 ferner Folgendes enthalten: nur Bit-Kondensator(en) einer Teilmenge der kapazitiven DAC-Einheiten tasten die analoge Eingabe während einer Abtastphase direkt ab, während Bit-Kondensator(en) des Rests der kapazitiven DAC-Einheit(en) die analoge Eingabe während der Abtastphase nicht abtasten.
In Beispiel 110 kann der SAR-ADC eines der Beispiele 101-109 ferner einen zusätzlichen Analog/Digital-Umsetzer zum Umsetzen der analogen Eingabe in eine Anzahl höchstwertiger Bits enthalten, wobei die höchstwertigen Bits Schalter in derselben Anzahl von kapazitiven DAC-Einheiten zum Einfügen des Referenzkondensators in einer korrekten Orientierung während einer Umsetzungsphase steuern.
In Beispiel 111 kann der SAR-ADC eines der Beispiele 101-110 ferner enthalten, dass erste Platten der Bit-Kondensatoren nicht kurzgeschlossen sind, um auf eine Gleichtaktspannung auszuschwingen, bevor der Referenzkondensator auf dem Chip Ladung mit den Bit-Kondensatoren gemeinsam verwendet.
In Beispiel 112 kann der SAR-ADC eines der Beispiele 101-111 ferner eine Referenzquelle auf dem Chip zum Bereitstellen der Referenzspannung enthalten.
In Beispiel 113 der SAR-ADC eines der Beispiele 101-112, wobei die Referenzspannung durch eine Referenzquelle außerhalb des Chips durch Chip-Bondverdrahtung bereitgestellt ist.
Beispiel 114 ist ein schnelles Verfahren zum Umsetzen einer analogen Eingabe in eine digitale Ausgabe unter Verwendung eines flächeneffizienten Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC) mit signalunabhängigen Bit-Wertigkeiten. Das Verfahren enthält Folgendes: Direktes Verfolgen und Abtasten einer Eingabe durch Bit-Kondensatoren einer ersten kapazitiven Digital/Analog-Umsetzer-Einheit (DAC-Einheit) aus mehreren kapazitiven Digital/Analog-Umsetzer-Einheiten (DAC-Einheiten) in dem SAR-ADC, wobei jede kapazitive DAC-Einheit einer speziellen Bit-Prüfung entspricht, Laden eines Referenzkondensators auf dem Chip auf eine Referenzspannung, wobei der Referenzkondensator auf dem Chip aus mehreren Referenzkondensatoren auf dem Chip ist und jeder Referenzkondensator auf dem Chip für Bit-Kondensatoren einer entsprechenden kapazitiven DAC-Einheit dediziert ist, und gemeinsames Verwenden von Ladung während einer Bit-Prüfung durch den Referenzkondensator auf dem Chip mit den Bit-Kondensatoren, für die der Referenzkondensator auf dem Chip dediziert ist.
In Beispiel 115 kann das Verfahren von Beispiel 114 ferner differentielles Kurzschließen erster Platten der Bit-Kondensatoren enthalten, um auf eine Gleichtaktspannung auszuschwingen, bevor der Referenzkondensator auf dem Chip Ladung mit den Bit-Kondensatoren gemeinsam verwendet.
In Beispiel 116 kann das Verfahren von Beispiel 114 oder 115 ferner Verfolgen und Abtasten der analogen Eingabe enthalten, was Folgendes umfasst: Schließen erster Schalter, um den analogen Eingang mit ersten Platten von Bit-Kondensatoren zu verbinden, um die analoge Eingabe direkt zu verfolgen, Öffnen der ersten Schalter, um die analoge Eingabe auf die Bit-Kondensatoren abzutasten, und Schließen eines zweiten Schalters, um die abgetastete analoge Eingabe zu den zweiten Platten der Bit-Kondensatoren zu übertragen.
In Beispiel 117 kann das Verfahren eines der Beispiele 114-116 ferner Laden des Referenzkondensators auf dem Chip enthalten, was Folgendes umfasst: Schließen dritter Schalter, um eine erste Platte des Referenzkondensators auf dem Chip mit einer Referenzspannung zu verbinden und eine zweite Platte des Referenzkondensators auf dem Chip mit einer komplementären Referenzspannung zu verbinden, und Öffnen der dritten Schalter, um den Referenzkondensator auf dem Chip von der Referenzspannung und der komplementären Referenzspannung zu trennen.
In Beispiel 118 kann das Verfahren eines der Beispiele 114-117 ferner gemeinsames Verwenden von Ladung durch den Referenzkondensator enthalten, was selektives Schließen vierter Schalter, um Platten des Referenzkondensators mit den ersten Platten der Bit-Kondensatoren zu verbinden, um den Referenzkondensator in einer Orientierung basierend auf einem Rückführungssignal des SAR-ADC einzufügen, umfasst.
Beispiel AAA ist ein Verfahren zum Ausführen eines hier beschriebenen Verfahrens zum Umsetzen einer analogen Eingabe in eine digitale Ausgabe unter Verwendung der hier beschriebenen dedizierten Referenzkondensatoren auf dem Chip.
Beispiel BBB ist eine Einrichtung, die Mittel zum Ausführen eines hier beschriebenen Verfahrens zum Umsetzen einer analogen Eingabe in eine digitale Ausgabe unter Verwendung der hier beschriebenen dedizierten Referenzkondensatoren auf dem Chip umfasst.
Beispiel 119 ist mehrere kapazitive Digital/Analog-Umsetzer-Einheiten (DAC-Einheiten) für einen Analog/Digital-Umsetzer für Register mit schrittweiser Näherung (SAR-ADC), dessen Bit-Wertigkeiten signalunabhängig sind. Jede kapazitive DAC-Einheit umfasst ein Paar von Bit-Kondensatoren, wobei das Paar von Bit-Kondensatoren verbunden werden kann, um ein analoges Eingangssignal in den SAR-ADC während einer Abtastphase zu verfolgen, und das Paar von Bit-Kondensatoren Eingaben für einen Komparator während der Umsetzungsphase erzeugt, und einen dedizierten Referenzkondensator auf dem Chip, der für das Paar von Bit-Kondensatoren dediziert ist, wobei der dedizierte Referenzkondensator auf dem Chip mit einer Referenzspannung während der Abtastphase verbunden werden kann und der dedizierte Referenzkondensator mit dem Paar von Bit-Kondensatoren zum gemeinsamen Verwenden von Ladung mit dem Paar von Bit-Kondensatoren während der Umsetzungsphase verbunden sein kann.
In Beispiel 120 können die mehreren kapazitiven DAC-Einheiten von Anspruch 117 ferner enthalten, dass zwei Platten aus einem Paar von Bit-Kondensatoren differentiell mit einer Gleichtaktspannung des analogen Eingangssignals, das auf die Bit-Kondensatoren abgetastet wird, kurzgeschlossen sind, bevor der Referenzkondensator Ladung mit dem Paar von Bit-Kondensatoren gemeinsam verwendet.
In Beispiel 121 können die mehreren kapazitiven DAC-Einheiten nach Anspruch 117 ferner eines oder mehrere der in den vorstehenden Beispielen 101-113 beschriebenen Merkmale enthalten.

Claims

Verfahren zum Messen von Bit-Wertigkeitsfehlern eines Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC), wobei der SAR-ADC Entscheiden-und-Einstellen-Schalten verwendet und Reservoirkondensatoren auf dem Chip aufweist, die in individuellen Bit-Entscheidungen verwendet werden, wobei das Verfahren Folgendes umfasst: Messen eines ersten Bit-Wertigkeitsfehlers, der einem ersten Bit-Kondensator und einem ersten Reservoirkondensator auf dem Chip der ersten Schaltungsanordnung zum Erzeugen eines ersten Bit des SAR-ADC zugeordnet ist, umfassend Abtasten einer ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung; und Messen eines zweiten Bit-Wertigkeitsfehlers, der zweiten Bit-Kondensatoren und einem zweiten Reservoirkondensator auf dem Chip der zweiten Schaltungsanordnung, die zum Erzeugen eines zweiten Bit des SAR-ADC verwendet wird, zugeordnet ist, umfassend Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung; wobei der zweite Bit-Wertigkeitsfehler von dem ersten Bit-Wertigkeitsfehler unabhängig gemacht wird durch Einfügen des ersten Reservoirkondensators und des zweiten Reservoirkondensators in gleicher Weise wie während einer normalen Umsetzungsfolge während des Messens des ersten Bitgewichtsfehlers und durch Auswählen der ersten vorbestimmten Eingabe, die den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das erste Bit, entspricht; und Auswählen der zweiten vorbestimmten Ausgabe, die den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das zweite Bit, entspricht.
Verfahren nach Anspruch 1, das ferner Folgendes umfasst: Erzeugen und Speichern nur eines Kalibrierungsworts pro Bit des SAR-ADC.
Verfahren nach Auspruch 1 oder 2, wobei: Messen des ersten Bit-Wertigkeitsfehlers Zeigen einer ersten effektiven Wertigkeit des ersten Bit des SAR-ADC umfasst; und/oder Messen des zweiten Bit-Wertigkeitsfehlers Zeigen einer zweiten effektiven Wertigkeit des zweiten Bit des SAR-ADC umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei: die zweite vorbestimmte Eingabe von der ersten vorbestimmten Eingabe verschieden ist.
Verfahren nach Anspruch 4, wobei die erste vorbestimmte Eingabe ein erstes differentielles Eingangssignal umfasst und/oder die zweite vorbestimmte Eingabe ein zweites differentielles Eingangssignal umfasst.
Verfahren nach Anspruch 1, wobei: Messen des ersten Bit-Wertigkeitsfehlers, der den ersten Bit-Kondensatoren und dem ersten Reservoir auf dem Chip zugeordnet ist, Abtasten einer ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung umfasst; und Messen des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoir auf dem Chip zugeordnet ist, Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung umfasst, wobei die zweite vorbestimmte Eingabe dieselbe wie die erste vorbestimmte Eingabe ist.
Verfahren nach Anspruch 6, wobei: die erste vorbestimmte Eingabe differentiell null ist; und die zweite vorbestimmte Eingabe differentiell null ist.
Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: Entladen des ersten Reservoirkondensators der ersten Schaltungsanordnung vor dem Messen des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
Verfahren nach Anspruch 1, das ferner Folgendes umfasst: Verbinden des ersten entladenen Reservoirkondensators mit den unteren Platten der ersten Bit-Kondensatoren, vor dem und/oder während des Messens des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
Verfahren nach Anspruch 1, das ferner Folgendes umfasst: Konfigurieren des ersten Reservoirkondensators und Verbinden des ersten Reservoirkondensators, so dass der erste Reservoirkondensator keine Ladung zu den ersten Bit-Kondensatoren liefert vor dem und/oder während des Messens des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
Einrichtung zum Messen von Bit-Wertigkeitsfehlern eines Analog/Digital-Umsetzers für Register mit schrittweiser Näherung (SAR-ADC), wobei der SAR-ADC Entscheiden-und-Einstellen-Schalten verwendet und Reservoirkondensatoren auf dem Chip aufweist, die in individuellen Bit-Entscheidungen verwendet werden, wobei die Einrichtung Folgendes umfasst: Mittel zum Messen eines ersten Bit-Wertigkeitsfehlers, der einem ersten Bit-Kondensator und einem ersten Reservoirkondensator auf dem Chip der ersten Schaltungsanordnung zum Erzeugen eines ersten Bit des SAR-ADC zugeordnet ist, umfassend Mittel zum Abtasten einer ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung; und Mittel zum Messen eines zweiten Bit-Wertigkeitsfehlers, der zweiten Bit-Kondensatoren und einem zweiten Reservoirkondensator auf dem Chip der zweiten Schaltungsanordnung, die zum Erzeugen eines zweiten Bit des SAR-ADC verwendet wird, zugeordnet ist, umfassend Mittel zum Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung; und wobei der zweite Bit-Wertigkeitsfehler von dem ersten Bit-Wertigkeitsfehler unabhängig gemacht wird durch Mittel zum Einfügen des ersten Reservoirkondensators und des zweiten Reservoirkondensators in gleicher Weise wie während einer normalen Umsetzungsfolge während des Messens des ersten Bitgewichtsfehlers und durch Auswählen der ersten vorbestimmten Eingabe, die den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das erste Bit, entspricht; und Auswählen der zweiten vorbestimmten Ausgabe, die den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das zweite Bit, entspricht.
Einrichtung nach Anspruch 11, wobei: die Mittel zum Messen des ersten Bit-Wertigkeitsfehlers Mittel zum Zeigen einer ersten effektiven Wertigkeit des ersten Bit des SAR-ADC umfassen; und/oder die Mittel zum Messen des zweiten Bit-Wertigkeitsfehlers Mittel zum Zeigen einer zweiten effektiven Wertigkeit des zweiten Bit des SAR-ADC umfassen.
Einrichtung nach Anspruch 11, wobei: die zweite vorbestimmte Eingabe von der ersten vorbestimmten Eingabe verschieden ist.
Einrichtung nach Anspruch 13, die ferner Folgendes umfasst: Mittel zum Erzeugen der ersten vorbestimmten Eingabe und der zweiten vorbestimmten Eingabe.
Einrichtung nach Anspruch 11, wobei: die Mittel zum Messen des ersten Bit-Wertigkeitsfehlers, der den ersten Bit-Kondensatoren und dem ersten Reservoir auf dem Chip zugeordnet ist, Mittel zum Abtasten einer ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung umfassen; und die Mittel zum Messen des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoir auf dem Chip zugeordnet ist, Mittel zum Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung umfassen, wobei die zweite vorbestimmte Eingabe dieselbe wie die erste vorbestimmte Eingabe ist.
Einrichtung nach Anspruch 15, die ferner Folgendes umfasst: Mittel, die mit dem SAR-ADC auf dem Chip bereitgestellt sind, zum Erzeugen der ersten vorbestimmten Eingabe und der zweiten vorbestimmten Eingabe, wobei die erste vorbestimmte Eingabe differentiell null ist und die zweite vorbestimmte Eingabe differentiell null ist.
Einrichtung nach Anspruch 11, die ferner Folgendes umfasst: Mittel zum Konfigurieren des ersten Reservoirkondensators und Verbinden des ersten Reservoirkondensators, so dass der erste Reservoirkondensator keine Ladung zu den ersten Bit-Kondensatoren liefert vor dem und/oder während des Messens des zweiten Bit-Wertigkeitsfehlers, der den zweiten Bit-Kondensatoren und dem zweiten Reservoirkondensator auf dem Chip zugeordnet ist.
Analog/Digital-Umsetzer für Register mit schrittweiser Näherung (SAR-ADC), wobei der SAR-ADC Entscheiden-und-Einstellen-Schalten verwendet, wobei der SAC-ADC Folgendes umfasst: Schaltungsanordnungen zum Umsetzen einer analogen Eingabe in den SAR-ADC in eine digitale Ausgabe, die ein erstes und ein zweites Bit umfasst; erste und zweite Reservoirkondensatoren auf dem Chip, die in individuellen Bit-Entscheidungen verwendet werden; Mittel zum Messen eines ersten Bit-Wertigkeitsfehlers, der einem ersten Bit-Kondensator und einem ersten Reservoirkondensator auf dem Chip der ersten Schaltungsanordnung zum Erzeugen eines ersten Bit des SAR-ADC zugeordnet ist umfassend Mittel zum Abtasten einer ersten vorbestimmten Eingabe unter Verwendung der ersten Schaltungsanordnung; und Mittel zum Messen eines zweiten Bit-Wertigkeitsfehlers, der zweiten Bit-Kondensatoren und einem zweiten Reservoirkondensator auf dem Chip der zweiten Schaltungsanordnung, die zum Erzeugen eines zweiten Bit des SAR-ADC verwendet wird, zugeordnet ist, umfassend Mittel zum Abtasten einer zweiten vorbestimmten Eingabe unter Verwendung der zweiten Schaltungsanordnung; wobei der zweite Bit-Wertigkeitsfehler von dem ersten Bit-Wertigkeitsfehler unabhängig gemacht wird durch Mittel zum Einfügen des ersten Reservoirkondensators und des zweiten Reservoirkondensators in gleicher Weise wie während einer normalen Umsetzungsfolge während des Messens des ersten Bitgewichtsfehlers und durch Auswählen der ersten vorbestimmten Eingabe, die den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das erste Bit, entspricht; und Auswählen der zweiten vorbestimmten Ausgabe, die den null oder mehr Bit-Wertigkeiten von Bits des SAR-ADC, die höherwertig sind als das zweite Bit, entspricht.