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GEBIET DER ERFINDUNG
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Die
vorliegende Erfindung betrifft eine elektronische Vorrichtung und
ein Verfahren zur Analog-Digital-Wandlung unter Verwendung von sukzessiver
Approximation.
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HINTERGRUND
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Die
sukzessive Approximation ist eine der Grundprinzipien für
die Analog-Digital-Wandlung. Die allgemeine Funktionalität
und der allgemeine Betrieb von Analog-Digital-Wandlern (ADCs) mit
einem Register für sukzessive Approximation (SAR, engl.
Successive Approximation Register) sind auf dem Fachgebiet bekannt. SAR-ADCs
vergleichen die analoge Eingangsspannung mit Referenzspannungspegeln,
die von einem Digital-Analog-Wandler (DAC) erzeugt werden können.
Während eines ersten Taktzyklus kann die abgetastete Eingangsspannung
mit der halben von dem DAC ausgegebenen Referenzspannung verglichen
werden. Wenn das Ergebnis des Vergleichs anzeigt, dass die Eingangsspannung
höher ist als die halbe Referenzspannung, wird eine entsprechende
Bitentscheidung bezüglich des höchstwertigen Bits
(MSB, engl. Most Significant Bit) getroffen. Während des
nächsten Taktzyklus wird die Eingangsspannung entsprechend
der vorhergehenden MSB-Entscheidung mit drei Vierteln oder einem
Viertel der Referenzspannung verglichen, und es wird eine weitere
Bitentscheidung bezüglich des Bits mit dem nächstniedrigeren
Wert (MSB-1) getroffen. Der Umwandlungsvorgang setzt dementsprechend
fort, und die DAC-Ausgangsspannung konvergiert sukzessiv zur analogen
Eingangsspannung, während ein Bit während jedes
Taktzyklus ausgewertet wird. Der SAR-ADC ist so ausgebildet, dass
nach Abschluss der Umwandlung die in den DAC eingegebene digitale
Zahl die digitalisierte Eingangsspannung darstellt.
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Da
genaue DAC-Spannungen erforderlich sind, werden häufig
kapazitive DACs (CDACs) verwendet, die eine Vielzahl von Kondensatoren
aufweisen. Eine derartige bekannte Analog-Digital-Wandlerstufe mit
einem CDAC ist in 1 gezeigt. Der CDAC hat eine
positive Seite mit Abtastkondensatoren C1p–CNp und eine negative
Seite mit Kondensatoren C1n–CNn. Die Kondensatoren C1p
und C1n können das höchstwertige Bit (MSB) auswerten,
und die Kondensatoren CNp und CNn können das niedrigstwertige
Bit (LSB, engl. Least Significant Bit) auswerten. Die gemeinsamen
Knoten VCPOS und VCNEG jedes der Kondensatoren C1p–CNp und
C1n–CNn können über Abtast-Halte-Schalter
SWHp, SWHn an eine Gleichtaktspannung VCM gekoppelt sein. Die andere
Seite jedes der Kondensatoren C1p–CNp und C1n–CNn
kann an eine positive Referenzspannung +REF, eine negative Referenzspannung –REF
oder eine symmetrische Eingangsspannung INp, INn gekoppelt sein.
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Die
analoge Eingangsspannung kann direkt mit den Kondensatoren C1p–CNp
und C1n–CNn abgetastet werden, indem die Schalter SWHn,
SWHp geschlossen (die Schalter sind leitend) und INp und INn so an
die andere Seite einiger oder aller Kondensatoren gekoppelt werden,
dass eine Ladung, die der Größe der Kondensatoren
entspricht und zur Amplitude der Eingangsspannung proportional ist,
an den Abtastkondensatoren vorhanden ist. Die abgetastete Ladung
wird schrittweise neu auf die Kondensatoren des CDAC verteilt. Die
Höhe der Eingangsspannung wird im Wesentlichen bestimmt,
indem die anderen Seiten der Kondensatoren selektiv und nacheinander
zwischen den verschiedenen Referenzspannungspegeln +REF und –REF
umgeschaltet werden und der festgestellte Spannungspegel an den
gemeinsamen Knoten VCPOS, VCNEG verglichen wird. Das Umschalten
der anderen Seite jedes der Vielzahl von Kondensatoren wird durch
zahlreiche Schalter S1n–SNn, S1p–SNp durchführt,
die von Steuersignalen CDACCNTL gesteuert werden, die in Reaktion
auf die Komparatorausgabe COMPOUT bei jedem Schritt des Umwandlungsvorgangs
von der Steuerstufe SAR-CNTL bereitgestellt werden. Die Kondensatoren
mit der größten Kapazität C1p, C1n können
als erste mit einem bestimmten Referenzspannungspegel verbunden
werden, während die übrigen Kondensatoren C2p–CNp,
C2–CNn mit einem anderen Referenzspannungspegel verbunden
werden. Die Spannung an den gemeinsamen Knoten VCPOS, VCNEG, die
mit einem positiven bzw. negativen Eingang eines Komparators CMP
verbunden sind, wird dann verglichen, und der Ausgang ADCOUT des
Komparators CMP stellt die Bitwerte des digitalen Ausgabeworts DOUT
bitweise dar, angefangen mit dem höchstwertigen Bit (MSB).
Die Kondensatoren C1p–CNp und C1n–CNn werden entsprechend
dem Signal am Ausgang ADCOUT des Komparators CMP (d. h. dem Vergleichsergebnis)
einzeln nacheinander entweder mit dem ersten oder mit dem zweiten
Referenzspannungspegel +REF oder –REF verbunden und verbleiben
während der nachfolgenden Umwandlungsschritte in der Position.
Die Zwischenergebnisse werden in einem Register (Register für
sukzessive Approximation) gespeichert, das sich zusammen mit weiterer
Logik zur Steuerung des Analog-Digital-Umwandlungsvorgangs in einer
Steuerstufe befindet, die als Steuerstufe SAR-CNTL mit einem Register
für sukzessive Approximation bezeichnet wird. Die Steuerstufe
SAR-CNTL kann einen Eingang zum Empfangen eines Taktsignals CLK
und einen Eingang zum Empfangen eines Startsignals START haben,
das angibt, dass eine Umwandlung begonnen werden soll. Die Steuerstufe
SAR-CNTL liefert das digitale Ausgabewort, das den digitalen Wert
der abgetasteten Eingangsspannung am Ausgangsknoten DOUT darstellt.
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Aktuelle
elektronische Vorrichtungen und entsprechende Halbleiterfertigungsverfahren
verwenden üblicherweise Versorgungsspannungen von 5 V oder
weniger, um Energie zu sparen und die Geschwindigkeit zu erhöhen.
Die Versorgungsspannung begrenzt den Eingangssignalbereich der ADCs.
Um ein Eingangssignal von +/–10 V umzuwandeln, bei dem
es sich um einen üblichen Industriestandard handelt, wird
das Signal entweder mit einem resistiven Teiler oder einem kapazitiven
Teiler geteilt, damit der Eingangssignalspannungsbereich im Eingangsspannungsbereich
des Komparators liegt, der grundsätzlich zwischen Masse
und dem Versorgungsspannungspegel liegen kann. Durch die Teilung
des Eingangssignals wird jedoch das Signal/Rausch-Verhältnis
(SNR, engl. Signal-to-Noise Ratio) des ADC verringert. Bei einem
Versorgungsspannungsbereich von 5 V und einem Eingangsbereich von
beispielsweise +/–10 V (d. h. für einen Eingangsbereich von
+/–10 V ist eine Teilung durch 4 erforderlich), entspricht
das niedrigstwertige Bit (LSB) eines 16-Bit-Wandlers 76 μV,
obwohl es 305 μV betragen könnte, wenn das Signal
nicht geteilt wäre. Der Eingangsbereich könnte beispielsweise
auch bei +/–5 V oder +/–12 V liegen. Ein typischer
aktueller 16-Bit-SAR-Wandler hat einen Rauschpegel, der für
jede Eingangsgleichspannung am Ausgang 2 bis 6 LSB beträgt.
Um den relativ großen Eingangsspannungsbereich behandeln
zu können, werden Hochspannungstransistoren benötigt. Übliche
5 V-Halbleiterherstellungsverfahren sehen Hochspannungstransistoren
vor, so dass ADCs verfügbar sind, die selbst bei einem
Niederspannungskern, der beispielsweise mit der Versorgungsspannung
von 5 V läuft, einen hohen Eingangsspannungsbereich haben.
Das Teilen des Eingangssignals ist jedoch immer notwendig, wodurch
das erreichbare Signal/Rausch-Verhältnis verringert wird.
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Darüber
hinaus arbeiten die analogen Kerne herkömmlicher Analog-Digital-Wandler
gewöhnlich mit einer unipolaren Niederspannungsversorgung.
Die maximale Spannungsschwankung der hochohmigen Knoten VCNEG, VCPOS
innerhalb des SAR-ADC, die auf dem Prinzip der Ladungsneuverteilung
beruhen, wird durch den maximalen Versorgungsspannungsbereich begrenzt.
Die Halte-Schalter SWHp, SWHn, die dazu dienen, Ladung an den Kondensatoren
zu speichern, umfassen gewöhnlich NMOS- und PMOS-Transistoren, üblicherweise
in Form von Transfergates. Der Bulk-Anschluss der NMOS-Transistoren
ist gewöhnlich mit dem niedrigsten Potential verbunden,
das bei unipolaren Versorgungen Masse ist. Der Bulk-Anschluss der PMOS-Transistoren
ist üblicherweise mit dem Versorgungsspannungspegel verbunden.
Wenn die hochohmigen Knoten (die gemeinsamen Knoten VCNEG, VCPOS)
den zulässigen Spannungsbereich verlassen, können
die Bulk-Dioden in Durchlassrichtung vorgespannt werden. Der Ladungsverlust
an den hochohmigen Knoten kann die Leistung erheblich verringern.
Um eine Streuung durch parasitäre Dioden zu vermeiden,
wird eine Gleichtaktspannung VCM benötigt. Bei unipolaren
Versorgungsspannungen liegt der Gleichtaktspannungspegel VCM irgendwo
zwischen Masse und Versorgungsspannungspegel (d. h. höher
als Masse). Um eine gute Performance (d. h. zum Beispiel eine gute
gesamte harmonische Verzerrung THD (engl. Total Harmonic Distortion))
zu gewährleisten, wird ein schneller Spannungs-Buffer BU
benötigt. Dieser Buffer BU verbraucht jedoch kontinuierlich
Leistung während der Abtastphase. Wenn eine sehr kurze
Erfassungszeit erforderlich ist, kann der Gesamtleistungsverbrauch
aktiver Komponenten (insbesondere der Energieverbrauch des Buffer BU)
wesentlich erhöht werden.
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KURZZUSAMMENFASSUNG
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Die
Erfindung stellt eine elektronische Vorrichtung zur Analog-Digital-Wandlung
unter Verwendung von sukzessiver Approximation bereit. Die Vorrichtung
weist eine erste Analog-Digital-Umwandlungsstufe mit einer ersten
Vielzahl von Kondensatoren auf. Eine Seite mindestens eines Kondensators
der ersten Vielzahl von Kondensatoren kann nach dem Abtasten einer
Eingangsspannung mit der ersten Vielzahl von Kondensatoren potentialfrei
belassen werden. Es ist jedoch auch möglich, mehr als einen
der Kondensatoren potentialfrei zu belassen. Es ist eine Vielzahl
von Schaltern vorgesehen, um eine Seite jedes Kondensators aus der Vielzahl
von Kondensatoren mit einem ersten Referenzspannungspegel oder einem
zweiten Referenzspannungspegel zu verbinden. Eine Steuerstufe ist
so gekoppelt, dass der mindestens eine Kondensator, der potentialfrei
belassen wird, in Reaktion auf einen von einer zweiten Analog-Digital-Umwandlungsstufe
durchgeführten Umwandlungsschritt mit dem ersten Referenzspannungspegel
oder dem zweiten Referenzspannungspegel verbunden wird. Die erste
Vielzahl von Kondensatoren ist mit einer Seite an einem gemeinsamen
Knoten gekoppelt. Die erste Analog-Digital-Umwandlungsstufe kann
ferner so betrieben werden, dass der gemeinsame Knoten während
der Analog-Digital-Wandlung an einen Versorgungsspannungspegel (Masse
wird bei diesem Aspekt der Erfindung als vorteilhafter Versorgungsspannungspegel
betrachtet) gekoppelt wird. Der potentialfreie Zustand eines Kondensators
kann auch dadurch erreicht werden (und praktisch bedeuten), dass
der Kondensator über einen sehr hohen ohmschen Widerstand
gekoppelt wird, solange die Ladung am Kondensator ausreichend aufrechterhalten
wird.
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Gemäß diesem
Aspekt der Erfindung kann eine hohe Eingangsspannung mit der ersten
Vielzahl von Kondensatoren abgetastet werden (d. h. mit einer kapazitiven
Anordnung, die eine kapazitive Digital-Analog-Umwandlungsstufe eines
SAR-ADC sein kann), ohne dass die Eingangsspannung vor der Durchführung der
Umwandlung geteilt werden muss. Die erste Vielzahl von Kondensatoren
ist mit einer Seite mit einem gemeinsamen Knoten verbunden, durch
den während der Umwandlung Ladung neu verteilt wird. Die
Spannung am gemeinsamen Knoten muss während des Vorgangs
der sukzessiven Approximation konvergieren und sollte den Eingangsbereich
des Komparators nicht überschreiten. Um Eingangsspannungspegel
zu behandeln, die über dem maximalen Eingangsspannungsbereich
des Komparators liegen, wird der erste Umwandlungsschritt (oder
die ersten Umwandlungsschritte) von einem weiteren ADC durchgeführt,
d. h. von der zweiten Analog-Digital-Umwandlungsstufe. Die zweite
Analog-Digital-Umwandlungsstufe kann jede Art von ADC sein, und
sie kann vorteilhafterweise eine geringere Gesamtperformance haben
als die erste Analog-Digital-Umwandlungsstufe (d. h. sie kann ein
geringeres Signal/Rausch-Verhältnis, eine geringere Auflösung
etc. haben). Der zweite Analog-Digital-Umwandlungsschritt benötigt
daher möglicherweise weniger Chip-Fläche oder
Kalibrierung. Die zweite Analog-Digital-Umwandlungsstufe kann vorteilhafterweise
für Bitentscheidungen eingesetzt werden, die den bzw. die
potentialfreien Kondensator(en) der ersten Analog-Digital-Umwandlungsstufe betreffen.
Der bzw. die potentialfreie(n) Kondensator(en) in der ersten Analog-Digital-Umwandlungsstufe
wird bzw. werden in Übereinstimmung mit der von der zweiten
Analog-Digital-Umwandlungsstufe getroffenen Entscheidung an Referenzspannungspegel
gekoppelt (Masse wird auch als Referenzspannungspegel betrachtet).
Der bzw. die potentialfreie(n) Kondensator(en) und die erste Vielzahl
von Kondensatoren sind so bemessen, dass die Konvergenz des Vorgangs
der sukzessiven Approximation sichergestellt ist, wenn der bzw.
die potentialfreie(n) Kondensator(en) mit dem entsprechenden Referenzpegel
verbunden ist bzw. sind. Da die volle elektrische Ladung der Eingangsspannung
mit der ersten Analog-Digital-Umwandlungsstufe abgetastet wird und
die gesamte abgetastete Ladung während der Umwandlung auf
den Kondensatoren bleibt, ergibt sich gegenüber ADCs, die
die Eingangsspannung vor der Umwandlung teilen, keine Minderung
des Signal/Rausch-Verhältnisses. Da außerdem die
Bitentscheidungen bezüglich der potentialfreien Kondensatoren der
ersten Analog-Digital-Umwandlungsstufe von einer zweiten Analog-Digital-Umwandlungsstufe
getroffen werden, ist es möglich, einen Versorgungsspannungspegel
(z. B. Masse) einer unipolaren Versorgungsspannung als Gleichtaktspannungspegel
der elektronischen Vorrichtung zu verwenden, insbesondere als Gleichtaktspannungspegel
für einen Komparator, der zur Durchführung der
Bitentscheidungen verwendet wird. Der Vorteil, die Versorgungsspannung,
beispielsweise einen Massepegel, als Gleichtaktspannungspegel für
die Analog-Digital-Umwandlungsstufe zu verwenden, liegt in einem
verringerten Leistungsverbrauch, da kein zusätzlicher Gleichtaktspannungspegel
erzeugt und angelegt werden muss. Es ist insbesondere nicht notwendig, den
Gleichtaktspannungspegel zwischenzuspeichern, wenn ein Versorgungsspannungspegel
(z. B. ein Massepegel) verwendet werden kann. Darüber hinaus
ist üblicherweise die Versorgungsspannung, insbesondere
Masse, sehr niederohmig an der gesamten integrierten Schaltung verfügbar.
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Die
Steuerstufe kann so ausgelegt sein, dass sie mit der zweiten Stufe
eine Anzahl von Analog-Digital-Umwandlungsentscheidungen durchführt
und potentialfreie Kondensatoren der ersten Stufe in Reaktion auf
die Entscheidung so verbindet, dass nach dem Verbinden der potentialfreien
Kondensatoren mit dem ersten oder zweiten Referenzspannungspegel
ein Spannungspegel am gemeinsamen Knoten bezogen auf den Versorgungsspannungspegel
(z. B. Masse) geringer ist als eine Durchlassvorspannung einer Diode.
Die Diode kann eine parasitäre Diode eines MOSFET sein,
der in der Analog-Digital-Umwandlungsstufe als Abtast-Halte-Schalter
verwendet wird.
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Die
zweite Analog-Digital-Umwandlungsstufe kann auch so ausgelegt sein,
dass sie sukzessive Approximation verwendet, und sie kann eine zweite
Vielzahl von Kondensatoren aufweisen. Die zweite Analog-Digital-Umwandlungsstufe
kann ferner so betrieben werden, dass sie die Eingangsspannung vor
ihrer Umwandlung teilt.
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Die
zweite Analog-Digital-Umwandlungsstufe kann die Analog-Digital-Wandlung
fortsetzen (d. h. sie kann bestimmen, wo weitere Kondensatoren gekoppelt
werden), während der bzw. die potentialfreie(n) Kondensator(en)
des ersten Analog-Digital-Wandlers an die entsprechende Referenzspannung
gekoppelt ist bzw. sind. Dies unterstützt eine Erhöhung
der Umwandlungsgeschwindigkeit und kann dabei nützlich
sein, die Zeitspanne zum Verbinden der potentialfreien Kondensatoren
auszuweiten. Die potentialfreien Kondensatoren können dann
sehr langsam und sanft an den entsprechenden Referenzspannungspegel
gekoppelt werden, wodurch die Gefahr von Spannungsspitzen verringert
wird.
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Es
kann ein Komparator vorhanden sein, der an den gemeinsamen Knoten
der ersten Vielzahl von Kondensatoren gekoppelt ist. Der Gleichtakt-Eingangsspannungspegel
des Komparators kann von dem Versorgungsspannungspegel (z. B. Masse)
zu einem anderen (z. B. höheren) Spannungspegel verschoben
werden, während mindestens einer der potentialfreien Kondensatoren
weiterhin potentialfrei ist. Das bedeutet, dass die Verschiebung
des Gleichtakt-Eingangsspannungspegels des Komparators nur solange
durchgeführt wird, bis alle potentialfreien Kondensatoren
verbunden sind. Durch die Verschiebung des Gleichtakt-Eingangsspannungspegels
werden Störspitzen (Spannungsspitzen) am gemeinsamen Knoten
aufgrund der Vorspannung in Durchlassrichtung (des Öffnens)
parasitärer Dioden von Schaltern mit MOSFETs vermieden.
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Es
kann eine erste Analog-Digital-Umwandlungsstufe mit einer ersten
Vielzahl von Kondensatoren verwendet werden, die eine erste Gruppe
von Kondensatoren und eine zweite Gruppe von Kondensatoren aufweisen
kann. Eine erste Seite jedes der ersten Vielzahl von Kondensatoren
kann an einen gemeinsamen Knoten gekoppelt werden oder sein, und
eine zweite Seite mindestens eines der Kondensatoren kann zuerst
mit einer Eingangsspannung verbunden und dann während der
Auswertung der höherwertigen Bits (beispielsweise wenigstens
der ersten beiden Bits) der Eingangsspannung potentialfrei belassen
werden. Dieser Kondensator ist als „potentialfreier” Kondensator
bekannt, und das bedeutet, dass die Ladung (die Eingangsspannung)
am Kondensator während der Auswertung der höherwertigen
Bits eingefroren ist. Es kann jedoch mehr als ein potentialfreier
Kondensator verwendet werden. Die zweite Analog-Digital-Umwandlungsstufe
bewertet den Wert dieser höherwertigen Bits der Eingangsspannung,
während der Kondensator der ersten Vielzahl von Kondensatoren
potentialfrei belassen wird. Entsprechend den Ergebnissen der Auswertung
wird die „potentialfreie” Seite des potentialfreien
Kondensators dann entweder mit einem ersten oder einem zweiten Referenzspannungspegel
verbunden. Wenn sich die Eingabe in die Steuerstufe (z. B. ein Komparator) ändert, ändert sich
das entsprechende Bit im Register, das dem Referenzspannungspegel
entspricht, mit dem der Kondensator verbunden sein sollte, im nächsten
Schritt der Analog-Digital-Umwandlung, so dass die Analog-Digital-Wandlung
konvergiert. Wenn die von der Analog-Digital-Umwandlungsstufe ausgewertete
Eingangsspannung beispielsweise größer ist als
ein Spannungspegel, mit dem sie verglichen wird, kann die potentialfreie Seite
des Kondensators mit einem negativen Referenzspannungspegel verbunden
werden, was die am Kondensator gespeicherte Eingangsspannung herunterzieht.
Wenn die Auswertung ergibt, dass der Bitwert kleiner ist als der
Spannungspegel, mit dem er verglichen wird, kann die potentialfreie
Seite des Kondensators mit einem positiven Spannungspegel verbunden
werden, was die am Kondensator gespeicherte Eingangsspannung hochzieht.
Der Rest der Analog-Digital-Wandlung läuft dann für
die gesamte abgetastete Ladung auf der Vielzahl der Kondensatoren
ab. Dies bedeutet, dass die Spannung innerhalb des zulässigen
Bereichs bleibt, wenn sie an die Eingangsknoten eines Komparators
angelegt wird, ohne dass die Eingangsspannung geteilt werden muss.
Die erfindungsgemäße Vorrichtung besitzt somit
im Vergleich zu Vorrichtungen aus dem Stand der Technik ein verbessertes
Signal/Rausch-Verhältnis.
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Mit
anderen Worten wird eine bestimmte Menge abgetasteter Ladung, die
an den potentialfreien Kondensatoren eingefroren ist, während
der ersten Bit-(MSB)-Entscheidungsschritte, bei denen am Komparatoreingang
hohe Spannungen auftreten können, nicht verwendet. Da die
Ladung jedoch eingefroren ist, kann sie später während
des Umwandlungsvorgangs verwendet werden, obwohl sie während
des ersten Schritts oder während mehrerer der ersten Schritte
nicht zum Umwandlungsvorgang beigetragen hat. Dies sind die Werte der
höchstwertigen Bits des entsprechenden digitalen Ausgabewortes.
Nachdem die ersten Bitentscheidungen von der zweiten Analog-Digital-Umwandlungsstufe
getroffen worden sind, kann bzw. können der bzw. die potentialfreie(n)
Kondensator(en) aus der Vielzahl von Kondensatoren gemäß den
Bitwerten der ersten Entscheidungen korrekt mit einer bestimmten
Referenzspannung verbunden werden. Sobald die erste(n) Entscheidung(en)
hinsichtlich des höchstwertigen Bits getroffen ist bzw.
sind, setzt sich der Umwandlungsvorgang gemäß bekannter
Prinzipien der sukzessiven Approximation mit der Vielzahl der Kondensatoren
fort. Da die potentialfreien Kondensatoren jedoch zusätzliche
Ladung halten, die erst während späterer Entscheidungsschritte
aktiviert wird, kann der Verlust bei dem Signal/Rausch-Verhältnis
aufgrund des Teilens reduziert und sogar auf Null verringert werden.
Dementsprechend stellt der potentialfreie Kondensator (oder sogar
eine Vielzahl von potentialfreien Kondensatoren) vorzugsweise einen
Hauptteil der Kapazität der Vielzahl von Kondensatoren
dar. Sobald die Entscheidungen hinsichtlich der höherwertigen
Bits getroffen sind, konvergiert die Komparatoreingabe, d. h. die
Spannung am gemeinsamen Knoten, zu einem internen Arbeitspunkt,
der im zulässigen Spannungsbereich liegt, und die vollständige
Ladung kann aktiviert werden. Das bedeutet, dass die eingefrorene
Ladung freigegeben werden kann, so dass die Signalamplitude wieder
nahezu bei +/–10 V liegt, die internen Knoten jedoch den
zulässigen Spannungsbereich nicht verlassen können.
Im Vergleich zu einem herkömmlichen ADC wird der Verlust
bezüglich des Signal/Rausch-Verhältnisses dadurch
wesentlich verringert.
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Die
Erfindung bietet auch den Vorteil eines geringen Fehlers, und jeder
Fehler, der entsteht, kann mit einem einfachen Fehlerkorrekturschema
korrigiert werden. Darüber hinaus stellen die Kondensatoren
der ersten Analog-Digital-Umwandlungsstufe nur eine geringe Last
am Referenzeingang dar, da die MSB-Kondensatoren (d. h. vorteilhafterweise
die potentialfreien Kondensatoren) nur wenige Male zwischen der
negativen Referenz und der positiven Referenz schalten und das Schalten
keine erheblichen Spannungsspitzen oder Störspitzen am
Komparatoreingang verursachen kann. Gemäß Aspekten
der Erfindung kann jedoch sogar das Schalten durch Erhöhung
des Gleichtaktspannungspegels am Komparatoreingang vermieden werden.
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Bei
einer bevorzugten Ausführungsform kann der wenigstens eine
Kondensator, der potentialfrei belassen werden kann, so ausgelegt
sein, dass er eines der höchstwertigen Bits darstellt.
Die Entscheidung bezüglich des höchstwertigen
Bits (ob der potentialfreie Kondensator mit der ersten oder der
zweiten Referenzspannung zu verbinden ist) kann somit von der zweiten
Analog-Digital-Umwandlungsstufe getroffen werden, und die größeren
Kondensatoren aus der ersten Vielzahl von Kondensatoren müssen
nur einmal schalten, wenn die MSBs von der zweiten Analog-Digital-Umwandlungsstufe
ausgewertet werden.
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Bei
einer vorteilhaften Ausführungsform kann die Steuerstufe
so ausgelegt sein, dass sie ein dynamisches Fehlerkorrekturverfahren
durchführt. Dies liefert eine zuverlässige Fehlerkorrektur,
die für einige Bitentscheidungen oder nach jeder Bitentscheidung
ausgeführt werden kann. Die Fehlerkorrektur kann notwendig sein,
um die Konvergenz des Analog-Digital-Umwandlungsvorgangs in der
ersten Analog-Digital-Umwandlungsstufe sicherzustellen, da mindestens
eine der MSB-Entscheidungen von der zweiten Analog-Digital-Umwandlungsstufe
durchgeführt wird, deren Leistung geringer sein kann als
die der ersten Analog-Digital-Umwandlungsstufe. Das Fehlerkorrekturschema
bietet jedoch ausreichend Sicherheit, um auch mit einer zusätzlichen
zweiten Analog-Digital-Umwandlungsstufe mit niedriger Leistung eine
Konvergenz zu gewährleisten.
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Die
zweite Analog-Digital-Umwandlungsstufe kann so ausgeführt
sein, dass sie sukzessive Approximation anwendet. Ferner kann die
zweite Analog-Digital-Umwandlungsstufe eine zweite Vielzahl von
Kondensatoren umfassen. Bei einem vorteilhaften Aspekt der Erfindung
kann die zweite Analog-Digital- Umwandlungsstufe so betrieben werden,
dass sie die Eingangsspannung vor ihrer Umwandlung teilt. Wenn nur
die zweite Analog-Digital-Umwandlungsstufe das Eingangssignal teilt,
gibt es keinen Leistungsverlust hinsichtlich der ersten Analog-Digital-Umwandlungsstufe.
Wenn die erste und die zweite Analog-Digital-Umwandlungsstufe in gleicher
Weise mit kapazitiven Anordnungen implementiert sind, können
sie sogar denselben Komparator gemeinsam nutzen. Somit kann ein
Komparator vorgesehen sein, dessen Eingänge an die erste
Vielzahl von Kondensatoren und an die zweite Vielzahl von Kondensatoren
gekoppelt sind, um abwechselnd Bitentscheidungen hinsichtlich der
ersten Vielzahl von Kondensatoren und der zweiten Vielzahl von Kondensatoren
zu treffen.
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Die
Erfindung stellt auch ein Verfahren zur Analog-Digital-Wandlung
unter Verwendung von sukzessiver Approximation bereit. Eine Eingangsspannung
kann mit der ersten Vielzahl von Kondensatoren abgetastet werden,
die mit der ersten Seite an den gemeinsamen Knoten gekoppelt sind,
der mit einem Versorgungsspannungspegel (z. B. Masse) verbunden
ist. Eine zweite Seite mindestens eines Kondensators der ersten
Vielzahl von Kondensatoren kann nach dem Abtastschritt potentialfrei
belassen werden. Es kann mindestens ein Analog-Digital-Umwandlungsschritt
mit einer zweiten Analog-Digital-Umwandlungsstufe durchgeführt
werden, und der mindestens eine potentialfreie Kondensator kann
entsprechend dem Analog-Digital-Umwandlungsschritt der zweiten Analog-Digital-Umwandlungsstufe
mit einem ersten Referenzspannungspegel oder einem zweiten Referenzspannungspegel
verbunden werden. Dies bedeutet, dass das Signal/Rausch-Verhältnis
der ersten Analog-Digital-Umwandlungsstufe so hoch sein kann, als
wäre keine Eingangssignalteilung erforderlich. Die erste
Vielzahl von Kondensatoren schaltet nur einmal. Um Störspitzen
beim Schalten der potentialfreien Kondensatoren auf den ersten oder
zweiten Referenzspannungspegel zu vermeiden, kann der Gleichtaktspannungspegel
eines Komparators, der dazu verwendet wird, Bitentscheidungen zu
treffen, und der an den gemeinsamen Knoten gekoppelt ist, für
eine begrenzte Dauer verschoben werden, während mindestens
einer der potentialfreien Kondensatoren weiterhin potentialfrei
ist. Das Eingangssignal kann in der zweiten Analog-Digital-Umwandlungsstufe
geteilt werden, bevor der Analog-Digital-Umwandlungsschritt mit
der zweiten Analog-Digital- Umwandlungsstufe bezüglich des
potentialfreien Kondensators der ersten Analog-Digital-Umwandlungsstufe
durchgeführt wird.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Vorteile und Merkmale der vorliegenden Erfindung ergeben sich aus
der nachfolgenden Beschreibung der bevorzugten Ausführungsformen
mit Bezug auf die beigefügten Zeichnungen. Darin zeigen:
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1 einen
vereinfachten Schaltplan einer Analog-Digital-Umwandlungsstufe aus
dem Stand der Technik;
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2 eine
graphische Darstellung, die Signalverläufe von Spannungspegeln
der Analog-Digital-Umwandlungsstufe aus dem Stand der Technik von 1 zeigt;
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3 ein
vereinfachtes Blockschaltbild einer erfindungsgemäßen
elektronischen Vorrichtung;
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4 einen
vereinfachten Schaltplan einer ersten Analog-Digital-Umwandlungsstufe
in einer elektronischen Vorrichtung gemäß einer
Ausführungsform der Erfindung;
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5 eine
graphische Darstellung, die Signalverläufe bezüglich
der in 4 gezeigten Ausführungsform zeigt;
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6 einen
vereinfachten Schaltplan einer ersten Analog-Digital-Umwandlungsstufe
in einer elektronischen Vorrichtung gemäß einer
Ausführungsform der Erfindung;
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7 eine
graphische Darstellung, die Signalverläufe bezüglich
der in 6 gezeigten Ausführungsform zeigt;
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8 einen
vereinfachten Schaltplan einer zweiten Analog-Digital-Umwandlungsstufe
in einer elektronischen Vorrichtung gemäß einer
Ausführungsform der Erfindung;
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9 eine
graphische Darstellung, die Signalverläufe bezüglich
der in 8 gezeigten Ausführungsform zeigt;
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10 einen
vereinfachten Schaltplan einer zweiten Analog-Digital-Umwandlungsstufe
gemäß einer Ausführungsform der Erfindung;
und
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11 eine
graphische Darstellung von Signalverläufen bezogen auf
die Ausführungsform aus 10.
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AUSFÜHRLICHE BESCHREIBUNG
VON AUSFÜHRUNGSFORMEN
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2 zeigt
eine graphische Darstellung von Signalverläufen bezogen
auf die internen hochohmigen gemeinsamen Knoten VCNEG und VCPOS,
die in 1 gezeigt sind. Das Verhalten von VCPOS und VCNEG wird
während der Abtastphase und der Umwandlungsphase für
+IN = +REF, –IN = –REF und VCM = (+REF – –REF)/2
gezeigt. Für den Fall einer unipolaren Eingangsspannung
entspricht die negative Referenz –REF 0 V. Die maximal
zulässige Schwankung von VCPOS und VCNEG wird durch die
Eigenschaften von Halte-Schaltern SWHp und SWHn begrenzt. Die Halte-Schalter
SWHp und SWHn weisen einen NMOS- und einen PMOS-Transistor auf.
Der Bulk-Anschluss eines NMOS-Transistors ist dann mit dem niedrigsten
Potential (z. B. einem Versorgungsspannungspegel als Masse für
unipolare Versorgungsspannungen) verbunden. Der Bulk-Anschluss eines
PMOS-Transistors ist mit einem positiven Versorgungsspannungspegel
verbunden. Wenn jedoch die Spannungspegel an den hochohmigen gemeinsamen
Knoten VCPOS und VCNEG den Versorgungsspannungsbereich verlassen
(d. h. wenn sie niedriger als Masse oder höher als der
Versorgungsspannungspegel sind), können die Bulk-Dioden
(parasitären Dioden) in Durchlassrichtung vorgespannt werden.
Dies kann einen erheblichen Verlust hinsichtlich der an den hochohmigen
Knoten VCPOS und VCNEG gespeicherten Ladung verursachen. Um diesen
Verlust zu verhindern, wird eine Gleichtaktspannung VCM benötigt
und üblicherweise verwendet. Mit einer unipolaren Leistungsversorgung
muss die Gleichtaktspannung VCM stets über Masse liegen.
Um eine gute Leistung bei der gesamten harmonischen Verzerrung sicherzustellen,
werden schnelle Spannungsbuffer zum Zwischenspeichern der Gleichtaktspannung
verwendet. Diese Buffer verbrauchen eine wesentliche Menge Leistung.
Wie in 2 gezeigt, treten an den gemeinsamen Knoten VCPOS
und VCNEG die stärksten Übersteuerungen während
der ersten Bitentscheidungen auf, die nach der Abtastphase getroffen
werden. Für eine Versorgungsspannung von 5 V, und wenn
die Gleichtaktspannung VCM zu niedrig ist (z. B. 0 V), können
die parasitären Dioden durch die maximale Übersteuerung
während der Umwandlung einfach in Durchlassrichtung vorgespannt
werden.
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3 zeigt
ein vereinfachtes Blockschaltbild einer Vorrichtung zur Analog-Digital-Wandlung
unter Verwendung von sukzessiver Approximation gemäß der
Erfindung. Eine erste Analog-Digital-Umwandlungsstufe ADC1 kann
eine kapazitive Anordnung CAR zur Auswertung von Bits einer Analog-Digital-Wandlung
aufweisen. Die erste kapazitive Anordnung CAR kann an einen ersten
Komparator CMP1 gekoppelt sein. Der erste Komparator CMP1 gibt ein
Signal ADC1OUT an eine Steuerstufe SAR-CNTL mit einem Register für
sukzessive Approximation ab. Das Signal ADC1OUT kann das Vergleichsergebnis
von CMP1 angeben. Eine zweite Analog-Digital-Umwandlungsstufe ADC2
kann auch an die Steuerstufe SAR-CNTL mit einem Register für
sukzessive Approximation gekoppelt sein. Die Steuerstufe SAR-CNTL
mit einem Register für sukzessive Approximation kann ein
Register für sukzessive Approximation aufweisen.
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Bei
der zweiten Analog-Digital-Umwandlungsstufe ADC2 kann es sich um
jede Art von Analog-Digital-Wandler handeln. Bei der vorliegenden
Ausführungsform der Erfindung kann jedoch die zweite Analog-Digital-Umwandlungsstufe
vorzugsweise in gleicher Weise wie die erste Analog-Digital-Umwandlungsstufe
implementiert sein, die die erste kapazitive Anordnung CAR aufweist.
Die zweite Analog-Digital-Umwandlungsstufe ADC2 kann dann einen
kapazitiven Digital-Analog-Wandler CDAC (d. h. eine weitere kapazitive
Anordnung) und einen zweiten Komparator CMP2 aufweisen. Die zweite
Analog-Digital-Umwandlungsstufe ADC2 liefert ein zweites Ausgangssignal
ADC2OUT an die Steuerstufe SAR-CNTL. Bei der vorliegenden Ausführungsform ist
das Signal ADC2OUT das Vergleichsergebnis von CMP2. Die kapazitiven
Anordnungen CAR und CDAC empfangen ein positives Eingangssignal
+IN und ein negatives Eingangssignal –IN, welche die beiden
Fälle eines symmetrischen Eingangssignals sind. CAR und
CDAC empfangen auch einen positiven und einen negativen Referenzspannungspegel
+REF bzw. –REF. Von der Steuerstufe SAR-CNTL werden Steuersignale CARCNTL
und CDACCNTL zur Steuerung der ersten Analog-Digital-Umwandlungsstufe
geliefert, insbesondere von nicht gezeigten Schaltern in der ersten
kapazitiven Anordnung CAR und in der zweiten Analog-Digital-Umwandlungsstufe
ADC2.
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Die
kapazitive Anordnung CAR und der CDAC sind so angeordnet, dass zumindest
ein Teil- oder Zwischenergebnis der Analog-Digital-Wandlung (das
in einem oder mehreren Schritten des Analog-Digital-Umwandlungsvorgangs
erzeugt wird) von dem CDAC über das Signal ADC2OUT an die
Steuerstufe SAR-CNTL und über das Steuersignal CAR-CNTL
an die erste Analog-Digital-Umwandlungsstufe, insbesondere an die kapazitive
Anordnung CAR übertragen werden kann. Der zweite Komparator
CMP2 bildet einen Teil der zweiten Analog-Digital-Umwandlungsstufe
ADC2. Der Ausgang des Komparators CMP2 liefert ein Zwischenergebnis
seines eigenen Umwandlungsvorgangs, und dieses Zwischenergebnis
wird von der Steuerstufe SAR-CNTL zur Abgabe von Signalen CAR-CNTL
verwendet, um eine Seite eines der Kondensatoren in der ersten kapazitiven
Anordnung CAR, der potentialfrei belassen wird, mit dem positiven
Referenzspannungspegel +REF oder dem negativen Spannungsreferenzpegel –REF
zu verbinden.
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Die
Eingangsspannung an +IN und –IN wird unter Verwendung sowohl
der kapazitiven Anordnung CAR des ADC1 und des CDAC der Analog-Digital-Umwandlungsstufe
ADC2 abgetastet. Ein oder mehrere Kondensatoren, die zum Abtasten
der kapazitiven Anordnung CAR, deren Auflösung höher
sein kann als die der zweiten Stufe CDAC des ADC2, verwendet werden,
sind in den ersten Zyklen potentialfrei. Die entsprechende Ladung
an den gemeinsamen Knoten VCPOS, VCNEG des ersten Komparators CMP1
ist eingefroren. Die Analog-Digital-Umwandlungsstufe ADC2 kann die
Eingangsspannung teilen und wertet den Wert der ersten Bits aus
(bei diesem Beispiel zumindest die ersten beiden MSBs). Gemäß den
Ergebnissen dieser Auswertung können die Kondensatoren
in der kapazitiven Anordnung CAR des ADC1, die während
des ersten Schritts bzw. der ersten Schritte potentialfrei belassen
wurden, entweder mit der positiven Referenzspannung +REF oder der
negativen Referenzspannung –REF verbunden werden. Wenn
alle potentialfreien Kondensatoren verbunden sind, kann die übrige
Umwandlung gemäß einem normalen sukzessiven Approximationsvorgang
auf der kapazitiven Anordnung CAR mit der gesamten abgetasteten
Ladung ablaufen.
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Die
aufgrund von Offset, erhöhtem Rauschen, einer Verstärkungsdifferenz
und Fehlanpassung der Analog-Digital-Umwandlungsstufen entstehenden
Fehler können mit dynamischer Fehlerkorrektur beseitigt werden.
Die Position dieser Fehlerkorrektur im Zeitplan des Analog-Digital-Wandlers
kann von der voraussichtlichen Größe des Fehlers
nach einigen Umwandlungsschritten abhängen. Es sollte jedoch
wenigstens ein Fehlerkorrekturschritt durchgeführt werden,
wenn der letzte potentialfreie Kondensator in der CAR in Reaktion
auf eine von der zweiten Analog-Digital-Umwandlungsstufe ADC2 durchgeführte
Umwandlung mit einer Referenzspannung verbunden wird. Da die Anforderungen
an die zweite Analog-Digital-Umwandlungsstufe ADC2 bezüglich
Auflösung, Signal/Rausch-Verhältnis etc. geringer
sind als an die erste Analog-Digital-Umwandlungsstufe ADC1 (welche
die potentialfreien Kondensatoren aufweist), kann sie so ausgelegt
sein, dass sie die Eingangsspannung teilt.
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Der
nach jedem Auswerteschritt erzeugte Fehler ist sehr gering, und
es ist möglich, zum Beispiel eine Zehn-Bit- oder höhere
Genauigkeit zu erzielen. Wie unten beschrieben, kann jeglicher auftretende
Fehler mit dynamischer Fehlerkorrektur beseitigt werden, nachdem
die potentialfreien Kondensatoren verbunden wurden. Dadurch wird
die Synchronisation leichter, da keine großen Kondensatoren
zwischen den Referenzspannungspegeln schalten müssen. Die
zweite Analog-Digital-Umwandlungsstufe ADC2 kann die Analog-Digital-Wandlung
fortsetzen (d. h. sie kann bestimmen, wo weitere Kondensatoren gekoppelt
werden), während der bzw. die potentialfreie(n) Kondensator(en)
des ersten Analog-Digital-Wandlers an die entsprechende Referenzspannung
gekoppelt ist bzw. sind. Dies kann eine Beschleunigung der Umwandlung
unterstützen und dabei nützlich sein, die Zeitspanne
zum Verbinden der potentialfreien Kondensatoren in ADC1 auszuweiten. Die
potentialfreien Kondensatoren in ADC1 können dann sehr
langsam und sanft an den entsprechenden Referenzspannungspegel gekoppelt
werden. Dadurch wird die Gefahr von Spannungsspitzen verringert.
Die in 3 gezeigte Ausführungsform ist zwar symmetrisch,
es ist jedoch auch möglich, die vorliegende Erfindung auf
unsymmetrische Architekturen anzuwenden.
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4 zeigt
einen vereinfachten Schaltplan einer ersten Analog-Digital-Umwandlungsstufe
ADC1 gemäß einer Ausführungsform der
Erfindung. Die erste Analog-Digital-Umwandlungsstufe ADC1 kann eine
kapazitive Digital-Analog-Umwandlungsstufe aufweisen, die als erste
Vielzahl von Kondensatoren oder als kapazitive Anordnung CAR von 3 verwendet
werden kann. Es gibt auch einen ersten Komparator CMP1. Die in 4 gezeigte
kapazitive Anordnung CAR ist eine symmetrische oder vollständig
differentielle Architektur, sie kann aber auch in einer asymmetrischen
oder unsymmetrischen Architektur implementiert sein. Die CAR hat
eine positive Seite mit Abtastkondensatoren C1p–CNp und
eine negative Seite mit Kondensatoren C1n–CNn. Das Suffix „p” spezifiziert,
dass die Kondensatoren an den positiven gemeinsamen Knoten VCPOS gekoppelt
sind, und das Suffix „n” spezifiziert, dass die
Kondensatoren an den negativen gemeinsamen Knoten VCNEG gekoppelt
sind. Die Kondensatoren C1p und C1n können das höchstwertige
Bit (MSB) auswerten, und die Kondensatoren CNp und CNn können
das niedrigstwertige Bit (LSB) auswerten. Die Kapazitätswerte
der Kondensatoren C1p–CNp und C1n–CNn können
binär gewichtet sein. Eine Seite jedes der Kondensatoren C1p–CNp
und C1n–CNn kann über Abtast-Halte-Schalter SWHp,
SWHn an eine Gleichtaktspannung VCM gekoppelt sein. Um die Ladung
an den gemeinsamen Knoten VCNEG und VCPOS beizubehalten, können
Abtast-Halte-Schalter SWHp und SWHn in einen offenen Zustand geschaltet
werden, der mit Verbindungen OFFEN angegeben ist. Die andere Seite
jedes der Kondensatoren C1p–CNp und C1n–CNn kann über
Schalter S1n–SNn, S1p–SNp an eine positive Referenzspannung
+REF, eine negative Referenzspannung –REF oder an eine
Eingangsspannung INp auf der positiven Seite und INn auf der negativen
Seite gekoppelt sein. Bei der in 4 gezeigten
Ausführungsform kann jeder der Kondensatoren C1p–CNp,
C1n–CNn aus der Vielzahl der Kondensatoren auch potentialfrei
belassen werden. Diese Option ist durch eine zusätzliche
Schalterposition POTENTIALFREI der Schalter S1n–SNn, S1p–SNp
angegeben. Wenn ein Schalter erneut diese Position einnimmt, bleibt
die entsprechende Seite der Kondensatoren potentialfrei.
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Wie
zuvor mit Bezug auf 1 beschrieben, kann auch bei
der Ausführungsform von 4 durch Öffnen
der Halte-Schalter SWHn, SWHp nach dem Abtasten eine analoge Eingangsspannung
unmittelbar mit den Kondensatoren C1p–CNp und C1n–CNn
so abgetastet werden, dass eine der Größe der
Kondensatoren entsprechende und zur Amplitude der Eingangsspannung
proportionale Ladung weiterhin an den zum Abtasten verwendeten Kondensatoren
vorhanden ist. Im nächsten Schritt können jedoch
einige der Schalter S1n–SNn, S1p–SNp auf POTENTIALFREI
geschaltet werden (d. h. nach dem Abtastschritt), d. h. dass die
Ladung an den potentialfreien Kondensatoren in den ersten Schritten
des Umwandlungsvorgangs möglicherweise keinen Beitrag leistet.
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Die
Steuerstufe SAR-CNTL kann insgesamt wie mit Bezug auf die entsprechende,
in 1 gezeigte Stufe beschrieben funktionieren. Bei
dieser Ausführungsform der Erfindung empfängt
jedoch die Steuerstufe SAR-CNTL ein zusätzliches Eingangssignal
ADC2OUT von einer zweiten Analog-Digital-Umwandlungsstufe ADC2 (wie
in 3 gezeigt). Je nach den von der zweiten Analog-Digital-Umwandlungsstufe
erhaltenen Informationen werden die potentialfreien Kondensatoren
entweder mit –REF oder +REF verbunden. Die zweite Analog-Digital-Umwandlungsstufe
ADC2 führt einen oder mehrere Umwandlungsschritte aus.
Sie kann eigenständig und unabhängig von der in 4 gezeigten
Schaltungsanordnung funktionieren. Diese Umwandlungsschritte sind
vorteilhafterweise ein oder mehrere der ersten Umwandlungsschritte,
in denen die MSBs des digitalen Ausgabewortes bestimmt werden. Die
entsprechenden Informationen, die in der zweiten Analog-Digital-Umwandlungsstufe
(ADC2 in 3) ermittelt werden, werden
mit dem Signal ADC2OUT an die Steuerstufe SAR-CNTL weitergeleitet.
Durch die Steuersignale CARCNTL werden die potentialfreien Kondensatoren,
also die Kondensatoren, deren Einstellung in der zweiten Analog-Digital-Umwandlungsstufe
bestimmt wird, entweder mit +REF oder –REF verbunden.
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Indem
die potentialfreien Kondensatoren während der ersten Schritte
auf den korrekten Referenzspannungspegel und die übrigen
Kondensatoren in nachfolgenden Schritten geschaltet werden, die
gemäß dem normalen Vorgang der sukzessiven Approximation
auf Grundlage der Komparatorausgabe ADC1OUT durchgeführt
werden, wird die abgetastete Ladung schrittweise auf die Kondensatoren
der kapazitiven Anordnung CAR neu verteilt. Da die potentialfreien
Kondensatoren unmittelbar mit dem erforderlichen Referenzspannungspegel –REF
bzw. +REF verbunden werden, wird der Spannungspegel an den gemeinsamen
Knoten VCNEG und VCPOS gering gehalten. Wenn die potentialfreien
Kondensatoren in der ersten Analog-Digital-Umwandlungsstufe ADC1
verbunden werden, kann die gesamte abgetastete Ladung während
der Neuverteilung der Ladung einen Beitrag leisten und sorgt dafür,
dass das Signal/Rausch-Verhältnis der ersten Analog-Digital-Umwandlungsstufe
ADC1 gemäß der in der 4 gezeigten
Ausführungsform das Gleiche ist, wie bei einem SAR-ADC
mit einem viel größeren Leistungsversorgungsspannungsbereich
bzw. Eingangsspannungsbereich des Komparators CMP1. Die Leistung
der ADC1 kann verbessert werden, indem der bzw. die potentialfreie(n)
Kondensator(en) sehr sanft und langsam geschaltet werden. ADC2 kann
dann die Analog-Digital-Wandlung fortsetzen, um ADC1 mehr Zeit für
die Verbindung der potentialfreien Kondensatoren zu geben.
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5 zeigt
eine graphische Darstellung von Signalverläufen bezogen
auf die Spannungspegel an den gemeinsamen Knoten einer ersten Analog-Digital-Umwandlungsstufe
ADC1, wie in 4 gezeigt. Die Knoten VCPOS
und VCNEG sind während der Abtastphase an den Gleichtaktspannungspegel
VCM gekoppelt. Bei der vorliegenden Ausführungsform entspricht
dieser Gleichtaktspannungspegel VCM Masse (bei alternativen Ausführungsformen
kann es sich um einen anderen Versorgungsspannungspegel handeln),
um eine energiesparende Abtastung zu schaffen. Während
der potentialfreien Phase ist die Ladung an den Kondensatoren und an
den hochohmigen gemeinsamen Knoten VCPOS und VCNEG eingefroren,
und die Komparatoreingänge des Komparators CNp1 ändern
sich nicht. Die Spannungspegel von VCPOS und VCNEG unterscheiden
sich jedoch aufgrund der Einspeisung von Ladung von VCM, wenn die
Eingangsschalter offen sind.
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Nachdem
die ersten Bits von der zweiten Analog-Digital-Umwandlungsstufe
ADC2 (wie in 3 gezeigt) ausgewertet worden
sind, können die potentialfreien Kondensatoren der ersten
Analog-Digital-Umwandlungsstufe ADC1 auf die entsprechenden Referenzspannungspegel
geschaltet werden. Aufgrund einer Fehlanpassung zwischen den Referenzschaltern
und den Steuersignalen können während des Schaltvorgangs
deutliche Störspitzen an den gemeinsamen Knoten VCPOS und
VCNEG auftreten. Um eine Vorspannung aller parasitären
Dioden oder Schalter in Durchlassrichtung und einen entsprechenden
Ladungsverlust an VCPOS und VCNEG zu verhindern, können
die Potentiale der gemeinsamen Knoten VCPOS und VCNEG verschoben
werden. Eine entsprechende Schaltung ist in 6 gezeigt.
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6 zeigt
einen vereinfachten Schaltplan einer ersten Analog-Digital-Umwandlungsstufe,
die der Ausführungsform aus 4 in weiten
Teilen ähnlich ist. Es sind jedoch zwei Verschiebekondensatoren
CSFTP und CSFTN hinzugefügt, um für eine Verschiebefähigkeit
des Gleichtaktspannungspegels zu sorgen. Diese Verschiebung ist
nur während der potentialfreien Phase notwendig, in der
die potentialfreien Kondensatoren mit den entsprechenden Referenzspannungspegeln
verbunden sind. Während der potentialfreien Phase werden
die Kondensatoren CSFTN und CSFTP von –REF auf VSHIFT umgeschaltet.
Der Spannungspegel bei –REF ist Masse, und VSHIFT ist der
positive Referenzspannungspegel +REF. Das Verhalten der gemeinsamen
Knoten VCPOS und VCNEG ist in 7 gezeigt.
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7 zeigt
eine graphische Darstellung von Signalverläufen bezogen
auf die Spannungspegel der gemeinsamen Knoten VCNEG und VCPOS und
den Gleichtaktspannungspegel VCM der in 6 gezeigten Ausführungsform.
Der Wert der Gleichtakt-Verschiebespannung VCMS kann durch die Größe
der Kondensatoren CSFTN und CSFTP und die Spannungsdifferenz zwischen
VSHIFT und –REF eingestellt werden. Die Gleichtakt-Verschiebespannung
VCMS wird wie folgt bestimmt: VCMS ≈ VCM
+ (VSHIFT – (–REF))·CSFTPCSFTP + CPAR
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Die
Kapazität CPAR ist die Summe der gesamten parasitären
Kapazitäten des Knotens VCPOS und der potentialfreien Seiten
der Kondensatoren C1p-CNp. Nach dem Schalten der ersten Bits (d.
h. dem Verbinden der entsprechenden Kondensatoren mit den jeweiligen
Referenzspannungspegeln) kann die Gleichtakt-Verschiebespannung
VCMS verringert werden, d. h. der Gleichtakt-Spannungspegel VCM
kann an Masse gelegt werden (d. h. beispielsweise bei dieser Ausführungsform
an –REF). Die kritischen Entscheidungen (beispielsweise
unmittelbar vor der Fehlerkorrektur und in nachfolgenden Umwandlungsschritten)
können mit dem gleichen Gleichtaktspannungspegel wie die
Offset-Kompensation des Komparators CMP1 durchgeführt werden,
so dass keine zusätzlichen Fehler beigetragen werden.
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Die
Gleichtaktverschiebung kann auch mit Kondensatoren bezüglich
Bits implementiert sein, die nur zur Umwandlung und nicht zum Abtasten
verwendet werden (in dieser Ausführungsform nicht gezeigt).
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8 zeigt
einen vereinfachten Schaltplan einer zweiten Analog-Digital-Umwandlungsstufe
ADC2 gemäß einer Ausführungsform der
Erfindung. Dieser Analog-Digital-Wandler kann beispielsweise als
eigenständiger Analog-Digital- Wandler implementiert sein
oder Komponenten (z. B. den Komparator CMP2) gemeinsam mit der ersten
Analog-Digital-Umwandlungsstufe ADC1 nutzen. Wandler mit einem Register
für sukzessive Approximation haben einen niedrigeren Leistungsverbrauch
als Flash-Wandler. Es ist somit vorteilhaft, einen SAR-ADC als zweite
Analog-Digital-Umwandlungsstufe ADC2 zu verwenden. Um eine energiesparende
Abtastung zu gewährleisten, kann auch die zweite Analog-Digital-Umwandlungsstufe
ADC2 Masse als Gleichtaktspannung VCM nutzen.
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Die
Eingangsspannung INn, INp kann vorzugsweise geteilt werden, so dass
die maximale Schwankung der gemeinsamen Knoten VCPOS und VCNEG während
der ersten in der zweiten Analog-Digital-Umwandlungsstufe ADC2 getroffenen
Entscheidungen geringer ist als die Vorwärtsvorspannung
einer parasitären Diode. Für eine unipolare Versorgungsspannung
von 5 V kann eine Eingangsspannung von 5 V durch den Faktor 16 geteilt
werden. Dadurch wird die Schwankung der Eingangsspannung auf +/–156
mV beschränkt. Es gibt verschiedene Möglichkeiten,
das Eingangssignal zu teilen, wie etwa mit einem resistiven oder
kapazitiven Teiler usw. Bei vorteilhaften Ausführungsformen
wird ein kapazitiver Teiler verwendet.
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Die
Eingangsspannung INn, INp wird mit den Kondensatoren CSp und CSn
abgetastet und unter Verwendung der Kondensatoren C1p–CNp
und C1n–CMn umgewandelt. Um Verstärkungsfehler
zu vermeiden, müssen die zum Abtasten und Umwandeln verwendeten
Kondensatoren die gleiche Größe haben. Während der
Umwandlung sind CSp und CSn mit –REF bzw. +REF verbunden.
Zur Auswertung der ersten Bits werden C1n und C1p mit +REF verbunden.
Der Wert von VCPOS kann dann wie folgt berechnet werden:
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Der
Kondensator CDUMp wird zum Einstellen der Schwankung des gemeinsamen
Knotens VCPOS verwendet. Der Wert von VCNEG kann auf ähnliche
Weise berechnet werden.
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9 zeigt
Signalverläufe bezogen auf die in
8 gezeigte
Ausführungsform. Das Verhalten der gemeinsamen Knoten VCPOS
und VCNEG ist in
9 angegeben. Die Eingangsspannung
wird durch einen Faktor 16 geteilt. Alle ersten Entscheidungen,
die während der Umwandlungsphase von dem zweiten Analog-Digital-Wandler
aus
9 getroffen wurden, enthalten einen Fehler, der
aufgrund von erhöhtem Rauschen, einer Fehlanpassung zwischen
den Kondensatoren und Offset entsteht. Die Summe dieser Fehler kann auch
mit dem Faktor der Teilung multipliziert werden. Um den Fehler zu
beseitigen, kann ein dynamischer Fehlerkorrekturschritt, wie in
der
US 6,747,589 beschreiben,
durchgeführt werden. Dieser Schritt wird vorzugsweise nach
dem Verbinden der potentialfreien Kondensatoren durchgeführt.
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Das
Eingangssignal kann ohne Verwendung von Scheinkondensatoren geteilt
werden, wenn der Bereich der Referenzspannung kleiner ist als der
Bereich der Eingangsspannung. Der Nachteil bei dieser Lösung liegt
in den unterschiedlichen Referenzspannungen für die erste
Analog-Digital-Umwandlungsstufe ADC1 und die zweite Analog-Digital-Umwandlungsstufe.
Diese Differenz kann während der Auswertung der ersten
Bits mit der zweiten Analog-Digital-Umwandlungsstufe zu einem größeren
Fehler führen.
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10 zeigt
einen vereinfachten Schaltplan einer zweiten Analog-Digital-Umwandlungsstufe
ADC2 gemäß einer weiteren Ausführungsform
der Erfindung. Bei dieser Ausführungsform wird eine Gleichtakt-Spannungsverschiebung
verwendet. Die kritischen Entscheidungen während der ersten
Umwandlungsschritte können bei einem Gleichtaktspannungspegel
durchgeführt werden, der höher ist als derjenige,
der während der Abtastphase verwendet wird. Die Eingangsspannung
wird mit den Abtastkondensatoren CSp1 und CSn1 abgetastet und kann
mit den Kondensatoren C1n–CNn und C1p–CNp umgewandelt
werden. Die Abtast- und Umwandlungskondensatoren müssen
die gleiche Größe haben, wenn der Bereich der
Referenzspannungen und der Eingangsspannungsbereich gleich sind.
Während der Umwandlung kann ein Teil der Abtastkondensatoren mit
+REF (CS2) und der Rest mit –REF (CS1) verbunden sein.
Das Verhalten der gemeinsamen Knoten VCPOS und VCNEG ist in
11 gezeigt.
Der Wert von VCMS beträgt:
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Die
Gleichtakt-Verschiebespannung VCMS kann durch Verwendung des Verhältnisses
von CS1 und CS2 und durch die Größe des dynamischen
Kondensators CDUM eingestellt werden. Die Umwandlungsphase wird
von der Ruhephase gefolgt, in der VCPOS und VCNEG auf dem Pegel
von VCMS bleiben. Der aus der Gleichtaktverschiebung resultierende
Fehler kann in der ersten Analog-Digital-Umwandlungsstufe ADC1 unter Verwendung
von dynamischer Fehlerkorrektur korrigiert werden. Durch die Verwendung
einer Kombination aus Gleichtaktverschiebung und Teilung der Eingangsspannung
in der zweiten Analog-Digital-Umwandlungsstufe ist es möglich,
ohne Signalbereichsverlust viel größere Signale
als die zulässige Spannungsschwankung an den gemeinsamen
Knoten VCPOS und VCNEG umzuwandeln.
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Zur
Implementierung der energiesparenden Abtastung gemäß Aspekten
der vorliegenden Erfindung muss die Offset-Kompensation der Komparatoren
CMP1 und CMP2 nach der Abtastphase erfolgen. Aufgrund der Fehlerkorrektur
in der ersten Analog-Digital-Umwandlungsstufe ADC1 benötigt
die zweite Analog-Digital-Umwandlungsstufe ADC2 nur eine geringe
Genauigkeit. Somit wird die Offset-Kompensation im Komparator der
zweiten Analog-Digital-Umwandlungsstufe möglicherweise
nicht verwendet. Die Offsetspeicherung im Hauptkomparator in der
ersten Analog-Digital-Umwandlungsstufe ADC1 kann während
der potentialfreien Phase der ersten Analog-Digital-Umwandlungsstufe
durchgeführt werden, wenn die zweite Analog-Digital-Umwandlungsstufe
ADC2 die ersten Umwandlungsschritte durchführt. Dadurch
wird die Erfassungszeit des vollständigen Analog-Digital-Wandlers
mit der ersten und der zweiten Analog-Digital-Umwandlungsstufe verringert.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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