DE102007033689A1

DE102007033689A1 - Analog-Digital-Wandler mit sukzessivem Approximationsregister und großem Eingangsbereich

Info

Publication number: DE102007033689A1
Application number: DE102007033689A
Authority: DE
Inventors: Frank Ohnhäuser; Andreas Wickmann
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2007-07-19
Filing date: 2007-07-19
Publication date: 2009-01-22
Anticipated expiration: 2027-07-20
Also published as: DE102007033689B4; DE602008004353D1; EP2171853B1; US7773024B2; EP2171853A1; ATE494662T1; WO2009010581A1; US20090027251A1

Abstract

Es wird ein Verfahren zur Analog-Digital-Wandlung bereitgestellt, das eine sukzessive Approximation und eine Mehrzahl von Kondensatoren verwendet, umfassend eine Gruppe von Kondensatoren und eine zweite Gruppe von Kondensatoren, wobei eine erste Seite jedes der Mehrzahl von Kondensatoren mit einem gemeinsamen Knoten gekoppelt ist. Das Verfahren umfasst das Abtasten einer Eingangsspannung an der ersten Gruppe von Kondensatoren, nach dem Abtastschritt das potentialfreie Belassen einer Seite zumindest eines Kondensators der ersten Gruppe von Kondensatoren, die Kopplung eines Kondensators der ersten Gruppe von Kondensatoren, der nicht potentialfrei ist, mit einem Kondensator der zweiten Gruppe von Kondensatoren, um die Ladung an den gekoppelten Kondensatoren zu ver..., das Vergleichen der Spannung an dem gemeinsamen Knoten mit einem Komparatorreferenzspannungspegel, um ein Vergleichsergebnis zur Verwendung für eine Bitentscheidung zu erhalten, und die Schaltung der potentialfreien Seite des potentialfreien Kondensators der ersten Gruppe von Kondensatoren gemäß der Bitentscheidung entweder auf eine erste Referenzspannung oder eine zweite Referenzspannung.

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine elektronische Vorrichtung zur Analog-Digital-Wandlung unter Verwendung von sukzessiver Approximation und spezieller die Analog-Digital-Wandlung mit sukzessivem Approximationsregister (SAR, engl. „successive approximation register") durch Anwendung eines Ladungsneuverteilens auf eine Mehrzahl von Kondensatoren.
Sukzessive Approximation ist eines der Grundprinzipien der Analog-Digital-Wandlung. Die allgemeine Funktionalität und der Betrieb von SAR-Analog-Digital-Wandlern (ADCs) sind im Fachgebiet wohl bekannt. Allgemein vergleichen SAR-ADCs die analoge Eingangsspannung mit Referenzspannungspegeln, die durch einen Digital-Analog-Wandler (DAC) erzeugt werden können. Während eines ersten Taktzyklus' wird die abgetastete Eingangsspannung mit der halben von dem DAC ausgegebenen Referenzspannung verglichen. Wenn die Eingangsspannung höher als die halbe Referenzspannung ist, wird eine entsprechende Bitentscheidung bezogen auf das höchstwertige Bit (MSB) getroffen. Während des nächsten Taktzyklus' wird die Eingangsspannung gemäß der vorhergehenden MSB-Entscheidung mit der drei Vierteln oder einem Viertel Referenzspannung verglichen, und es wird eine weitere Bitentscheidung bezogen auf das nächste niedrigerwertige Bit (MSB-1) getroffen. Das Umwandlungsverfahren fährt entsprechend fort, und die DAC-Ausgangsspannung konvergiert schrittweise zu der analogen Eingangsspannung, während ein Bit während jedes Taktzyklus' ausgewertet wird. Ein entsprechendes Schaubild ist in 1 gezeigt. Der SAR-ADC ist so angeordnet, dass die dem DAC zugeführte digitale Zahl nach Abschluss der Umwandlung die digitalisierte Eingangsspannung darstellt.
Da genaue DAC-Spannungen benötigt werden, werden häufig kapazitive DACs (CDACs) verwendet, die eine Mehrzahl von Kondensatoren enthalten. Die analoge Eingangsspannung kann direkt mit den Kondensatoren des CDAC abgetastet werden, so dass eine Ladung, die der Größe der Kondensatoren entspricht und proportional zu der Amplitude der Eingangsspannung ist, an den Abtastkondensatoren vorhanden ist. Die abgetastete Ladung wird auf die Kondensatoren des CDAC schrittweise neu verteilt. Die Kondensatoren sind auf einer Seite mit einem gemeinsamen Knoten verbunden. Die Höhe der Eingangsspannung wird im Grunde bestimmt, indem die anderen Seiten der Kondensatoren selektiv und nacheinander zwischen verschiedenen Referenzspannungspegeln umgeschaltet werden und der ermittelte Spannungspegel an dem gemeinsamen Knoten mit einem mittleren Spannungspegel verglichen wird. Der Kondensator mit der größten Kapazität wird als erstes mit einem spezifischen Referenzspannungspegel verbunden, während die restlichen Kondensatoren mit einem anderen Spannungspegel verbunden werden. Dann wird die Spannung an dem gemeinsamen Knoten, der mit einem Komparatoreingang verbunden ist, mit dem mittleren Spannungspegel verglichen, so dass das Ausgangssignal des Komparators die Bitwerte des digitalen Ausgabeworts bitweise darstellt, angefangen mit dem höchstwertigen Bit (MSB). Die Kondensatoren werden gemäß dem Ausgangssignal des Komparators (d. h. dem Vergleichsergebnis) einzeln nacheinander entweder mit dem ersten oder dem zweiten Referenzspannungspegel verbunden und verweilen während der nächsten Umwandlungsschritte in dieser Position. Die Zwischenergebnisse werden in einem Register gespeichert.
Aktuelle elektronische Vorrichtungen und entsprechende Halbleiterfertigungsverfahren verwenden typischerweise Versorgungsspannungen von 5 V oder weniger, um Verlustleistung zu sparen und die Geschwindigkeit zu erhöhen. Die Versorgungsspannung begrenzt den Eingangssignalbereich der ADCs. Um ein Eingangssignal von +/–10 V umzuwandeln, bei dem es sich um einen typischen Industriestandard handelt, wird das Signal entweder durch einen Widerstandsteiler oder einen kapazitiven Teiler geteilt, damit der Eingangssignalspannungsbereich in dem Eingangsspannungsbereich des Komparators liegt, der im Grunde zwischen Masse und dem Versorgungsspannungspegel liegt. Das Teilen des Eingangssignals verringert jedoch den Signal/Rausch-Abstand (SNR). Das niedrigstwertige Bit (LSB) für einen Versorgungsspannungsbereich von 5 V und einen Eingangsbereich von +/–10 V (d. h. es ist ein Teilen durch 4 erforderlich) in einem 16-Bit-Wandler entspricht 76 μV, obwohl es 305 μV betragen könnte, wenn das Signal nicht geteilt wäre. Ein typischer aktueller 16-Bit-SAR-Wandler hat einen Rauschpegel, der für jede beliebige Eingangsgleichspannung 2 bis 6 LSB am Ausgang entspricht. Um den relativ großen Eingangsspannungsbereich bewältigen zu können, werden Hochspannungstransistoren benötigt. Typische 5-V-Halbleiterfertigungsverfahren stellen Hochspannungstransistoren bereit, so dass es ADCs gibt, die selbst mit einem Kern für niedrige Spannungen, der zum Beispiel mit der Versorgungsspannung von 5 V läuft, einen hohen Eingangsspannungsbereich bieten. Das Teilen des Eingangssignals ist jedoch immer notwendig, wodurch das erreichbare SNR (engl. Signal to Noise Ratio = Signal/Rausch-Verhältnis) verringert wird.
Es ist ein Ziel der vorliegenden Erfindung, ein Verfahren und eine elektronische Vorrichtung zur Analog-Digital-Wandlung unter Verwendung von sukzessiver Approximation durch Verwendung einer Mehrzahl von Kondensatoren mit einem verbesserten Signal/Rausch-Abstand bereitzustellen.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Analog-Digital-Wandlung bereitgestellt, das eine sukzessive Approximation anwendet. Das Verfahren verwendet eine Mehrzahl von Kondensatoren, umfassend eine erste Gruppe von Kondensatoren und eine zweite Gruppe von Kondensatoren, wobei eine erste Seite jedes der Mehrzahl von Kondensatoren mit einem gemeinsamen Knoten gekoppelt ist. Das Verfahren umfasst einen Schritt des Abtastens einer Eingangsspannung an der ersten Gruppe von Kondensatoren, und nach Abtasten der Eingangsspannung wird eine Seite zumindest eines Kondensators der ersten Gruppe von Kondensatoren potentialfrei gelassen. Ein Kondensator der ersten Gruppe von Kondensatoren, der nicht potentialfrei ist, wird an seiner zweiten Seite auf eine erste Referenzspannung oder eine zweite Referenzspannung geschaltet, um die an den Kondensatoren der ersten Gruppe abgetastete Ladung zwischen dem Kondensator der ersten Gruppe und einem Kondensator der zweiten Gruppe (über den gemeinsamen Knoten) neu zu ver. Dann wird die Spannung an dem gemeinsamen Knoten mit einer Komparatorreferenzspannung verglichen, um ein Vergleichsergebnis zu erhalten, das für eine Bitentscheidung verwendet werden kann. Nach dem Vergleichen kann die potentialfreie Seite des potentialfreien Kondensators der ersten Gruppe von Kondensatoren gemäß der Bitentscheidung entweder mit einer ersten Referenzspannung oder einer zweiten Referenzspannung verbunden werden.
Dementsprechend wird eine bestimmte Ladungsmenge, die an dem potentialfreien Kondensator eingefroren ist, während der ersten Bitentscheidungsschritte nicht verwendet. Da die Ladung jedoch eingefroren ist, kann sie später während des Umwandlungsvorgangs verwendet werden, obwohl sie keinen Beitrag zu dem Umwandlungsvorgang während des ersten Schritts oder während mehrerer der ersten Schritte geleistet hat. Die Ladung an dem übrigen (nicht potentialfreien) Kondensator (bzw. Kondensatoren) wird zur Bestimmung des Werts einer oder mehrerer erster Stellen des digitalen Ausgabeworts verwendet. Vorzugsweise sind dies die Werte der höchstwertigen Bit des entsprechenden digitalen Ausgabeworts. Wenn die ersten Entscheidungen getroffen wurden, werden die entsprechenden Kondensatoren (z. B. die größten Kondensatoren aus der Mehrzahl von Kondensatoren) gemäß den Bitwerten der ersten Entscheidungen korrekt mit einer spezifischen Referenzspannung verbunden. Sobald die erste Entscheidung bzw. die ersten Entscheidungen getroffen wurden, fährt das Umwandlungsverfahren gemäß bekannter Prinzipien der sukzessiven Approximation mit den kleineren Kondensatoren fort. Insbesondere die Ladung an den zum Abtasten verwendeten Kondensatoren, die während der ersten Entscheidungsschritte verwendet werden, können einem Ladungsneuverteilen auf nicht zum Abtasten verwendete Kondensatoren (d. h. die zweite Gruppe von Kondensatoren) unterzogen werden. Auf diese Weise kann die Eingangsspannung geteilt werden. Da die potentialfreien Kondensatoren jedoch eine zusätzliche Ladung gespeichert halten, die erst während späterer Entscheidungsschritte aktiviert wird, kann die Einbuße des SNR auf Grund des Teilens verringert werden. Dementsprechend stellt der potentialfreie Kondensator (oder sogar eine Mehrzahl von potentialfreien Kondensatoren) vorzugsweise einen Hauptteil der Kapazität der Mehrzahl von Kondensatoren dar. Somit wird lediglich eine bestimmte Ladungsmenge während eines ersten oder einer Mehrzahl von ersten Umwandlungsschritten deaktiviert. Während dieser Schritte wird die Eingangsspannung geteilt, um zu beur, mit welchem Referenzspannungspegel die potentialfreien Kondensatoren verbunden werden sollten, um innerhalb des Versorgungsspannungspegels zu bleiben. Sobald die Entscheidungen getroffen wurden, kann jedoch die Ladung aktiviert werden. Die Einbuße bezüglich des SNR wird somit im Vergleich zu dem Stand der Technik wesentlich verringert.
Die Mehrzahl von Kondensatoren kann acht, zwölf oder sechzehn binär gewichtete Kondensatoren umfassen. In dieser Situation kann die erste Gruppe von Kondensatoren aus den beiden höchstwertigen (dem größten und zweitgrößten) Kondensatoren sowie aus dem vierthöchstwertigen (viertgrößten) Kondensator aus der Mehrzahl von Kondensatoren bestehen. Die zweite Gruppe kann dann die restlichen Kondensatoren umfassen. Gemäß dieser Anordnung umfasst das Verfahren den Schritt, die beiden höchstwertigen Kondensatoren während des ersten Schritts potentialfrei zu lassen. Dieser Aspekt der vorliegenden Erfindung gestattet es, das SNR um mindestens 12 dB zu verbessern.
Gemäß einem anderen Aspekt der vorliegenden Erfindung wird die Eingangsspannung ebenfalls an einem zusätzlichen Abtastkondensator abgetastet. Der Abtastkondensator kann dieselbe Kapazität wie die kombinierte zweite Gruppe von Kondensatoren haben. Die Kapazitätsmenge, die vorteilhafterweise zum Abtasten verwendet wird, sollte mit der Kapazitätsmenge, die während der Umwandlung zwischen den beiden Referenzspannungen umgeschaltet wird, übereinstimmen. Dieser Aspekt sorgt dafür, dass die für das Abtasten und Umwandlung verwendete Gesamtkapazitätsmenge konstant ist. Der Abtastkondensator wird vorzugsweise so lange potentialfrei gelassen, wie zumindest ein Kondensator aus der ersten Gruppe von Kondensatoren potentialfrei gelassen wird. Wenn die potentialfreien Kondensatoren aus der ersten Gruppe mit einer Referenzspannung verbunden werden, nachdem die erste Bitentscheidung bzw. die ersten Bitentscheidungen getroffen wurden, wird der Abtastkondensator ebenfalls mit einem Konstantspannungspegel verbunden, der einer der Referenzspannungen sein kann.
Des Weiteren kann das Verfahren gemäß der vorliegenden Erfindung einen Fehlerkorrekturschritt bereitstellen, nachdem zumindest einer der potentialfreien Kondensatoren mit der ersten Referenzspannung oder der zweiten Referenzspannung verbunden wurde. Insbesondere für potentialfreie Kondensatoren besteht ein Risiko, dass an den Kondensatoren parasitäre Ladungen eingefangen werden, die das Umwandlungsergebnis beeinträchtigen können. Dementsprechend wird ein Korrekturschritt nach der ersten Entscheidung bzw. den ersten Entscheidungen bereitgestellt, während denen einer oder mehrere Kondensatoren aus der Mehrzahl von Kondensatoren potentialfrei waren. Falls während der ersten Entscheidung (bzw. den ersten Entscheidungen) irgendeine falsche Entscheidung getroffen wurde, gestattet es der Fehlerkorrekturschritt, diesen Fehler später zu identifizieren. Da lediglich die kleineren Kondensatoren aus der Mehrzahl von Kondensatoren für die ersten Entscheidungen verwendet werden, muss man während der ersten Schritte einen erhöhten Rauschpegel einkalkulieren. Ebenso ist der Eingangsspannungspegel während der ersten Entscheidungen geteilt, wodurch der Signal/Rausch-Verhältnis verringert wird. Sobald jedoch die potentialfreien Kondensatoren nach den ersten Entscheidungen verbunden werden, so dass die Ladung an diesen Kondensatoren einen Beitrag zu der Umwandlung leistet, können die Fehler leicht identifiziert werden, und der Gesamt-Signal/Rausch-Verhältnis entspricht einem derartigen, der lediglich einschließlich der potentialfreien Kondensatoren erreicht werden kann. Die Verstärkung des SNR wird durch diesen Korrekturschritt nicht beeinflusst.
Die vorliegende Erfindung stellt ebenfalls einen Analog-Digital-Wandler zur sukzessiven Approximation Annäherung bereit. Der Analog-Digital- Wandler gemäß der Erfindung umfasst eine Mehrzahl von Kondensatoren, die jeweils eine erste Seite mit einem gemeinsamen Knoten verbunden haben, wobei die Mehrzahl von Kondensatoren eine erste Gruppe von Kondensatoren zum Abtasten einer Eingangsspannung und eine zweite Gruppe von Kondensatoren, eine Mehrzahl von Schaltern, einen Komparator und ein Steuermittel umfasst, das so eingerichtet ist, dass es die Schalter selektiv steuert, um eine zweite Seite jedes Kondensators der Mehrzahl von Kondensatoren mit einer ersten Referenzspannung oder einer zweiten Referenzspannung zu verbinden und zusätzlich eine zweite Seite der ersten Gruppe von Kondensatoren mit der Eingangsspannung zu verbinden, um die Eingangsspannung abzutasten, wobei das Steuermittel ferner so eingerichtet ist, dass es die Schalter selektiv so steuert, dass sie eine Seite von zumindest einem Kondensator der ersten Gruppe von Kondensatoren potentialfrei lassen, einen Kondensator aus der ersten Gruppe von Kondensatoren, der nicht potentialfrei ist, mit seiner zweiten Seite mit einer ersten Referenzspannung oder einer zweiten Referenzspannung verbindet, um die an den Kondensatoren der ersten Gruppe abgetastete Ladung zwischen dem Kondensator der ersten Gruppe und einem Kondensator der zweiten Gruppe neu zu ver, und einen Vergleich der an dem gemeinsamen Knoten festgestellten Spannung durchführt, um eine Bitentscheidung zu treffen, und die potentialfreie Seite der potentialfreien Kondensatoren der ersten Gruppe von Kondensatoren gemäß der Bitentscheidung mit einer Referenzspannung verbindet.
Die Vorteile eines Analog-Digital-Wandlers gemäß der vorliegenden Erfindung im Vergleich zu Lösungen nach dem Stand der Technik liegen in einem verbesserten Signal/Rausch-Verhältnis mit einer Analog-Digital-Wandler-Konfiguration, die im Wesentlichen dieselbe Architektur, Größe und Komplexität wie Analog-Digital-Wandler gemäß dem Stand der Technik aufweist. Die Verbesserung im Vergleich zu dem Stand der Technik wird dadurch erreicht, dass zumindest ein Kondensator aus der Mehrzahl von Kondensatoren während der ersten Entscheidung potentialfrei gelassen wird. Nachdem die erste Entscheidung getroffen wurde, wird der potentialfreie Kondensator gemäß der Entscheidung, die unter Verwendung von anderen, vorteilhafterweise kleineren Kondensatoren getroffen wurde, mit einer Referenzspannung verbunden. Jeder der Kondensatoren der Mehrzahl von Kondensatoren kann binär gewichtete Kapazitätswerte aufweisen. Es gibt vorteilhafterweise zumindest N binär gewichtete Kondensatoren, wobei N zum Beispiel acht, zwölf, sechzehn, achtzehn, zwanzig oder noch mehr betragen kann. Wenn es zum Beispiel sechzehn Kondensatoren gibt, kann die erste Gruppe von Kondensatoren die beiden höchstwertigen Kondensatoren sowie den vierthöchstwertigen Kondensator der Mehrzahl von Kondensatoren umfassen. Die zweite Gruppe kann die restlichen Kondensatoren umfassen. Die höchstwertigen Kondensatoren, d. h. ein Kondensator aus der ersten Gruppe, bleiben während des ersten Vergleichsschritts vorzugsweise potentialfrei. Das Steuermittel kann so eingerichtet sein, dass es einen Fehlerkorrekturschritt durchführt, nachdem zumindest einer der potentialfreien Kondensatoren mit der ersten Referenzspannung oder der zweiten Referenzspannung verbunden wurde. Um jegliche unerwünschte Missverhältnisse zwischen den Kapazitätswerten der verwendeten Kondensatoren zu vermeiden, kann ein Abtastkondensator zum Abtasten der Eingangsspannung verwendet werden, der denselben Kapazitätswert wie die kombinierte zweite Gruppe von Kondensatoren hat und nicht zum Abtasten verwendet wird. Vorteilhafterweise wird der Abtastkondensator wie ein potentialfreier Kondensator der ersten Gruppe von Kondensatoren verwendet, d. h. der Abtastkondensator wird während des ersten Entscheidungsschritts bzw. der ersten Entscheidungsschritte ebenfalls potentialfrei gelassen und gleichzeitig wie der potentialfreie Kondensator mit einem Gleichspannungspegel verbunden.
Die vorliegende Erfindung ist nutzbringend, wenn während eines ersten Entscheidungsschritts zumindest ein zum Abtasten verwendeter Kondensator (bzw. eine kleine Kapazitätsmenge) potentialfrei gelassen wird, wobei jedoch auch spezielle Ausführungsformen, einschließlich mehrerer potentialfreier Kondensatoren (eine große Menge potentialfreier Kapazität) und mehr als einem Entscheidungsschritt mit potentialfreien Kondensatoren, verwendet werden können, um den Nutzen zu erhöhen. Die vorliegende Erfindung darf nicht so verstanden werden, als ob sie auf eine bestimmte Anzahl von potentialfreien Kondensatoren oder Entscheidungsschritten beschränkt wäre. Ebenso kann die Anzahl von der ersten Gruppe von Kondensatoren und der zweiten Gruppe von Kondensatoren zugeordneten Kondensatoren eine beliebige Zahl gleich oder größer Eins betragen. Der zusätzliche Abtastkondensator kann als Teil der ersten Gruppe von Kondensatoren verstanden werden. Die vorliegende Erfindung betrifft den allgemeinen Gedanken, eine bestimmte Kapazitätsmenge, an der das Eingangssignal während eines Abtastschritts abgetastet wurde, potentialfrei zu lassen. Die potentialfreie Kapazität wird erst dann aktiviert, um zu der Umwandlung beizutragen, nachdem eine weitere Bitentscheidung getroffen wurde.
Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der untenstehenden Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen. Es zeigen:
1 ein Schaubild eines SAR-Analog-Digital-Wandlers gemäß dem Stand der Technik,
2A und 2B eine Reihe vereinfachter Schaltbilder einer ersten Ausführungsform der vorliegenden Erfindung,
3 ein vereinfachtes Schaltbild einer zweiten Ausführungsform der vorliegenden Erfindung,
4 ein Diagramm, das die Verringerung des benötigten Eingangsspannungsbereichs in Abhängigkeit von den durchgeführten Entscheidungen darstellt, und
5 ein Diagramm, das den Fehlerdetektionsmechanismus gemäß einem Aspekt der vorliegenden Erfindung darstellt.
1 zeigt ein vereinfachtes Schaubild eines SAR-ADC gemäß dem Stand der Technik. Der SAR vergleicht die analoge Eingangsspannung V_in mit einem Bruchteil der Referenzspannung REF, die von einem kapazitiven Digital-Analog-Wandler CDAC erzeugt wird. Die abgetastete Eingangsspannung V_in wird zunächst mit der halben Referenzspannung REF verglichen. Wenn die Eingangsspannung höher ist, wird sie in dem nächsten Schritt mit der dreiviertelten Referenzspannung REF verglichen, andernfalls mit der viertelten. Dementsprechend konvergiert der Bruchteil der von dem CDAC ausgegebenen Referenzspannung REF schrittweise zu der analogen Eingangsspannung V_in, wobei ein Bit pro Taktzyklus ausgewertet wird. Das Register mit sukzessiver Approximation und die Schnittstellenstufe SAR&IF empfangen das Ergebnis des Vergleichs und stellen dem CDAC ein entsprechendes N-Bit-Ausgangssignal bereit. Die digitale Eingabe an den CDAC am Ende der Umwandlung ist identisch mit der digitalisierten Eingangsspannung V_in. Die Abtast-/Haltestufe S/H und die Kondensatoranordnung CDAC können durch Verwendung einer Kondensatoranordnung, die alle benötigten Kondensatoren umfasst, realisiert werden.
2A und 2B zeigen eine Reihe von sechs vereinfachten Schaltbildern einer ersten Ausführungsform der vorliegenden Erfindung. Die in jeder Figur gezeigte Mehrzahl von Kondensatoren stellt einen CDAC für einen 6-Bit-ADC dar. Lediglich der Einfachheit der untenstehenden Gleichungen und Formeln halber sind in den Figuren sieben Kondensatoren C₁ bis C₇ (und ein zusätzlicher Abtastkondensator Cs) gezeigt. Sechs Kondensatoren C₁ bis C₆ wären für einen 6-Bit-ADC jedoch ausreichend. Um den Betrieb der Schaltung gemäß der vorliegenden Erfindung zu veranschaulichen, zeigen die 2A und 2B sechs aufeinander folgende Schritte (a) bis (e) einer Analog-Digital-Wandlung. In jeder Figur sind die Schalter sw_s, sw_h, und sw₁ bis sw₇ gemäß dem spezifischen Umwandlungsschritt geschaltet. Da einige Kondensatoren aus der Mehrzahl von in jeder der 2A und 2B gezeigten Kondensatoren das Signal während der MSB-Entscheidungen müssen, kann die Eingangsspannung nicht an allen Kondensatoren abgetastet werden. Folglich werden die Kondensatoren einer ersten Gruppe von Kondensatoren, die zum Abtasten verwendet werden, und einer zweiten Gruppe von Kondensatoren, die nicht zum Abtasten verwendet werden, zugeordnet. Die erste Gruppe von Kondensatoren enthält C₁, C₂ und C₄ sowie den Abtastkondensator C_S. Die zweite Gruppe von Kondensatoren enthält C₃ und C₅ bis C₇. In dem vorliegenden Beispiel ist die Eingangsspannung V_in auf 7 V festgelegt. Zur Vereinfachung des Beispiels wird ein Referenzspannungsbereich von +/–10 V angenommen, d. h. +REF = 10 V, –REF = –10 V. In diesem Beispiel ist +REF = –(–REF), jedoch sind die Höhen der Referenzpegel +REF und –REF allgemein nicht unbedingt gleich. Der Abtastschritt ist in 2A gezeigt. Die zum Abtasten der Eingangsspannung V_in verwendete Kapazitätsmenge muss mit der Anzahl von zur Umschaltung zwischen +/–REF verwendeten Kondensatoren übereinstimmen. Andernfalls würde ein Verstärkungsfehler erzeugt werden. Somit ist der zusätzliche Abtastkondensator C_s gleich der Summe von C₃ und C₅ bis C₇. Die Kondensatoren C₁ bis C₆ sind binär gewichtet, wobei C₁ = C ist. Der letzte Kondensator C₇ hat dieselbe Kapazität wie C₆. Entsprechend sind die Kapazitäten C₁ = C, C₂ = C/2, C₃ = C/4, C₄ = C/8, C₅ = C/16, C₆ = C/32, C₇ = C/32. Die Gesamtkapazität ist 2C + C_s. Eine Seite aller Kondensatoren ist mit einer gemeinsamen Seite (gemeinsamer Knoten V_c) der Kondensatoren verbunden, die durch einen Schalter mit einer Gleichtaktspannung V_CM gekoppelt sein können. Für das vorliegende Beispiel wird V_CM mit 2,5 V angenommen, was notwendig ist, um in dem Eingangsspannungsbereich des Komparators zwischen 0 V und 5 V zu liegen. Für andere Konfigurationen kann jedoch ein anderer Wert für V_CM vorzuziehen sein. Der gemeinsame Knoten V_c ist mit einem Eingang eines Komparators verbunden, der die Vergleichsschritte durchführt. Der Komparator ist nicht gezeigt.
Wie in 2 (b) gezeigt, wird die an den Kondensatoren durch Abtasten der Eingangsspannung erzeugte Ladung durch Öffnen des Halteschalters sw_h zwischen V_C und V_CM wiederum eingefroren. Der Unterschied zu den vorher vorgeschlagenen Schemen besteht darin, dass die Ladung von C₁, C₂ und C_S deaktiviert wird, indem zumindest eine Seite der Kondensatoren potentialfrei gelassen wird. So lange eine Seite der Kondensatoren C₁, C₂ und C_S der ersten Gruppe potentialfrei ist, kann die Ladung nicht auf die anderen Kondensatoren neu verteilt werden, und die potentialfreien Kondensatoren leisten keinen Beitrag zu dem Umwandlungsschritt. Dementsprechend können die potentialfreien Kondensatoren während der sich auf die beiden MSBs (MSB und MBS-1) beziehenden Umwandlungsschritte vernachlässigt werden, so dass die einen Beitrag zu der Umwandlung leistende Gesamtladung Q_a) wie folgt bestimmt werden kann:
Nach Abtasten der Eingangsspannung wird der Kondensator C₄ von V_in auf –REF umgeschaltet. Dies muss durch Umschalten von C₅ von –REF auf +REF kompensiert werden. Die Schalter SW4 und SW5 werden entsprechend eingestellt. Unter Berücksichtigung dessen kann das Ladungsverteilen zusammengefasst werden zu:
Da die in diesem Umwandlungsschritt einen Beitrag leistende Gesamtladung eingefroren ist, ist Q_a) gleich Q_b), und die Komparatorentscheidung V_c(b) kann berechnet werden als
wobei sich der Index (b) auf 2 (b), d. h. Schritt (b), bezieht. Der Komparator vergleicht V_c(b) mit V_CM. In diesem Schritt (b) wird die Eingangsspannung V_in durch den Faktor 4 geteilt. Für V_CM = 2,5 V bleibt die Spannung an dem Knoten V_c innerhalb des Versorgungsspannungsbereichs, d. h. zwischen 0 V und 5 V. Wenn der Komparator detektiert, dass V_c(b) > V_CM ist, folgt daraus, dass V_in < 0 V ist, andernfalls ist V_in > 0 V. Allgemein hängt das Vorzeichen des Ergebnisses auch von dem Vorzeichen des Komparatoreingangssignals ab, mit dem der gemeinsame Knoten gekoppelt ist. Da V_in mit 7 V angenommen wird, stellt der Komparator das erste Ergebnis bereit. In dem nächsten Schritt (c), der in 2A dargestellt ist, wird der Kondensator C₆ durch SW₆ von –REF auf REF umgeschaltet, und die Gesamtladung Q_c) beträgt dann:
und da die Ladung noch immer eingefroren ist, ist Q_a) = Q_b) = Q_c), so dass die Spannung an dem gemeinsamen Knoten V_c folgendermaßen beträgt:
wobei (c) den Schritt (c) angibt. V_c(c) wird mit V_CM verglichen. Für V_in 7 V und +REF = 10 V, ergibt dies das folgende Ergebnis: Vin > REF2 . (6)
Entsprechend werden die beiden höchstwertigen Bit MSB und MSB-1 des digitalen Ausgabeworts des Wandlers auf eine logische ,1' festgesetzt. Nachdem das korrekte Ergebnis für die beiden MSB bestimmt wurde, können alle Kondensatoren aktiviert werden und leisten einen Beitrag zu dem Umwandlungsvorgang, da die Eingangsspannung des Komparators V_c nahe genug zu V_CM hin konvergiert ist, so dass V_c innerhalb des Versorgungsspannungsbereichs bleibt.
An diesem Punkt ist es klar, dass C₁ und C2 mit +REF verbunden sein müssen, und dass die beiden ersten Bit des entsprechenden digitalen Ausgabeworts den Logikwert ,1' haben. Die weiteren Schritte können gemäß einem Standard-SAR-Algorithmus durchgeführt werden, bei dem jeder Kondensator von –REF auf +REF umgeschaltet wird, bevor der nächste Vergleich durchgeführt und die nächste Bitentscheidung getroffen wird. C_s ist mit –REF verbunden. C₇ bleibt immer mit –REF verbunden.
Durch die Freigabe der potentialfreien Kondensatoren wird Ladung zu dem Umwandlungsvorgang hinzugefügt. Deshalb muss Q_a) nun unter Berücksichtigung auch der vorher potentialfreien Kondensatoren neu berechnet werden: Qa) = (Cs + C1 + C2 + C4)·(Vin – VCM) + (C3 + C5 + C6 + C7)·(–REF – VCM) = C8 ·(16Vin – 3REF – 19VCM) (7)
Das Verbindungsschema für die Kondensatoren nach den ersten drei Schritten kann ebenfalls aus einem anderen, allgemeineren Winkel erläutert werden, wobei man von dem Gedanken ausgeht, dass der Komparator in dem in 2B (d) gezeigten Schritt entscheiden muss, ob Vin > 3REF4 (8)ist.
Dies bedeutet, dass V_c in Schritt (d) folgendermaßen lauten sollte:
Der Nenner 19 ergibt sich aus der Tatsache, dass die Gesamtkapazität 19 / 8C (einschließlich C_s) entspricht. Die Gewichtung der Referenzspannung muss 3/4 der Gewichtung der Eingangsspannung, die an 16 Neunzehntel der Kondensatoren abgetastet wurde, betragen. Folglich muss 3/4 mal 16 berücksichtigt werden, was 12 entspricht. Wenn diese Gleichung nach Q_a) aufgelöst wird, so drückt die andere Seite der Gleichung das Ladungsverteilen während der Phase Q_d) aus: Qd) = C8 (–19Vc(d) + 9REF) = C8 (16Vin – 3REF – 19VCM) = Qa) (10)
Q_d) beträgt C / 8(–19V_c(d) + 9REF). Wiederum muss berücksichtigt werden, dass der CDAC insgesamt 19 Mal C / 8 enthält. Wenn a Mal C / 8 mit +REF und b Mal C / 8 mit –REF verbunden ist, dann sind: a + b = 19 (11)und a – b = 9 (12)
Diese Gleichungen können für a = 14 und b = 5 gelöst werden. Dementsprechend konnte dargestellt werden, dass die Kondensatoren C₁, C₂ und C₃ mit +REF verbunden sein müssen und C_S, C₄, C₅, C₆, C₇ mit –REF, um die korrekte Entscheidung in diesem Schritt zu treffen. Von hier an ist das Schaltschema identisch mit einem typischen SAR-Schema, wobei immer der nächst kleinere Kondensator von –REF auf +REF umgeschaltet wird, bevor die nächste Entscheidung getroffen wird. Zwei der restlichen Schritte sind in den 2B (e) und 2B (f) gezeigt, wobei C4 und C5 mit +REF verbunden sind.
Die folgende Tabelle 1 zeigt die Entscheidungen und die Ergebnisse in einer Übersicht: Tabelle 1

Zu treffende Entscheidung Ergebnis

V_in > 0 V ,1'

V_in > +REF/2 ,1'

V_in > +3REF/4 ,0'

V_in > +5REF/8 ,1'

V_in > +11REF/16 ,1'

V_in > +23REF/32 ,0'
Dementsprechend ist das digitale Ausgabewort ,110110'. Eine logische ,1' gibt an, dass der entsprechende Kondensator C₁ bis C₆ mit +REF verbunden werden sollte, und eine logische ,0' gibt an, dass der entsprechende Kondensator durch den entsprechenden Schalter mit –REF verbunden werden sollte. Somit müssen die Schalter sw₁ bis sw₆ mit +REF, +REF, –REF, +REF, +REF, –REF verbunden werden. Nach dem in 2B (f) gezeigten Schritt bestünde der letzte Schritt in der Verbindung von sw₅ mit +REF und von sw₆ mit +REF und in dem Treffen der letzten Entscheidung. Unverzüglich nach der letzten Entscheidung würden die Schalter zurück in die Abtastkonfiguration zum erneuten Abtasten der Eingangsspannung geschaltet werden.
Die Kondensatoranordnung (bzw. der CDAC) gemäß der vorliegenden Erfindung gestattet zum Beispiel die Verwendung von Standard-5 V-CMOS-Transistoren für die Komparatoreingangsstufe, wovon die Geschwindigkeit, das Rauschen und die Herstellungskosten profitieren. Da 5 V-Transistoren verwendet werden können, verringern sich die Die Größe und die Leistungsaufnahme drastisch. Das Verfahren und die Schaltung gemäß der vorliegenden Erfindung gestatten es, dass die Eingangsspannung an den meisten Kondensatoren abgetastet werden kann, während eine erhebliche Menge an Ladung (z. B. der Hauptteil der Ladung) deaktiviert ist, indem einige Kondensatoren während der Bitentscheidungen (z. B. der ersten MSB-Entscheidungen) potentialfrei gelassen werden. Entsprechend wird lediglich ein Bruchteil der Gesamtladung für die Umwandlung der MSBs verwendet. Erst dann, wenn die Spannung an dem Komparatoreingang niedrig genug ist, um innerhalb des Versorgungsspannungsbereichs zu liegen, werden die deaktivierten Kondensatoren wieder aktiviert. Das Eingangssignal (d. h. die entsprechende Ladung) ist fast ungeteilt, so dass ein hoher Signal/Rauchabstand erzielt werden kann.
Da lediglich die Kondensatoren C₃ und C₅ bis C₇ nicht zum Abtasten verwendet wurden, wird die Eingangsspannung lediglich durch einen Bruchteil von 16/19 = 0,84 geteilt. Hierdurch wird der SNR um 1,5 dB vermindert. Eine Architektur nach dem Stand der Technik hätte die Eingangsspannung mit einem Faktor von circa 5 geteilt, was einer Verminderung des SNR von 14 dB entspricht. Somit verbessert das Schaltschema gemäß der vorliegenden Erfindung den SNR um mehr als 12 dB (d. h. 12,5 dB = 14 dB – 1,5 dB). Eine kritische Entscheidung (d. h. die Spannung an dem gemeinsamen Knoten liegt nahe dem Schwellwert des Komparators) kann ebenfalls während der MSB-Umwandlung auftreten, wenn das Eingangssignal geteilt wird. Des Weiteren fügt eine Ladungsinjektion durch die Eingangsschalter der potentialfreien Kondensatoren eine Ladung zu dem gemeinsamen Knoten V_c hinzu, was Fehler mit sich bringen kann. Deshalb ist es wichtig, nach Aktivierung aller Kondensatoren einen Fehlerkorrekturschritt durchzuführen. Dies wird untenstehend in Bezug auf 5 erläutert.
Das Verfahren und die Schaltung, die unter Bezugnahme auf 2 erläutert wurden, kann auf einen volldifferenziellen CDAC erweitert werden, so dass volldifferenzielle Signale von +/–20 V umgewandelt werden können. 3 zeigt ein vereinfachtes Schaltbild einer zweiten Ausführungsform der vorliegenden Erfindung unter Verwendung von Differenzsignalen. Die gezeigte Struktur bezieht sich auf einen N-Bit-ADC mit einem volldifferenziellen Eingangsspannungsbereich. Die Schaltung ist volldifferenziell ausgelegt, um die Ladungsinjektion der Schalter sw_hp und sw_hn symmetrisch zu halten. Hierdurch werden eine gute integrale Linearität und ein verringerter Offset bereitgestellt. Die Kondensatoren C_1n bis C_Nn und die Kondensatoren C_1p bis C_Np stellen jeweils eine Anordnung von Kondensatoren mit binärer Gewichtung gemäß der folgenden Gleichung C_jn = C·2^–(j-1) dar, wobei C_1n den Kondensator für den MSB und C_Nn den Kondensator für den LSB darstellen. Die gemeinsame Seite aller Kondensatoren ist mit einer internen Spannung V_CM verbunden, die den Arbeitspunkt des Komparators festsetzt. Der Arbeitspunkt des Komparators ist nicht unbedingt gleich V_CM, sondern der Arbeitspunkt des Komparators kann als Funktion von V_CM festgelegt werden. Folglich können C_sn und C_sp mit einer Gleichspannung V_s verbunden sein, die in Bezug auf den benötigten Eingangsspannungsbereich des Komparators ausgewählt wird. Lediglich als Beispiel kann V_s auf 0 V festgesetzt werden. Sobald C_sn und C_sp auf eine bestimmte Spannung V_s festgesetzt wurden, arbeiten sie als kapazitiver Spannungsteiler, wodurch sie den Gleichtaktspannungspegel anheben oder senken.
Die Eingangsspannung wird an den Kondensatoren C_1p,n, C_2p,n, C_4p,n und an dem zusätzlichen Abtastkondensator C_sn,p abgetastet. Dementsprechend werden lediglich drei Neunzehntel der Gesamtkapazität zum Abtasten nicht verwendet, was der kombinierten Kapazität der Kondensatoren C_3p,n und C_5p,n bis bis C_Np,n entspricht. Als Reaktion auf den Haltebefehl friert der Halteschalter die Ladung an den Knoten V_cp,n ein. In dem nächsten Schritt werden die Eingangsschalter sw_sn,p, sw_1n,p, sw_2n,p und sw_4n,p geöffnet. Die Kondensatoren C_1p,n und C_2p,n und C_sp,n werden jedoch nicht mit einer Referenzspannung verbunden und bleiben potentialfrei. Dementsprechend wird die Ladung an diesen Kondensatoren eingefroren und kann keinen Beitrag zu dem Umwandlungsvorgang des MSB leisten. Des Weiteren sind C_4p,n mit –REF und C_5p,n mit REF verbunden. Die abgetastete Spannung, die in diesem Bitentscheidungsschritt einen Beitrag zur Umwandlung leistet, kann berechnet werden als:
Da die Kondensatoren C_4p,n während des nächsten Schrittes mit der negativen Referenz –REF verbunden sind, ist die Ladung während der MSB-Wandlung gleich
Da die Gesamtladung an den für diesen Entscheidungsvorgang verwendeten Kondensatoren eingefroren ist, sind Q_sn,p und Q_MSBp,n gleich. Berücksichtigt man, dass C₄ = 0,5·C₃, C₅ = 0,25·C₃ und dass C₅ gleich
kann V_cp,n berechnet werden als Vcp,n = VCM – 14 ·Vinn,p (16)
Wie durch die letzte Gleichung (16) angegeben, wird das Eingangssignal während der Auswertung des MSB durch den Faktor vier geteilt. Die nächsten Bit werden auf dieselbe Weise ausgewertet, während die Kondensatoren C_1p,n und C_2p,n potentialfrei bleiben. Für die vorliegende Ausführungsform kann angenommen werden, dass V_inn nicht als Differenzeingangssignal verwendet wird und immer auf 0 V bleibt. Eine Seite des Komparators bleibt somit immer auf einem konstanten Spannungspegel (z. B. V_CM). Das Komparatoreingangssignal V_cn konvergiert, wie in 3 gezeigt, zu der Gleichtaktspannung V_CM. In einer anderen Ausführungsform kann V_inn das Komplementärsignal von V_inp sein. Für volldifferenzielle Strukturen kann C_s ebenso mit einem beliebigen Gleichspannungspegel verbunden sein. Da C_s als kapazitiver Teiler arbeitet, kann der Gleichspannungspegel hinsichtlich des Komparatoreingangsbereichs gewählt werden.
4 zeigt einen vereinfachten Signalverlauf, der sich auf die konvergierende Spannung V_cn für ein Beispiel mit vier Bit und V_in = –10 V bezieht, wobei das Eingangssignal lediglich durch einen kleinen Faktor von 16/19 geteilt wird. Dementsprechend ist die Spannung an dem Eingang des Komparators bereits äußerst begrenzt. Wenn die Entscheidung für MSB-3 getroffen wird, ist: Vcn < VCM + (2/19)·REF = 3.55 V und Vcn > VCM – (2/19)·REF = 1,45 V (17)
Somit lag die Maximaleingangsspannung des Komparators weniger als um ein Achtel der Referenzspannung von der mit 2,5 V gewählten Gleichtaktspannung entfernt, als die Entscheidungen bezüglich MSB, MSB-1 und MSB-2 getroffen wurden. Nun kann die Gesamtladung an den Abtastkondensatoren zum Abschließen des Umwandlungsverfahrens verwendet werden. Die Kondensatoren C_1pn und C_2pn werden nun gemäß der Entscheidung der ersten, mit einer geteilten Signalamplitude durchgeführten Bitentscheidungen entweder mit der positiven Referenzspannung +REF oder der negativen Referenzspannung –REF verbunden. Für einen Analog-Digital-Wandler mit N = 16 gemäß der vorliegenden Erfindung entspricht ein LSB einer Spannung, die durch die folgende Gleichung bestimmt werden kann:
Somit entspricht 1 LSB ohne die vorliegende Erfindung 61 μV. Der entsprechende Spannungsschritt von 1 LSB wird im Vergleich zu dem Stand der Technik um den Faktor 256/61 = 4,2 erhöht. Mit der vorliegenden Erfindung wird der SNR in einer asymmetrischen Version (V_in = 0 V) und in differenzieller Betriebsart im Vergleich mit Lösungen nach dem Stand der Technik in asymmetrischen und differenziellen Architekturen um mehr als 12 dB verbessert.
5 zeigt ein Diagramm, das sich auf den Fehlerkorrekturmechanismus gemäß einem Aspekt der vorliegenden Erfindung bezieht. Der Fehlerkorrekturmechanismus kann auf alle Ausführungsformen der vorliegenden Erfindung angewendet werden und betrifft ein Beispiel mit zwei potentialfreien Kondensatoren bezüglich MSB und MSB-1. Allgemein beinhaltet jede Umwandlung zwei kritische Entscheidungen, in denen das Komparatoreingangssignal weniger als ein halbes LSB beträgt. Die erste kritische Bitentscheidung tritt irgendwann während der Umwandlung in Abhängigkeit von der Eingangsspannung auf. Die zweite kritische Bitentscheidung ist die Bit-N-Entscheidung, d. h. die letzte Entscheidung. Wenn die erste kritische Entscheidung während der ersten drei Entscheidungen auftritt, erzeugt der Analog-Digital-Wandler einen Bitfehler, da der SNR noch nicht von den potentialfreien Kondensatoren profitiert hat. In der in 3 gezeigten Ausführungsform mit N = 16 entspricht die Auflösung zum Beispiel an Stelle der 256 μV pro LSB gemäß Gleichung (18) noch immer 61 μV pro LSB während der ersten beiden Entscheidungen. Das Risiko einer fehlerhaften Entscheidung wird ebenfalls durch die Ladungsinjektion an den Schaltern sw_1np, sw_2np und sw_s erhöht, während C_1pn, C_2pn und C_S potentialfrei sind. Die Ladungsinjektion kann V_Cn,p um mehrere 100 mV beeinflussen. Entsprechend muss der Fehlerkorrekturmechanismus gemäß dem Stand der Technik angepasst werden, um eine höhere Toleranz in Bezug auf Fehler während der ersten Bitentscheidungen bereitzustellen. Ein Beispiel eines derartigen Schemas wird nun unter Bezugnahme auf 5 erläutert. Die Entscheidungen 1 und 2 werden getroffen, während die Kondensatoren C_1pn und C_2pn potentialfrei sind. Die möglichen Ladungsinjektionsfehler sind durch schraffierte Flächen um den entsprechenden Spannungspegel herum angedeutet. Für die Entscheidung 1 ist dies zum Beispiel 0 V, und für die Entscheidung 2 ist dies –5 V und 5 V. Die erste Entscheidung versucht, das MSB zu erfassen, und die zweite das MSB-1. Nach der zweiten Entscheidung ist der Quadrant des Eingangssignals mit einer gewissen Ungenauigkeit bekannt. Nun können alle Kondensatoren aktiviert werden und bleiben innerhalb des Komparatoreingangsfensters zwischen 0 und 5 V. Die dritte Entscheidung betrifft MSB-2. Da alle Kondensatoren eingeschaltet sind, ist die Entscheidung in Bezug auf die potentialfreien Kondensatoren fehlerfrei. Schließlich kann die Entscheidung 4 überprüfen, ob während der beiden ersten Entscheidungen ein Fehler aufgetreten ist, und diese entsprechend korrigieren. Nach der vierten Entscheidung sind die ersten drei Bit fehlerfrei, und die Spannung an dem Komparatoreingang bleibt innerhalb des zulässigen Bereichs. Die Umwandlung kann auf Standard-SAR-Weise abgeschlossen werden. Es wird lediglich ein zusätzlicher Taktzyklus benötigt.

Claims

Verfahren zur Analog-Digital-Wandlung unter Verwendung von sukzessiver Approximation und einer Mehrzahl von Kondensatoren, umfassend eine erste Gruppe von Kondensatoren und eine zweite Gruppe von Kondensatoren, wobei eine erste Seite jedes der Mehrzahl von Kondensatoren mit einem gemeinsamen Knoten gekoppelt ist, wobei das Verfahren umfasst: Abtasten einer Eingangsspannung an der ersten Gruppe von Kondensatoren, nach dem Abtastschritt das potentialfreie Belassen einer Seite zumindest eines Kondensators der ersten Gruppe von Kondensatoren, Schaltung eines Kondensators der ersten Gruppe von Kondensatoren, der nicht potentialfrei ist, mit seiner zweiten Seite auf eine erste Referenzspannung oder eine zweite Referenzspannung, um die an den Kondensatoren der ersten Gruppe abgetastete Ladung zwischen dem Kondensator der ersten Gruppe und einem Kondensator der zweiten Gruppe neu zu ver, Vergleichen der Spannung an dem gemeinsamen Knoten mit einem Komparatorreferenzspannungspegel, um ein Vergleichsergebnis zu erhalten, das für eine Bitentscheidung verwendet werden kann, und Schaltung der potentialfreien Seite des potentialfreien Kondensators der ersten Gruppe von Kondensatoren gemäß der Bitentscheidung entweder auf die erste Referenzspannung oder die zweite Referenzspannung.
Verfahren gemäß Anspruch 1, bei dem die Mehrzahl von Kondensatoren sechzehn binär gewichtete Kondensatoren umfasst und die erste Gruppe von Kondensatoren aus den beiden höchstwertigen Kondensatoren und dem vierthöchstwertigen Kondensator der Mehrzahl von Kondensatoren besteht und die zweite Gruppe die restlichen Kondensatoren umfasst und das Verfahren ferner umfasst, dass die beiden höchstwertigen Kondensatoren während des ersten Vergleichsschritts potentialfrei gelassen werden.
Verfahren gemäß einem der vorhergehenden Ansprüche, umfassend das Abtasten der Eingangsspannung an einem zusätzlichen Abtastkondensator, der dieselbe Kapazität wie die kombinierte zweite Gruppe von Kondensatoren aufweist.
Verfahren gemäß einem der vorhergehenden Ansprüche, umfassend die Durchführung eines Fehlerkorrekturschritts, nachdem zumindest einer der potentialfreien Kondensatoren mit der ersten Referenzspannung oder der zweiten Referenzspannung verbunden wurde.
Analog-Digital-Wandler zur sukzessiven Approximation, umfassend eine Mehrzahl von Kondensatoren, die jeweils eine erste Seite mit einem gemeinsamen Knoten verbunden haben, wobei die Mehrzahl von Kondensatoren eine erste Gruppe von Kondensatoren zum Abtasten einer Eingangsspannung und eine zweite Gruppe von Kondensatoren, eine Mehrzahl von Schaltern, einen Komparator und ein Steuermittel umfasst, das so eingerichtet ist, dass es die Schalter selektiv steuert, um eine zweite Seite jedes Kondensators der Mehrzahl von Kondensatoren mit einer ersten Referenzspannung oder einer zweiten Referenzspannung zu verbinden und zusätzlich eine zweite Seite der ersten Gruppe von Kondensatoren mit der Eingangsspannung zu verbinden, um die Eingangsspannung abzutasten, wobei das Steuermittel ferner so eingerichtet ist, dass es die Schalter selektiv so steuert, dass sie eine Seite von zumindest einem Kondensator der ersten Gruppe von Kondensatoren potentialfrei lassen, einen Kondensator aus der ersten Gruppe von Kondensatoren, der nicht potentialfrei ist, mit seiner zweiten Seite mit einer ersten Referenzspannung oder einer zweiten Referenzspannung verbindet, um die an den Kondensatoren der ersten Gruppe abgetastete Ladung zwischen dem Kondensator der ersten Gruppe und einem Kondensator der zweiten Gruppe neu zu ver, und einen Vergleich der an dem gemeinsamen Knoten festgestellten Spannung durchführt, um eine Bitentscheidung zu treffen, und die potentialfreie Seite der potentialfreien Kondensatoren der ersten Gruppe von Kondensatoren gemäß der Bitentscheidung mit einer Referenzspannung verbindet.
Analog-Digital-Wandler gemäß Anspruch 5, bei dem Kondensatoren der Mehrzahl von Kondensatoren binär gewichtete Kapazitätswerte aufweisen.
Analog-Digital-Wandler gemäß Anspruch 6, bei dem die Mehrzahl von Kondensatoren zumindest sechzehn binär gewichtete Kondensatoren umfasst und die erste Gruppe von Kondensatoren aus den beiden höchstwertigen Kondensatoren und dem vierthöchstwertigen Kondensator besteht und die zweite Gruppe die restlichen Kondensatoren umfasst.
Analog-Digital-Wandler gemäß Anspruch 7, bei dem das Steuermittel so eingerichtet ist, dass es die beiden höchstwertigen Kondensatoren während des ersten Schritts potentialfrei lässt.
Analog-Digital-Wandler gemäß einem der Ansprüche 6 bis 8, bei dem das Steuermittel ferner so eingerichtet ist, dass es einen Fehlerkorrekturschritt durchführt, nachdem zumindest einer der potentialfreien Kondensatoren mit der ersten Referenzspannung oder der zweiten Referenzspannung verbunden wurde.
Analog-Digital-Wandler gemäß einem der Ansprüche 6 bis 9, ferner umfassend einen Abtastkondensator, der dieselbe Kapazität wie die kombinierte zweite Gruppe von Kondensatoren aufweist.