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Die Erfindung betrifft ein binäres Netzwerk zur Digital-Analog-Wandlung für einen nach dem Prinzip der sukzessiven Approximation arbeitenden Analog-Digital-Wandler. Ferner bezieht sich die Erfindung auf einen Analog-Digital-Wandler mit einem entsprechenden binären Netzwerk sowie auf ein entsprechendes Verfahren zur Analog-Digital-Wandlung nach dem Prinzip der sukzessiven Approximation. Ein Digital-Anlalog-Wandler, welcher nach dem Prinzip der sukzessiven Approximation arbeitet, ist beispielsweise aus der Publikation
US 5,675,340 bekannt. Die Publikation
US 6,836,236 betrifft ebenfalls einen Digital-Analog-Wandler.
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Ein wichtiges Arbeitsverfahren für Analog-Digital-Wandler stellt das Funktionsprinzip der sukzessiven Approximation dar. Hierbei wird der gesuchte Digitalwert in einem iterativen Suchverfahren ermittelt. Dazu wird die zu wandelnde analoge Eingangsspannung mit einer analogen Schwellspannung mittels eines Komparators verglichen. Die Schwellspannung selbst wird von einem Digital-Analog-Umsetzer erzeugt. Das digitale Eingangswort des Digital-Analog-Umsetzers wird von einem Approximationsregister – auch SAR (successive approximation register) genannt – generiert, welches dem Komparator nachgeschaltet ist. Durch systematische Variation des digitalen Eingangsworts in Abhängigkeit des Signals am Komparatorausgang kann das digitale Eingangswort sukzessive an den gesuchten Digitalwert angenähert werden.
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Zur Realisierung des Digital-Analog-Umsetzers innerhalb des Analog-Digital-Wandlers kann beispielsweise ein binäres Netzwerk verwendet werden, wobei jedem Bit des Eingangsworts jeweils ein Gewicht mit einem bestimmten Gewichtswert zugeordnet ist und das Gewicht in Abhängigkeit des jeweiligen Bitwerts schaltbar ist. Die Gewichte des binären Netzwerks sind binär gewichtet, d. h. deren Gewichtswerte stehen in einem Zweierpotenz-Verhältnis zueinander. Derartige binäre Netzwerke werden beispielsweise mittels binär gewichteter Stromquellen, einem R-2R-Widerstandsnetzwerk oder binär gewichteter Kapazitäten implementiert.
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In 1 ist ein vereinfachtes Blockschaltbild einer Ausführungsform eines Analog-Digital-Wandlers nach dem Prinzip der sukzessiven Approximation gezeigt, welche ein binäres Netzwerk zur Digital-Analog-Wandlung verwendet. Da die Gewichte hierbei mittels Kapazitäten implementiert sind, kann auch von einem Ladungsumverteilungsverfahren (charge redistribution) gesprochen werden. Der in 1 dargestellte Analog-Digital-Wandler weist eine Auflösung von N = 3 bit des digitalen Ausgangsworts Dout auf. Die Gewichte des binären Netzwerks sind mittels dreier Kapazitäten C3, C2 und C1 realisiert, wobei die Kapazitäten C3, C2 und C1 in der dargestellten Reihenfolge ausgehend vom MSB (most significant bit) jeweils einem Bit des gesuchten Ausgangsworts Dout zugeordnet sind. Aufgrund der binären Gewichtung gilt für die Kapazitätswerte Ci (mit i ∈ [1, ..., 3]): Ci = Cj·2(i-j) (Glg. 1)
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Sofern der Kapazitätswert der Kapazität C1 des LSB (least significant bit) auf eine Kapazitätseinheit normiert wird, ergeben sich die in 1 eingetragenen Kapazitätswerte für die übrigen Kapazitäten C2 und C3.
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Die zusätzliche Kapazität C1' dient dazu, Verstärkungsfehler auszugleichen, indem die Eingangsladung auf einer Gesamtkapazität von 8 Kapazitätseinheiten anstatt 7 Kapazitätseinheiten ohne C1' gespeichert wird. Die Kapazitäten C3, C2, C1 und C1' sind jeweils auf einen gemeinsamen Ladeknoten K geführt, welcher mit dem positiven Eingang eines Komparators COMP verbunden ist.
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In der Abtastphase (auch Folgephase genannt) wird der Knoten K mit der Masse verbunden (nicht dargestellt), während jeweils der untere Anschluss der Kapazitäten C3, C2, C1 und C1' mit der Eingangsspannung Vin über separate Schalter S1 bis S3 bzw. S1' verbunden wird. Dies bewirkt eine Aufladung des Knotens K mit einer von der Eingangsspannung Vin abhängigen Ladung.
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Zu Beginn der sich daran anschließenden Umsetzungsphase wird die Verbindung zur Masse geöffnet (nicht dargestellt), während jeweils der untere Anschluss der Kapazitäten C3, C2, C1 und C1' über die Schalter S1 bis S3 bzw. S1' mit der Masse verbunden wird. Da hierbei die Ladung an dem Knoten K erhalten bleibt, springt das Potential des Knotens K auf –Vin.
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Danach werden die Kapazitäten C3, C2 und C1 über die Schalter S1 bis S3 sequentiell mit der Referenzspannung Vref verbunden. Die Steuerung der Schalter S1 bis S3 des dem binären Netzwerk inhärenten Digital-Analog-Wandlers übernimmt das SAR, welches mit dem Ausgang des Komparators COMP verbunden ist. Dabei entspricht das digitale Steuersignal Dctrl des SAR (abgesehen von der Schaltinformation für die Schalterstellung Vin) dem Ausgangswort Dout.
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Durch den Vergleich des Potentials des Knotens K mit dem Masse-Potential nach jeder Ladungsumverteilung wird jeweils ein Bit ausgehend vom MSB bis zum LSB des zu suchenden Digitalworts Dout entschieden.
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Ferner ist es denkbar, die Kapazität eines Gewichts in mehrere Einzelkapazitäten aufzusplitten, um die Umschalt-Energie zu reduzieren.
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Statt der vorstehend beschriebenen binäre Suchstrategie für das Digitalwort sind auch nichtbinäre Ansätze möglich, welche Digital-Analog-Wandler mit Redundanz verwenden. Diese benötigen aufgrund der Redundanz zwar mehr Taktzyklen, können aber schneller getaktet werden, sodass eine derartige nichtbinäre Suchstrategie (beispielsweise mit einer Basis von 1,85 anstatt 2) trotzdem schneller zum Ziel führen kann.
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Nichtbinäre Netzwerke haben gegenüber binären Netzwerken den Nachteil, dass bei nichtbinären Netzwerken die einzelnen Gewichte grundsätzlich ein schlechteres Matching zueinander aufweisen und dass eine eventuelle Selbstkalibrierung der Gewichte aufwändig ist.
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Es ist Aufgabe der Erfindung, ein binäres Netzwerk zur Digital-Analog-Wandlung für einen nach dem Prinzip der sukzessiven Approximation arbeitenden Analog-Digital-Wandler anzugeben, welcher ähnlich schnell wie nichtbinäre Netzwerke getaktet werden kann und sich trotzdem die einfache Schaltungstechnik binärer Netzwerke zunutze macht. Ferner ist es Aufgabe der Erfindung, einen entsprechenden Analog-Digital-Wandler sowie ein entsprechendes Verfahren zur Analog-Digital-Wandlung anzugeben.
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Die der Erfindung zugrunde liegenden Aufgabenstellungen werden durch die Merkmale der unabhängigen Ansprüche 1, 4 und 7 gelöst.
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Das erfindungsgemäße binäres Netzwerk zur Digital-Analog-Wandlung für einen nach dem Prinzip der sukzessiven Approximation arbeitenden Analog-Digital-Wandler umfasst N binäre Gewichte und zusätzlich mindestens ein redundantes binäres Gewicht. Dabei entspricht jedes Gewicht, auch das redundante Gewicht, jeweils einer Stelle eines im Rahmen der Approximation gebildeten redundanten Binärcodes. Der Begriff Binärcode bezeichnet einen Code mit Sequenzen von zwei verschiedenen Symbolen (zum Beispiel 1 oder 0). Bei dem redundanten Binärcode handelt es sich also nicht um einen einfachen Dualcode, bei dem die einzelnen Stellen Potenzen der Basis 2 entsprechen.
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Ein Vorteil einer Ausführungsform des erfindungsgemäßen binären Netzwerks liegt darin, dass unter Ausnutzung des redundanten Gewichts der Arbeitstakt erhöht werden kann, da eine Fehlentscheidung im Zuge des erhöhten Taktes während des Wandelprozesses durch das redundante Gewicht kompensiert werden kann. Gleichzeitig ermöglicht die Verwendung eines binären Netzwerks im Gegensatz zu den vorstehend angesprochenen nichtbinären Alternativen einen einfachen Schaltungsaufbau, ohne dass Matching-Probleme oder Probleme bei der Selbstkalibierung zu erwarten sind.
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Es wird darauf hingewiesen, dass das binäre Netzwerk nicht zwingend für einen nach dem Prinzip der sukzessiven Approximation arbeitenden Analog-Digital-Wandler eingesetzt werden muss, auch wenn dies der Hauptanwendungsfall der Erfindung ist. Es ist ebenfalls denkbar, das Netzwerk im Rahmen einer beliebigen Digital-Analog-Wandlung zu verwenden.
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Typischerweise entspricht der Gewichtswert des redundanten Gewichts, d. h. dessen Wertigkeit, dem Gewichtswert des M-höchstwertigsten Gewichts der N binären Gewichte (mit M ∈ [N, ..., 1]). Damit können Fehlentscheidungen vom höchstwertigsten bis zum M-höchstwertigsten Bit kompensiert werden.
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Natürlich ist es im Rahmen der Erfindung möglich, statt eines einzigen redundanten Gewichts mehrere redundante Gewichte mit unterschiedlichen Gewichtswerten vorzusehen, die jeweils unterschiedlichen Gewichtswerten der N binären Gewichte entsprechen.
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Gemäß einer Ausgestaltung der Erfindung sind die Gewichte – wie bereits oben beschrieben – kapazitiv ausgeführt, wobei jedoch auch andere Realisierungsformen für die Gewichte wie beispielsweise binär gewichtete Stromquellen im Rahmen der Erfindung Verwendung finden können. Dabei ist es von Vorteil, die Gewichte mittels gesplitteter Kapazitäten zu realisieren. Die Verwendung gesplitteter Kapazitäten sowie die sich daraus ergebenden Vorteile werden nachfolgend bei der Beschreibung der Figuren erläutert.
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Gemäß einer weiteren Ausgestaltung der Erfindung sind bei der Verwendung kapazitiver Gewichte beim Abtasten des vom Analog-Digital-Wandler umzusetzenden Eingangssignals die Gewichte vom höchstwertigsten Gewicht bis zum M-höchstwertigsten Gewicht sowie das redundante Gewicht mit dem Eingangssignal elektrisch leitend verbunden. Dies bewirkt eine Aufladung der Kapazitäten mit einer von der Eingangsspannung abhängigen Ladung, wobei die Ladung typischerweise auf 2N Kapazitätseinheiten gespeichert wird (beispielsweise auf 8 Kapazitätseinheiten in 1 bei N = 3 bit), wobei der Kapazitätswert des LSB einer Kapazitätseinheit entspricht. Dazu werden üblicherweise sämtliche Kapazitäten der N Gewichte und die zusätzliche Kapazität (s. 1) mit der Eingangsspannung verbunden. Bei der erfindungsgemäßen Verwendung eines redundanten Gewichts werden vorteilhafterweise hingegen alle Kapazitäten vom höchstwertigsten Gewicht bis zum M-höchstwertigsten Gewicht sowie das redundante Gewicht mit der Eingangsspannung verbunden, sodass auf diese Weise die Ladung auf 2N Kapazitätseinheiten gespeichert wird. In diesem Fall wird jeweils diejenige Schalterstellung, die jeweils das (M – 1)-höchstwertigste Gewicht bis hin zum niederwertigsten Gewicht mit der Eingangsspannung verbindet, nicht benötigt. Außerdem ist dann die zusätzliche Kapazität zur Vermeidung eines Verstärkungsfehlers obsolet.
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Der erfindungsgemäße nach dem Prinzip der sukzessiven Approximation arbeitende Analog-Digital-Wandler umfasst ein vorstehend beschriebenes erfindungsgemäßes binäres Netzwerk zur Digital-Analog-Wandlung sowie einen Code-Umsetzer zum Umsetzen des redundanten Binärcodes in einen Ausgangsdualcode.
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Das erfindungsgemäße Verfahren zur Analog-Digital-Wandlung eines Eingangssignals nach dem Prinzip der sukzessiven Approximation gliedert sich in zwei Schritte:
- 1. Das Eingangssignal wird mittels eines erfindungsgemäßen binären Netzwerks in Form eines redundanten Binärcodes sukzessive approximiert.
- 2. Der Binärcode wird in einen Ausgangsdualcode umgesetzt.
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Diese Verfahrensschritte müssen nicht zwingend sequentiell abgearbeitet werden, sondern können auch nebeneinander ablaufen.
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Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen beschrieben.
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Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen näher erläutert; in diesen zeigen:
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1 einen herkömmlichen Analog-Digital-Wandler nach dem Ladungsumverteilungsverfahren;
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2 ein Ausführungsbeispiel des erfindungsgemäßen binären Netzwerks als Teil eines erfindungsgemäßen Analog-Digital-Wandlers während der Abtastphase; und
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3 das in 2 dargestellte Ausführungsbeispiel gegen Ende der Umsetzungsphase.
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1 zeigt ein Schaltbild eines herkömmlichen Analog-Digital-Wandlers nach dem Ladungsumverteilungsverfahren. Hinsichtlich des Aufbaus und der Funktionsweise dieses Analog-Digital-Wandlers wird auf die Ausführungen in der Beschreibungseinleitung verwiesen.
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In 2 ist ein Ausführungsbeispiel für ein erfindungsgemäßes binäres Netzwerk als Teil eines erfindungsgemäßen Analog-Digital-Wandlers dargestellt. Beispielhaft wurde ein Netzwerk für einen 8-Bit-Analog-Digital-Umsetzer (N = 8) gewählt. Bei diesem Ausführungsbeispiel sind N = 8 binäre Gewichte G1 bis G8 sowie zusätzlich ein erfindungsgemäßes redundantes Gewicht G5' vorgesehen. Dabei entspricht das Gewicht G1 dem LSB und das Gewicht G8 dem MSB.
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Das binäre Netzwerk ist mittels binär gewichteter Kapazitäten C1a/b bis C8a/b sowie C5a'/b' realisiert, wobei der normierte Kapazitätswert den Gewichtswert des jeweiligen Gewichts angibt. Alternativ wären beispielsweise auch resistive Ansätze denkbar. Ferner sind bei diesem Ausführungsbeispiel die Kapazitäten des Netzwerks als gesplittete Kapazitäten realisiert, d. h. jedes Gewicht umfasst zwei gleich große Kapazitäten Cia/b. Die Verwendung gesplitteter Kapazitäten ist nicht zwingend, wobei bei nicht-gesplitteten Kapazitäten die Schalteraktivität etwas anders ist, als dies nachfolgend dargestellt wird.
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Aufgrund der binären Gewichtung gilt für die Kapazitätswerte Cia/b (mit i ∈ [1, ..., 8]) der N = 8 binären Gewichte: Cia/b = Cja/b·2(i-j) (Glg. 2)
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Sofern der Kapazitätswert der Kapazitäten C1a und C1b des Gewichts des LSB auf eine Kapazitätseinheit normiert wird, ergeben sich die in 2 eingetragenen Kapazitätswerte für die übrigen Kapazitäten C2a/b bis C8a/b. Dabei entsprechen die Kapazitätswerte des redundanten Gewichts G5' denen des Gewichts G5 (d. h. des M-höchstwertigsten Gewichts mit M = 4).
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Das gestrichelt dargestellte letzte Gewicht G1' (mit C1a'/b' = C1a/b) ist lediglich optional und dient – wie das letzte Gewicht in 1 – dazu, einen Gain-Fehler zu vermeiden, indem die Eingangsladung auf N = 28 = 256 Kapazitätseinheiten gespeichert wird. Der Kapazitätswert der Kapazitäten C1a' und C1b' entspricht dem Kapazitätswert der Kapazitäten C1a und C1b des Gewichts G1 mit dem kleinsten Gewichtsfaktor der N binären Gewichte. Unter bestimmten Voraussetzungen kann – wie dies unten ausgeführt wird – trotz Vermeidung eines Gain-Fehlers auf das Gewicht G1' verzichtet werden.
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Für die einzelnen Gewichte G1 bis G8 sowie G5' und optional G1' sind Schalter S1a/b bis S8a/b, S5a'/b' bzw. S1a'/b' vorgesehen, welche die Kapazitäten Cia/b und C5a'/b' der einzelnen Gewichte je nach Schalterstellung mit der Eingangsspannung Vin' oder den Referenzspannungen Vref+ (beispielsweise VDD) und Vref– (beispielsweise Masse) verbinden. Statt der dargestellten Schalter S1a/b bis S8a/b, S5a'/b' und S1a'/b' mit drei Schaltoptionen können selbstverständlich auch mehrere einfache Schalter so miteinander verschaltet werden, dass dieselbe Schaltfunktion gewährleistet ist.
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Die in 2 dargestellten Kapazitäten sind jeweils an ihrem oberen Anschluss auf einen gemeinsamen Ladeknoten K' geführt, welcher dem Knoten K aus 1 entspricht. Der Knoten K' wird auf den Eingang eines Komparators COMP' geführt, welcher in 2 als Inverter realisiert ist. Der Inverter COMP' kann über einen Schalter S durch Schließen des Schalters S überbrückt werden, sodass in diesem Fall der Ausgang des Inverters COMP' ungefähr in der Mitte zwischen dem High- und dem Low-Potential liegt. Statt eines Inverters kann auch – wie in 1 – ein Differenzverstärker verwendet werden, wobei der negative Eingang des Differenzverstärkers mit dem Knoten K' zusammenfällt. Der Ausgang des Inverters COMP' ist mit einem Approximationsregister SAR' verbunden, welches die Schalter des binären Netzwerks über das digitale Signal Dctrl' steuert und das gesuchte Digitalwort Dout' in Dualcodedarstellung ausgibt.
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In der ersten Taktphase (Abtastphase) wird eine von der Eingangsspannung Vin' abhängige Ladung auf eine Gesamtkapazität von 2N = 28 = 256 Kapazitätseinheiten gespeichert. Dazu wird der Schalter S – wie in 2 dargestellt – geschlossen. Bei einem binären Netzwerk ohne redundantes Gewicht werden ferner – wie in 2 dargestellt – alle Schalter S1a/b bis S8a/b der Gewichte G1 bis G8 sowie der Schalter S1a'/b' des Gewichts G1' mit Vin' verbunden. Die Summe der mit der Spannung Vin' verbundenen Kapazitäten entspricht 256 Kapazitätseinheiten. Bei Verwendung eines redundanten Gewichts (hier G5') ist dies genauso möglich, wobei die Kapazitäten C5a'/b' des redundanten Gewichts G5' davon ausgenommen werden und nicht mit der Spannung Vin' verbunden werden, um eine Gesamtaufladekapazität von 2N = 256 Kapazitätseinheiten zu gewährleisten. In diesem Fall werden die Kapazitäten C5a' und C5b' des redundanten Gewichts G5' über die Schalter S5a' und S5b' mit Vref+ bzw. Vref– verbunden.
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Alternativ kann bei Verwendung eines redundanten Gewichts eine Gesamtaufladekapazität von 2N = 256 Kapazitätseinheiten auf einfache Art dadurch gewährleistet werden, dass alle Kapazitäten vom Gewicht G8 des MSB bis zu den Kapazitäten des redundanten Gewichts G5' (also die Kapazitäten C8a/b bis C5a'/b') mit der Eingangsspannung Vin' beaufschlagt werden und die Kapazitäten C1a/b bis C4a/b der niederwertigen Gewichte G1 bis G4 auf Vref+ bzw. Vref– geladen werden. Auf die Schalterstellung Vin' für die Schalter S1a/b bis S4a/b der niederwertigen Gewichte G1 bis G4 kann in diesem Fall verzichtet werden. Außerdem kann in diesem Fall das gestrichelt gezeichnete Gewicht G1' eingespart werden (außer falls eine spezielle Offseteinstellung angestrebt wird). Nachfolgende Ausführungen berücksichtigen daher das gestrichelt gezeichnete Gewicht G1' nicht mehr. In 2 ist die Aufladung mittels der Gewichte G8 bis G5' dargestellt, wobei das gestichelt gezeichnete Gewicht G1' nicht berücksichtigt wird.
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Ab der zweiten Taktphase beginnt die Umsetzungsphase, in welcher die Suche nach dem digitalen Wert mittels sukzessiver Approximation über das Ladungsumverteilungsverfahren erfolgt. Die von der Eingangsspannung Vin' abhängige Ladung am Knoten K' wird mit Öffnen des Schalter S eingefroren. Ferner werden zunächst die Schalter S1a bis S8a und S5a' sowie die Schalter S1b bis S8b und S5b' in die Stellung Vref+ bzw. Vref– gebracht, sodass dem Potential am Knoten K' zusätzlich die Mittenspannung zwischen Vref+ und Vref–, d. h. (Vref+ + Vref–)/2, überlagert wird. In Abhängigkeit des Vergleichs der abgespeicherten Eingangsspannung mit der Mittenspannung zwischen Vref+ und Vref– schaltet dann der Ausgang des Komparators COMP' auf high oder low. Je nach der Entscheidung des Komparators COMP' wird dann beginnend mit dem Gewicht G8 des MSB entweder die Kapazität C8b an Vref+ oder die Kapazität C8a an Vref– gehängt. Somit sind nach dem zweiten Taktschritt beide Kapazitäten C8a/b auf demselben Potential Vref+ oder Vref–, wodurch gleichzeitig das MSB des gesuchten Digitalworts festgelegt wird und das ganze Spannungsgefüge nach oben (beide Kapazitäten C8a/b liegen auf Vref+) bzw. nach unten (beide Kapazitäten C8a/b liegen auf Vref–) geschoben wird.
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Im nächsten Taktschritt werden auf gleiche Weise die Schalterstellungen des Gewichts G7 festgelegt, wodurch das zweithöchstwertigste Bit entschieden wird. In den nachfolgenden Taktschritten werden sukzessive die Gewichte G6 und G5 und die zugeordneten Bits festgelegt. Ohne Berücksichtigung des redundanten Gewichts würde dies analog auch für die Gewichte G4 bis G1 und die diesen Gewichten zugeordneten Bits gelten, sodass die einzelnen Bits des gesuchten Digitalworts in Dualcodedarstellung durch die Schalterstellung der Gewichte G1 bis G8 festgelegt wären. Nachteilig an einer solchen sukzessiven Umsetzung ist, dass eine Fehlentscheidung (beispielsweise des MSB), insbesondere aufgrund einer erhöhten Taktrate, während des sukzessiven Umsetzprozesses nicht mehr korrigiert werden kann.
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Bei Verwendung eines redundanten Gewichts (hier: G5') kann eine Fehlentscheidung eines Gewichts mit einem Gewichtswert, d. h. mit einem Kapazitätswert, größer gleich dem Gewichtswert des redundanten Gewichts korrigiert werden. Hierbei ist nämlich die Summe der niederwertigeren Gewichte inklusive dem redundanten Gewicht größer, als dies für eine Umsetzung eigentlich erforderlich ist.
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Unter Berücksichtigung des redundanten Gewichts G5' wird so vor Festlegung der Gewichte G4 bis G1 die Schalterstellung des Gewichts G5' bestimmt und erst anschließend sukzessive die Schalterstellung der Gewichte G4 bis G1. Das redundante Gewicht G5' wird also in den gewöhnlichen Umsetzprozess miteinbezogen. 3 zeigt das in 2 dargestellte Ausführungsbeispiel am Ende der Umsetzungsphase.
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Im Rahmen der redundanten Umsetzung wird also statt eines Worts eines Dualcodes mit N Stellen intern im Analog-Digital-Wandler zunächst ein Wort eines redundanten Binärcodes ermittelt, welcher N + n Stellen aufweist (mit n = Anzahl der redundanten Gewichte; hier n = 1). Dieser redundante Binärcode wird mittels eines Umsetzers U, welcher Teil des Approximationsregisters SAR' ist, in der nachfolgend beschriebenen Weise in das gesuchte Ausgangswort Dout' in Dualcodedarstellung gewandelt. Der Umsetzer U kann alternativ auch als separater, von dem Approximationsregister SAR' unabhängiger Schaltungsblock implementiert werden.
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Wenn beispielsweise die Eingangsspannung Vin' etwas kleiner als die Mittenspannung zwischen Vref+ und Vref– ist und das MSB statt auf 0 fehlerhaft auf 1 gesetzt worden ist, dann führt eine Umsetzung ohne Redundanz zu einem Codewort ”1000 0000”. Bei einer redundanten Umsetzung – wie in 2 – könnte sich bei einem fehlerhaften MSB beispielsweise ein Codewort ”1000 0 0010” ergeben, d. h. das Bit des redundanten Gewichts G5' als 5. Bit des redundanten Binärcodes wird auf 0 gesetzt.
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Nachfolgend wird die Umrechnung des redundanten Binärcodes in das Ausgangswort Dout' in Dualcodedarstellung durch den Umsetzer U dargestellt. Hierbei wird angenommen, dass alle Kapazitäten vom Gewicht G8 des MSB bis zu den Kapazitäten des redundanten Gewichts G5' (also die Kapazitäten C8a/b bis C5a'/b') mit der Eingangsspannung Vin' beaufschlagt werden und die Kapazitäten C1a/b bis C4a/b der niederwertigen Gewichte G1 bis G4 auf Vref+ bzw. Vref– geladen werden.
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Das Ladungsumverteilungsverfahren basiert darauf, dass die Summe sämtlicher Kapazitäts-Spannungs-Produkte der an dem gemeinsamen Ladeknoten K' angeschlossenen Kapazitäten Cia/b und C5a'/b', d. h. die Ladung Q am Ladeknoten K', nach dem Aufladen des Ladeknotens K' mit der Spannung Vin' konstant bleibt, d. h.
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Dabei beschreibt Via/b und V5a'/b' die Spannung über der jeweiligen Kapazität Cia/b bzw. C5a'/b'. Zunächst werden, wie vorstehend beschrieben, die Kondensatoren C8a/b bis C5a'/b' mit der Eingangsspannung V
in' aufgeladen. Außerdem werden die Kapazitäten C1a/b bis C4a/b der niederwertigen Gewichte G1 bis G4 auf V
ref+ bzw. V
ref– geladen (Cia auf V
ref+ und Cib auf V
ref–). Vereinfachend wird nachfolgend angenommen, dass V
ref– = 0 V gilt. Dann gilt zunächst:
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Nach dem Umsetzvorgang gilt:
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Dabei beschreiben die Größen Di und D5' jeweils, ob das entsprechende Bit des Binärcodes gesetzt ist (Di = 1) oder nicht gesetzt ist (Di = 0). Aufgrund der Ladungserhaltungsgleichung in Glg. 3 können Glg. 4 und Glg. 5 gleichgesetzt werden, so dass sich ergibt:
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Glg. 6 lässt sich in folgende Form umformen:
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Der linke Ausdruck in Glg. 7 ist eine zu der Eingangsspannung proportionale Größe kleiner gleich 256 und entspricht in Dualcodedarstellung dem Ausgangswort Dout'. Diese Größe ist gegeben durch den Codewert der gesetzten Gewichte Gi und G5' vermindert um 8 = 1000 |dual. Das Ausgangswort Dout' ist damit in Abhängigkeit des redundanten Binärcodes darstellbar als der Binärcode ohne das dem redundanten Gewicht G5' zugeordnete Bit D5', wobei der Wert dieses Bits entsprechend der Gewichtung des redundanten Gewichts G5' addiert wird (also +10000 |dual oder +00000 |dual) und ein Offsetwert entsprechend der Aufladung der niederwertigen Gewichte G1 bis G4 subtrahiert wird. Dabei ist der Offsetwert beliebig durch Vorbelegen der niederwertigen Gewichte G1 bis G4 wählbar, insbesondere kann dieser auch zu 0 gewählt werden. Vorteilhafterweise wird der Offset, wie vorstehend ausgeführt, zu 2(N-M-1) (hier: 8 = 1000 |dual) gewählt.
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Anhand von Glg. 7 wird ferner ersichtlich, dass es zweckmäßig ist, die Eingangsspannung Vin' auf eine normierte Gesamtkapazität, die eine Zweierpotenz darstellt (hier 256), zu laden. Hierdurch wird verhindert, dass das Ausgangswort Dout' auf komplizierte Art und Weise umgerechnet werden muss oder dass ein Gain-Fehler in Kauf genommen werden muss.
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Der vorstehend beispielhaft genannte redundante Binärcode ”1000 0 0010” wird in dem Umsetzer U gemäß Glg. 7 folgendermaßen in das Ausgangswort Dout' ”01111010” in Dualcodedarstellung umgerechnet: 1000 0 0010 |redundant = 10000010 |dual + 00000 |dual – 1000 |dual = 01111010 |dual
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Somit ist trotz vorheriger Fehlentscheidung des MSB des Wandler-internen Binärcodes das MSB des Ausgangscodes Dout' richtig gesetzt.
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Falls der Umsetzprozess mit dem richtig gesetzten MSB begonnen hat, ergibt sich beispielsweise der redundante Binärcode „0111 1 0010”. In 3 ist die Schalterstellung und das entsprechende Steuersignal Dctrl' für dieses Codebeispiel dargestellt. Der redundante Binärcode wird gemäß Glg. 7 folgendermaßen in das Ausgangswort Dout' ”01111010” in Dualcodedarstellung umgerechnet: 0111 1 0010 |redundant = 01110010 |dual + 10000 |dual – 1000 |dual = 01111010 |dual
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Die beiden vorstehend genannten redundanten Binärcodes ”0111 1 0010” und ”1000 0 0010” sind in ihrem Wert gleich, da sich in beiden Fällen das gleiche Ausgangswort Dout' ”01111010” in Dualcodedarstellung ergibt. Dies ist vor dem Hintergrund verständlich, dass beide redundanten Binärcodes der gleichen gesetzten Gesamtkapazität entsprechen, nämlich 64 + 32 + 16 + 16 + 2 = 130 im Fall des redundanten Binärcodes ”0111 1 0010” und 128 + 2 = 130 im Fall des redundanten Binärcodes ”1000 0 0010”.
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Auf analoge Weise werden die redundanten Binärcodes ”0111 1 1010”” und ”1000 0 1010” in dem Umsetzer U gemäß Glg. 7 folgendermaßen in das gleiche Ausgangswort Dout' ”10000010” in Dualcodedarstellung umgerechnet: 0111 1 1010 |redundant = 01111010 |dual + 10000 |dual – 1000 |dual = 10000010 |dual 1000 0 1010 |redundant = 10001010 |dual + 00000 |dual – 1000 |dual = 10000010 |dual
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Vorstehend wurde ausgeführt, dass das Ausgangswort Dout' in Abhängigkeit des redundanten Binärcodes darstellbar ist als der Binärcode ohne das dem redundanten Gewicht zugeordnete Bit, wobei der Wert dieses Bits entsprechend der Gewichtung des redundanten Gewichts addiert wird und der Offsetwert 2(N-M-1) (hier 8) subtrahiert wird. Dies kann auch dadurch gewährleistet werden, dass zu dem Binärcode ohne das dem redundanten Gewicht zugeordnete Bit der Wert 2(N-M-1) (hier: 8 = 1000 |dual) addiert wird, falls dieses Bit dem Wert 1 entspricht, oder von dem Binärcode ohne das dem redundanten Gewicht zugeordnete Bit der Wert 2(N-M-1) subtrahiert wird, falls dieses Bit dem Wert 0 entspricht. Die Differenz zwischen den beiden Fällen entspricht wieder dem Gewichtswert 2(N-M) (hier: 16 = 10000 |dual) des redundanten Gewichts.
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Es wird darauf hingewiesen, dass die Codezuordnung auch fest in einer Look-up-Tabelle abgespeichert sein kann.
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Bei dem in 2 und 3 dargestellten Ausführungsbeispiel sind im Gegensatz zu dem in 1 dargestellten Analog-Digital-Wandler für die Gewichte gesplittete Kapazitäten Cia/b und C5a'/b' verwendet worden. Durch geschickte Wahl des Offsetwerts zu 2(N-M-1) kann dabei gewährleistet werden, dass nicht nur Fehlentscheidungen hin zu größeren Werten korrigiert werden können, sondern auch symmetrisch Fehlentscheidungen hin zu kleineren Werten korrigiert werden können. Eine Korrektur hin zu größeren oder kleineren Werten erfolgt dabei durch Addition des Gewichtswerts des redundanten Gewichts 2(N-M) und Subtraktion des Offsetwerts 2(N-M-1) bzw. durch Subtraktion des Offsetwerts 2(N-M-1). Bei der Verwendung eines erfindungsgemäßen binären Netzwerks ohne gesplittete Kapazitäten (d. h. mit einfachen Kapazitäten wie in 1) kann eine Korrektur hin zu größeren oder kleineren Werten genauso durch Vorbelegen der niederwertigen Gewichte erreicht werden, beispielsweise indem das mittels einer einfachen Kapazität realisierte (M – 1)-höchstwertigste Gewicht G4 auf Vref gelegt wird, während die jeweils mittels einer einfachen Kapazität realisierten Gewichte G1 bis G3 auf Masse gelegt werden und die jeweils mittels einer einfachen Kapazität realisierten Gewichte G8 bis G5' mit der Eingangsspannung Vin beaufschlagt werden.
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Es wird darauf hingewiesen, dass die Erfindung in keiner Weise auf das vorstehende Ausführungsbeispiel in 2 und 3 beschränkt ist, insbesondere können mehrere redundante Gewichte (besonders bei hochauflösenden Wandlern), ungesplittete Kapazitäten, eine nichtkapazitive Ausgestaltung der Gewichte oder auch eine volldifferentielle Ausgestaltung des Netzwerks vorgesehen werden.
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Für eine volldifferentielle Ausgestaltung mit differentiellem Eingangssignal, d. h. mit zwei gegenläufigen single-ended Eingangssignalen Vin+ und Vin–, kann der in 2 und 3 dargestellte erfindungsgemäße Analog-Digital-Wandler derart erweitert werden, dass zwei in 2 und 3 dargestellte Kapazitätsnetzwerke vorgesehen werden, nämlich ein Netzwerk für die single-ended Spannung Vin+ und ein Netzwerk für die single-ended Spannung Vin–. Im Unterschied zu 2 und 3 werden die beiden Ladeknoten der jeweiligen Kapazitätsnetzwerke (in 2 und 3 der Knoten K') jeweils auf den positiven bzw. den negativen Eingang eines Differenzverstärkers geführt.
