JP2019097136A - ロボット、アナログデジタル変換器、及び、固体撮像装置 - Google Patents

Abstract

【課題】サンプリング時間やＡＤ変換時間を短縮して高速撮像が可能な固体撮像装置を搭載したロボットを提供する。【解決手段】このロボットは、画素情報を読み出すことによって生成される画素信号をＡＤ変換するＡＤＣを含む固体撮像装置を備え、ＡＤＣが、比較回路の第１の端子に接続された一端を有する所定の容量比の第１〜第（ｍ＋１）の容量素子と、それらの容量素子の他端にそれぞれ接続された複数の選択回路とを備え、各々の容量素子が、半導体基板内に配置され、上記他端に電気的に接続された第１の電極と、半導体基板の上方に第１の電極と対向するように配置され、上記他端に電気的に接続された第３の電極と、半導体基板の上方に第１の電極と第３の電極との間に対向するように配置され、上記一端に電気的に接続された第２の電極と、第１〜第３の電極の間に配置された第１の絶縁膜及び第２の絶縁膜とを有する。【選択図】図１

Description

本発明は、固体撮像装置を用いて対象物を撮像して得られる画像に基づいて作業を行うロボットに関する。さらに、本発明は、そのようなロボットにおいて用いるのに適したアナログデジタル変換器及び固体撮像装置等に関する。

近年においては、固体撮像装置（イメージセンサー）を用いて対象物を撮像し、得られる画像に基づいて各種の作業を行うロボットの研究や開発が行われている。例えば、ロボットは、基部と、基部に対して移動可能に支持される２つのアーム部とを有しており、基部及び２つのアーム部の各々にイメージセンサーが設けられている。

そのような場合に、ロボットのアーム部に設けられたイメージセンサーは、ロボットの基部に設けられたイメージセンサーと比較して対象物の近くに位置しており、アーム部の動作に伴って画像のブレが大きくなってしまう。また、ロボットの動作にフィードバック制御をかけるためにも、ロボットのアーム部に設けられたイメージセンサーには、例えば、フレームレートが１０００フレーム／秒程度の高速撮像が求められる。

一般的なデジタルビデオカメラの場合にはフレームレートが６０フレーム／秒であるので、ロボット用のイメージセンサーは、高速で画像情報を読み出してアナログの画素信号をデジタルの画素データに変換する必要がある。そのために、アナログデジタル変換器の変換速度を高速化することが求められている。

関連する技術として、特許文献１には、アナログ信号をＡＤ変換するために、上位ｍビットを逐次比較型で変換し、下位ｎビットを積分型で変換するアナログデジタル変換器が開示されている。このアナログデジタル変換器は、第１の端子に印加される電圧と第２の端子に印加される電圧とを比較する比較回路を備えている。比較回路の第１の端子には基準電圧が印加され、比較回路の第２の端子には、アナログ信号、上限基準電圧、又は、下限基準電圧等が、複数の容量素子を介して選択的に供給される。それらの容量素子は、アナログ信号等を分圧するために所定の容量比を有している。

特開２００９−５３３８号公報（段落０００７−００１０、図２）

特許文献１に開示されているようなアナログデジタル変換器において、ＡＤ変換の際に用いられる複数の容量素子に意図しない寄生容量が付加されたり製造工程においてマスクずれ等が生じたりして容量値がばらつくと、ＡＤ変換の精度が低下してしまう。また、アナログデジタル変換器の変換速度を高速化するためには容量素子の容量値を小さくすることが有効であるが、容量素子の容量値を小さくすると寄生容量の影響が大きくなるので、変換速度の高速化が妨げられていた。

そこで、上記の点に鑑み、本発明の第１の目的は、アナログデジタル変換器においてＡＤ変換の際に用いられる複数の容量素子に意図しない寄生容量が付加されたり製造工程においてマスクずれ等が生じたりして容量値がばらつくことを抑制し、ＡＤ変換の精度を向上させることである。また、本発明の第２の目的は、アナログデジタル変換器においてＡＤ変換の際に用いられる複数の容量素子の容量値比の精度を保ちながら低容量化して、サンプリング時間やＡＤ変換時間を短縮することである。さらに、本発明の第３の目的は、サンプリング時間やＡＤ変換時間を短縮して高速撮像が可能な固体撮像装置、又は、そのような固体撮像装置を搭載したロボット等を提供することである。

以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係るロボットは、基部と、基部に対して移動可能に支持され、固体撮像装置を含むアーム部とを備えるロボットであって、固体撮像装置が、受光素子から画素情報を読み出すことによって生成される画素信号をアナログデジタル変換するアナログデジタル変換器を含み、アナログデジタル変換器が、第１の端子に印加される電圧を第２の端子に印加される基準電圧と比較して、比較結果を表す出力信号を第３の端子から出力する比較回路と、比較回路の第１の端子に第１の配線を介して接続された一端を各々が有する複数の容量素子であって、所定の容量比を有する第１〜第ｍの容量素子（ｍは２以上の整数）、及び、第１の容量素子と略等しい容量を有する第（ｍ＋１）の容量素子を含む複数の容量素子と、複数の容量素子の他端に複数の第２の配線を介してそれぞれ接続された複数の選択回路とを備え、複数の容量素子の各々が、半導体基板内に配置され、上記他端に電気的に接続された第１の電極と、半導体基板の上方に第１の電極と対向するように配置され、上記他端に電気的に接続された第３の電極と、半導体基板の上方に第１の電極と第３の電極との間に対向するように配置され、上記一端に電気的に接続された第２の電極と、第１の電極と第２の電極との間に配置された第１の絶縁膜と、第３の電極と第２の電極との間に配置された第２の絶縁膜とを有する。

本発明の第２の観点に係るアナログデジタル変換器は、第１の端子に印加される電圧を第２の端子に印加される基準電圧と比較して、比較結果を表す出力信号を第３の端子から出力する比較回路と、比較回路の第１の端子に第１の配線を介して接続された一端を各々が有する複数の容量素子であって、所定の容量比を有する第１〜第ｍの容量素子（ｍは２以上の整数）、及び、第１の容量素子と略等しい容量を有する第（ｍ＋１）の容量素子を含む複数の容量素子と、複数の容量素子の他端に複数の第２の配線を介してそれぞれ接続された複数の選択回路とを備え、複数の容量素子の各々が、半導体基板内に配置され、上記他端に電気的に接続された第１の電極と、半導体基板の上方に第１の電極と対向するように配置され、上記他端に電気的に接続された第３の電極と、半導体基板の上方に第１の電極と第３の電極との間に対向するように配置され、上記一端に電気的に接続された第２の電極と、第１の電極と第２の電極との間に配置された第１の絶縁膜と、第３の電極と第２の電極との間に配置された第２の絶縁膜とを有する。

本発明の第１又は第２の観点によれば、アナログデジタル変換器においてＡＤ変換の際に用いられる複数の容量素子の第２の電極が、第１の電極と第３の電極との間に挟まれてシールドされるので、それらの容量素子に意図しない寄生容量が付加されることを抑制できる。それにより、複数の容量素子の容量比の精度を向上させて、ＡＤ変換の精度を向上させることが可能である。あるいは、複数の容量素子の容量値比の精度を保ちながら低容量化して、サンプリング時間やＡＤ変換時間を短縮することが可能である。さらに、サンプリング時間やＡＤ変換時間を短縮して高速撮像が可能な固体撮像装置を搭載したロボットを提供することができる。

ここで、複数の第２の配線が、第１の配線よりも上層に配置されても良い。それにより、第１の配線と第２の配線との間の距離を広げて、第１の配線と第２の配線との間に形成される寄生容量を低減することができる。

また、複数の容量素子が、複数の行及び複数の列において対称軸に関して線対称に配置された複数の容量セルを含む容量セルアレイで構成され、第２〜第ｍの容量素子の各々が、対称軸の一方の側に配置された少なくとも１つの容量セルと、対称軸の他方の側に配置された同数の容量セルとで構成されても良い。それにより、１つの容量素子を構成する複数の容量セルを分散して配置し、それらの容量セルの容量値のばらつきを平均化することができる。

その場合に、第２〜第ｍの容量素子の各々が、対称軸に関して線対称に配置された複数の容量セルで構成されることが望ましい。それにより、容量セルアレイを製造する際に、いずれかの電極を形成するために用いられるマスクの位置がずれたとしても、線対称に配置された複数の容量セルにおいて容量誤差が相殺されるので、第２〜第ｍの容量素子の容量比を一定に近付けることができる。

さらに、第１の容量素子及び第（ｍ＋１）の容量素子が、対称軸に関して線対称に配置された２つの容量セルでそれぞれ構成されても良い。第１の容量素子及び第（ｍ＋１）の容量素子の各々は、１つの容量セルで構成されるので、第１の容量素子と第（ｍ＋１）とを対称配置とすることにより、容量セルアレイにおける他の容量素子の対称配置を容易にすることができる。

また、複数の第２の配線が、所定の配線層において、対称軸に関して線対称に配置されても良い。それにより、容量セルアレイのレイアウトにおいて、第１の配線と第２の配線との間の距離を広げることが容易になる。

以上において、第１〜第ｍの容量素子が、アナログ信号をデジタル信号に変換する際に、逐次比較ＡＤ変換によってデジタル信号の上位ｍビットを生成するために用いられても良い。逐次比較ＡＤ変換は、高速ＡＤ変換が可能であるので、デジタル信号の上位ビットを生成するのに適している。

その場合に、第（ｍ＋１）の容量素子が、アナログ信号をデジタル信号に変換する際に、積分ＡＤ変換によってデジタル信号の第ｍビット以降を生成するために用いられ、逐次比較ＡＤ変換によって生成されたデジタル信号の上位ｍビットと積分ＡＤ変換によって生成されたデジタル信号の第ｍビット以降とが加算されても良い。それにより、逐次比較ＡＤ変換によってデジタル信号の第ｍビットを生成するために用いられる第１の容量素子の容量値に誤差があっても、積分ＡＤ変換によって誤差の影響を低減することができる。

本発明の第３の観点に係る固体撮像装置は、光電変換機能を有する受光素子と、受光素子から画素情報を読み出すことによって生成される画素信号をアナログデジタル変換する上記いずれかのアナログデジタル変換器とを備える。本発明の第３の態様によれば、サンプリング時間やＡＤ変換時間を短縮して高速撮像が可能な固体撮像装置を提供することができる。

本発明の一実施形態に係るロボットの構成例を示す斜視図。 図１に示すイメージセンサーの構成例を示す平面図。 図２に示す列並列型ＡＤＣの構成例をＤＡＣと共に示す回路図。 図３に示す複数の容量素子の第１のレイアウト例を示す平面図。 図４に示すＶ−Ｖにおける断面図。 図３に示す複数の容量素子のレイアウトの他の一部を示す平面図。 容量セルアレイにおける容量素子の配置例を示す平面図。 図３に示す複数の容量素子の第２のレイアウト例を示す平面図。 図８に示すIX−IXにおける断面図。 図８に示すＸ−Ｘにおける断面図。 第１のレイアウト例における非直線性誤差を示す図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜ロボット＞
図１は、本発明の一実施形態に係るロボットの構成例を示す斜視図である。ロボット１０は、基部１０ａと、基部１０ａに対して移動可能に支持され、イメージセンサー２０（図２参照）を含む少なくとも１つのアーム（腕）部とを備えている。

図１には、一例として、イメージセンサー２１を含む第１のアーム部と、イメージセンサー２２を含む第２のアーム部とを備える双腕ロボットが示されている。また、ロボット１０は、力センサー１１及び１２と、イメージセンサー２３及び２４と、回転部３０と、制御装置４０とをさらに備えている。

第１のアーム部は、第１の支持部と、マニピュレーターＭ１と、エンドエフェクターＥ１と、複数のアクチュエーターと、力センサー１１とをさらに含んでいる。同様に、第２のアーム部は、第２の支持部と、マニピュレーターＭ２と、エンドエフェクターＥ２と、複数のアクチュエーターと、力センサー１２とをさらに含んでいる。以下においては、第１のアーム部の複数のアクチュエーターを統括的に第１のアクチュエーターと称し、第２のアーム部の複数のアクチュエーターを統括的に第２のアクチュエーターと称して説明する。

第１のアーム部及び第２のアーム部の各々は、例えば、７軸垂直多関節型のアームである。具体的には、第１のアーム部において、第１の支持部と、マニピュレーターＭ１と、エンドエフェクターＥ１とが、第１のアクチュエーターによる連携した動作によって７軸の自由度で動作を行う。同様に、第２のアーム部において、第２の支持部と、マニピュレーターＭ２と、エンドエフェクターＥ２とが、第２のアクチュエーターによる連携した動作によって７軸の自由度で動作を行う。エンドエフェクターＥ１及びＥ２の各々は、物体を把持可能な爪部を有している。

第１及び第２のアクチュエーター、力センサー１１及び１２、及び、イメージセンサー２１〜２４は、制御装置４０との間で通信を行うことが可能である。この通信は、例えば、イーサネット（登録商標）又はＵＳＢ（ユニバーサルシリアルバス）等の規格に従う有線通信によって行われても良いし、Ｗｉ−Ｆｉ（登録商標）等の規格に従う無線通信によって行われても良い。

力センサー１１は、マニピュレーターＭ１とエンドエフェクターＥ１との間に設けられており、エンドエフェクターＥ１に作用する力やモーメントの大きさを検出して、検出値を含む第１の力センサー情報を制御装置４０に送信する。同様に、力センサー１２は、マニピュレーターＭ２とエンドエフェクターＥ２との間に設けられており、エンドエフェクターＥ２に作用する力やモーメントの大きさを検出して、検出値を含む第２の力センサー情報を制御装置４０に送信する。

制御装置４０は、第１の力センサー情報に基づいて、例えば、インピーダンス制御等のコンプライアンス制御により、第１のアーム部を制御するための制御信号を生成して第１のアクチュエーターに供給する。第１のアクチュエーターは、制御装置４０から供給される制御信号に従って、マニピュレーターＭ１及びエンドエフェクターＥ１を動作させる。

同様に、制御装置４０は、第２の力センサー情報に基づいて、第２のアーム部を制御するための制御信号を生成して第２のアクチュエーターに供給する。第２のアクチュエーターは、制御装置４０から供給される制御信号に従って、マニピュレーターＭ２及びエンドエフェクターＥ２を動作させる。

図１に示す例において、イメージセンサー２１は、マニピュレーターＭ１の一部に設けられており、第１のアーム部の動きに伴って移動するので、イメージセンサー２１が撮像可能な範囲は、第１のアーム部の動きに応じて変化する。同様に、イメージセンサー２２は、マニピュレーターＭ２の一部に設けられており、第２のアーム部の動きに伴って移動するので、イメージセンサー２２が撮像可能な範囲は、第２のアーム部の動きに応じて変化する。イメージセンサー２１及び２２の各々は、例えば、１０００フレーム／秒程度のフレームレートで対象物ＯＢを高速撮像して画素信号を生成し、画素信号を画素データに変換して制御装置４０に送信する。

第１及び第２のアーム部の内の少なくとも１つには、マーカーＭＫが設けられている。図１に示す例において、マーカーＭＫは、２つの三角形の内の一方を逆さまにして他方と重ねた形状を有している。なお、マーカーＭＫは、図１に示す形状に替えて、制御装置４０によって識別可能な他の形状を有しても良く、文字、数字、又は、記号等であっても良い。

以下においては、マーカーＭＫが第１のアーム部のエンドエフェクターＥ１の表面に設けられている場合について説明する。第１のアーム部にマーカーＭＫが設けられている場合には、イメージセンサー２１がマーカーＭＫを撮像することができないので、ロボット１０によってマーカーＭＫを撮像するために、ロボット１０には、イメージセンサー２２〜２４の内の少なくとも１つが設けられている必要がある。

本実施形態においては、イメージセンサー２３及び２４が、回転部３０に設けられている。イメージセンサー２３及び２４は、回転部３０と共に回転するので、イメージセンサー２３及び２４が撮像可能な範囲は、回転部３０の回転に応じて変化する。また、イメージセンサー２３及び２４は、対象物ＯＢをステレオ撮像することが可能である。

ロボット１０に内蔵された制御装置４０は、イメージセンサー２１〜２４から受信される画素データに基づいて制御信号を生成し、ロボット１０の各機能部に制御信号を送信することにより、ロボット１０に各種の作業を行わせる。あるいは、それに加えて、又は、それに替えて、ロボット１０の各機能部が、ロボット１０の外部に設置された制御装置から制御信号が供給されて作業を行うように構成されても良い。

＜イメージセンサー＞
図２は、図１に示すイメージセンサーの構成例を示す平面図である。図２に示すように、イメージセンサー（固体撮像装置）２０は、画素部５０と、列並列型ＣＤＳ（correlated double sampling：相関二重サンプリング）回路６０と、列並列型ＡＤＣ（アナログデジタル変換器）７０と、ＤＡＣ（デジタルアナログ変換器）８０と、水平走査回路９０と、垂直走査回路１００と、タイミングジェネレーター１１０と、バイアス回路１２０とを含んでいる。

ここで、画素部５０〜バイアス回路１２０の少なくとも一部が集積回路（ＩＣ）に内蔵されても良いし、集積回路が他の構成要素を内蔵しても良い。図２に示す例においては、列並列型ＣＤＳ回路６０、列並列型ＡＤＣ７０、及び、水平走査回路９０が、画素部５０の図中上下両側に分散して設けられている。

画素部５０の複数の画素において、光電変換機能を有するフォトダイオード等の複数の受光素子５１が、複数の行及び複数の列で配置されている。また、画素部５０は、各々の受光素子５１から画素情報を読み出して出力電圧を生成する読み出し回路を含んでいる。垂直走査回路１００は、例えば、シフトレジスター等を含み、受光素子５１の複数の行を順次選択する。読み出し回路は、垂直走査回路１００によって選択された行における各々の受光素子５１から画素情報を読み出して生成された出力電圧を列並列型ＣＤＳ回路６０に出力する。

列並列型ＣＤＳ回路６０は、読み出し回路の出力電圧を相関二重サンプリング処理する。即ち、列並列型ＣＤＳ回路６０は、読み出し回路のリセット直後の出力電圧と露光後の出力電圧とをサンプリングし、それらの差分に基づいて画素信号を生成する。それにより、複数の画素間におけるオフセット電圧のばらつきをキャンセルして、光の強度に応じた画素信号を生成することができる。

列並列型ＡＤＣ７０は、列並列型ＣＤＳ回路６０から供給される１行分の画素信号をそれぞれＡＤ変換する複数チャンネルのアナログデジタル変換器を含んでいる。各チャンネルのアナログデジタル変換器は、受光素子５１から画素情報を読み出すことによって生成される画素信号をＡＤ変換して画素データを生成する。列並列型ＡＤＣ７０は、受光素子５１の１つの列に対して１チャンネルのアナログデジタル変換器を有しているので、１行分の画素信号のＡＤ変換処理を一度に行うことが可能である。

ＤＡＣ８０は、複数チャンネルのアナログデジタル変換器に対して共通に設けられており、画素信号をＡＤ変換する際に用いられる。水平走査回路９０は、例えば、シフトレジスター等を含み、複数チャンネルのアナログデジタル変換器によって生成される画素データを順次選択して、選択された画素データを制御装置４０（図１）に送信する。

タイミングジェネレーター１１０は、例えば、組み合わせ回路及び順序回路を含む論理回路のゲートアレイ等で構成され、外部から供給されるクロック信号及び制御信号等に基づいて、イメージセンサー２０の各部における動作タイミングを制御する。バイアス回路１２０は、例えば、定電流回路及びトランジスター等を含み、イメージセンサー２０の各部の回路に直流バイアス電圧や基準電圧等を供給する。

＜アナログデジタル変換器の構成例＞
図３は、図２に示す列並列型ＡＤＣの構成例をＤＡＣと共に示す回路図である。図３には、列並列型ＡＤＣ７０に含まれている１チャンネル分のアナログデジタル変換器が示されているが、ロジック回路７３及びＤＡＣ８０は、複数チャンネルに共通に使用される。

図３に示す構成例においては、精度及び変換速度（フレームレート）の要求を満たすために、逐次比較型ＡＤＣと積分型ＡＤＣとのハイブリッド型のアナログデジタル変換器が採用されている。逐次比較型ＡＤＣは、変換速度が速いものの直線性精度はあまり良くないので、デジタル信号の上位ビットを生成するのに適している。

一方、積分型ＡＤＣは、直線性精度が優れているものの変換速度は遅いので、デジタル信号の下位ビットを生成するのに適している。そこで、逐次比較型ＡＤＣと積分型ＡＤＣとをハイブリッドすることにより、互いの短所を互いの長所で補うことができ、変換速度と直線性精度とを両立させることが可能である。

図３に示すように、アナログデジタル変換器は、比較回路７１と、スイッチ回路７２と、ロジック回路７３と、複数の容量素子Ｃ１〜Ｃ（ｍ＋１）と（ｍは２以上の整数）、複数の選択回路Ｓ１〜Ｓ（ｍ＋１）とを含み、列並列型ＣＤＳ回路６０（図２）から供給されるアナログの画素信号をＡＤ変換してデジタルの画素データを生成する。

比較回路７１は、例えば、オペアンプ等で構成され、第１の端子（反転入力端子）Ｐ１に印加される入力電圧ＶＩＮを第２の端子（非反転入力端子）Ｐ２に印加される基準電圧ＶＲＥＦと比較して、比較結果を表す出力信号ＯＵＴを第３の端子（出力端子）Ｐ３から出力する。スイッチ回路７２は、比較回路７１の第１の端子Ｐ１と第３の端子Ｐ３との間に接続されている。

ロジック回路７３は、タイミングジェネレーター１１０（図２）から供給されるクロック信号に同期して動作し、スイッチ回路７２及び複数の選択回路Ｓ１〜Ｓ（ｍ＋１）を制御すると共に、ランプ波形を表すランプコードＬＡＭＰを生成する。ＤＡＣ８０は、ロジック回路７３から供給されるランプコードＬＡＭＰをＤＡ変換して、出力電圧ＶＤＡＣを生成する。

複数の容量素子Ｃ１〜Ｃ（ｍ＋１）の各々は、比較回路７１の第１の端子Ｐ１に第１の配線を介して接続された一端を有している。ここで、一端は、後述する第２の電極に対応する。容量素子Ｃ１〜Ｃｍは、所定の容量比を有している。容量素子Ｃ（ｍ＋１）は、容量素子Ｃ１と略等しい容量を有している。複数の選択回路Ｓ１〜Ｓ（ｍ＋１）は、複数の容量素子Ｃ１〜Ｃ（ｍ＋１）の他端に複数の第２の配線を介してそれぞれ接続されている。ここで、他端は、後述する第１の電極と第３の電極に対応する。

第１の容量素子Ｃ１〜第ｍの容量素子Ｃｍは、アナログ信号をデジタル信号に変換する際に、逐次比較ＡＤ変換によってデジタル信号の上位ｍビットを生成するために用いられる。逐次比較ＡＤ変換は、高速ＡＤ変換が可能であるので、デジタル信号の上位ビットを生成するのに適している。

また、第（ｍ＋１）の容量素子Ｃ（ｍ＋１）は、アナログ信号をデジタル信号に変換する際に、積分ＡＤ変換によってデジタル信号の第ｍビット以降を生成するために用いられても良い。その場合には、逐次比較ＡＤ変換によって生成されたデジタル信号の上位ｍビットと積分ＡＤ変換によって生成されたデジタル信号の第ｍビット以降とが加算される。

それにより、逐次比較ＡＤ変換によってデジタル信号の第ｍビットを生成するために用いられる容量素子Ｃ１の容量値に誤差があっても、積分ＡＤ変換によって誤差の影響を低減することができる。なお、本願において、「第ｍビット」とは、最上位ビット（ＭＳＢ）から数えて第ｍ番目のビットのことをいう。

理想的には、容量素子Ｃ１〜Ｃ（ｍ）の内の第ｉ番目の容量素子Ｃｉの容量値は、２^{（ｉ−１）}×Ｃで表され（ｉ＝１、２、・・・、ｍ）、容量素子Ｃ（ｍ＋１）の容量値は、Ｃである。図３には、一例として、ｍ＝５の場合が示されており、容量素子Ｃ１の容量値はＣであり、容量素子Ｃ２の容量値は２Ｃであり、容量素子Ｃ３の容量値は４Ｃであり、容量素子Ｃ４の容量値は８Ｃであり、容量素子Ｃ５の容量値は１６Ｃである。また、容量素子Ｃ１〜Ｃ６の他端に印加される電圧が、電圧ＶＤ１〜ＶＤ６として示されている。

図３に示すように、選択回路Ｓ１〜Ｓ５の各々は、画素信号の電圧ＶＣＤＳと、上限基準電圧ＶＲＰと、下限基準電圧ＶＲＮとの内の１つを選択して、容量素子Ｃ１〜Ｃ５のそれぞれの他端に印加する。また、選択回路Ｓ６は、画素信号の電圧ＶＣＤＳと、ＤＡＣ８０の出力電圧ＶＤＡＣと、下限基準電圧ＶＲＮとの内の１つを選択して、容量素子Ｃ６の他端に印加する。画素信号の電圧ＶＣＤＳは、下限基準電圧ＶＲＮ以上であり、上限基準電圧ＶＲＰ以下である。

＜アナログデジタル変換器の動作例＞
（１）サンプル時
ロジック回路７３は、スイッチ回路７２をオン状態に制御すると共に、画素信号の電圧ＶＣＤＳを選択するように選択回路Ｓ１〜Ｓ６を制御する。それにより、比較回路７１の第１の端子Ｐ１が第３の端子Ｐ３に接続されて、比較回路７１は、基準電圧ＶＲＥＦを出力するボルテージフォロアーとして動作する。容量素子Ｃ１〜Ｃ６の一端に基準電圧ＶＲＥＦが印加され、容量素子Ｃ１〜Ｃ６の他端に画素信号の電圧ＶＣＤＳが印加されるので、容量素子Ｃ１〜Ｃ６の両端間の電位差は（ＶＲＥＦ−ＶＣＤＳ）となり、容量素子Ｃ１〜Ｃ６に電荷が蓄積される。

（２）ホールド時
ロジック回路７３は、スイッチ回路７２をオフ状態に制御した後に、下限基準電圧ＶＲＮを選択するように選択回路Ｓ１〜Ｓ６を制御する。容量素子Ｃ１〜Ｃ６に蓄積された電荷が保持されるので、容量素子Ｃ１〜Ｃ６の両端間の電位差は、（ＶＲＥＦ−ＶＣＤＳ）のままであり、比較回路７１の入力電圧ＶＩＮは、（ＶＲＥＦ−ＶＣＤＳ＋ＶＲＮ）となる。

（３）逐次比較ＡＤ変換時
ロジック回路７３は、ホールド時と同様に、スイッチ回路７２をオフ状態に制御すると共に、下限基準電圧ＶＲＮを選択するように選択回路Ｓ６を制御する。一方、ロジック回路７３は、選択回路Ｓ１〜Ｓ５の状態をＭＳＢ側から順次変化させる。

比較回路７１の入力電圧ＶＩＮは、容量素子Ｃ１〜Ｃ６の他端に印加される電圧が容量素子Ｃ１〜Ｃ６によって分圧されることによって定まり、それに従って、比較回路７１の出力信号ＯＵＴが、ハイレベル又はローレベルになる。ロジック回路７３は、比較回路７１の出力信号ＯＵＴに基づいて画素信号の電圧ＶＣＤＳを推定し、画素データの上位５ビットを求めてシフトレジスター等にラッチする。

まず、ロジック回路７３は、上限基準電圧ＶＲＰを選択するように選択回路Ｓ５を切り換える。それにより、容量素子Ｃ５の他端に上限基準電圧ＶＲＰが印加されるので、比較回路７１の入力電圧ＶＩＮが、（ＶＲＥＦ−ＶＣＤＳ＋（ＶＲＰ＋ＶＲＮ）／２）となる。従って、比較回路７１は、画素信号の電圧ＶＣＤＳが（ＶＲＰ＋ＶＲＮ）／２よりも大きいか又は小さいかを判定することになる。

比較回路７１の出力信号ＯＵＴがハイレベルであれば、ロジック回路７３は、画素データのＭＳＢが「１」であると判定して、選択回路Ｓ５の状態を保持する。一方、比較回路７１の出力信号ＯＵＴがローレベルであれば、ロジック回路７３は、画素データのＭＳＢが「０」であると判定して、下限基準電圧ＶＲＮを再び選択するように選択回路Ｓ５を切り換える。

次に、ロジック回路７３は、上限基準電圧ＶＲＰを選択するように選択回路Ｓ４を切り換える。比較回路７１の出力信号ＯＵＴがハイレベルであれば、ロジック回路７３は、画素データの第２ビットが「１」であると判定して、選択回路Ｓ４の状態を保持する。一方、比較回路７１の出力信号ＯＵＴがローレベルであれば、ロジック回路７３は、画素データの第２ビットが「０」であると判定して、下限基準電圧ＶＲＮを再び選択するように選択回路Ｓ４を切り換える。

同様に、ロジック回路７３は、選択回路Ｓ３〜Ｓ１を順次切り換えることにより、画素データの第３ビット〜第５ビットを求める。逐次比較ＡＤ変換が終了した時点において、比較回路７１の入力電圧ＶＩＮは基準電圧ＶＲＥＦよりも低くなっているので、比較回路７１の出力信号ＯＵＴはハイレベルになっている。

（４）積分ＡＤ変換時
逐次比較ＡＤ変換に続いて、積分ＡＤ変換が行われる。ロジック回路７３は、スイッチ回路７２をオフ状態に保持すると共に、選択回路Ｓ１〜Ｓ５を逐次比較ＡＤ変換が終了した時点の状態に保持する。一方、ロジック回路７３は、ＤＡＣ８０の出力電圧ＶＤＡＣを選択するように選択回路Ｓ６を制御する。

ロジック回路７３は、ランプ波形（積分波形）を表すランプコードＬＡＭＰ（以下においては、６ビットとする）をＤＡＣ８０に供給する。ＤＡＣ８０は、ランプコードＬＡＭＰをＤＡ変換することにより、下限基準電圧ＶＲＮから最大で上限基準電圧ＶＲＰまで変化する出力電圧ＶＤＡＣを生成しても良いし、（ＶＲＮ−ΔＶＲ／２）から最大で（ＶＲＰ＋ΔＶＲ／２）まで変化する出力電圧ＶＤＡＣを生成しても良い（ΔＶＲ＝ＶＲＰ−ＶＲＮ）。以下においては、後者の場合について説明する。

ロジック回路７３がランプコードＬＡＭＰを「０」から１ずつインクリメントすることにより、ＤＡＣ８０の出力電圧ＶＤＡＣが１段階ずつ上昇する。ＤＡＣ８０の出力電圧ＶＤＡＣは容量素子Ｃ６の他端に印加されるので、比較回路７１の入力電圧ＶＩＮも１段階ずつ上昇する。

ロジック回路７３は、比較回路７１の出力信号ＯＵＴがハイレベルからローレベルに変化するときのランプコードＬＡＭＰを捉え、そのランプコードＬＡＭＰから所定のオフセット値を減算して画素データの下位６ビットを求める。容量素子Ｃ６の容量値は容量素子Ｃ１の容量値と略等しく、ＤＡＣ８０の出力電圧ＶＤＡＣの最大変化幅は２（ＶＲＰ−ＶＲＮ）であるので、積分ＡＤ変換によって求められた画素データの下位６ビットの内の最上位ビットは、画素データの第５ビットに相当する。

ロジック回路７３は、逐次比較ＡＤ変換によって求められた画素データの第１〜第５ビットと、積分ＡＤ変換によって求められた画素データの第５〜第１０ビットとを加算することにより、１０ビットの画素データを生成する。例えば、逐次比較ＡＤ変換によって求められた画素データの第１〜第５ビットが「０１０１０」であり、積分ＡＤ変換によって求められた画素データの第５〜第１０ビットが「１０１０１０」である場合には、画素データ「０１０１１０１０１０」が生成される。その場合には、逐次比較ＡＤ変換によって求められた画素データの第５ビット「０」が「１」に補正されたことになる。

図３に示すアナログデジタル変換器において、基準電圧ＶＲＥＦ、上限基準電圧ＶＲＰ、及び、下限基準電圧ＶＲＮ等がＡＤ変換動作中に変動しないという前提で、比較回路７１の入力電圧ＶＩＮは、容量素子Ｃ１〜Ｃ６及び寄生容量の容量結合によって決定される。従って、アナログデジタル変換器の精度は、容量素子Ｃ１〜Ｃ６のレイアウトや配線の引き回し等のレイアウト設計によって大きく変化する。

本実施形態において、容量素子Ｃ１〜Ｃ６の各々は、ＭＯＳ構造を有する容量デバイス（ＭＯＳキャパシター）で構成される。例えば、容量素子Ｃ１〜Ｃ６の各々は、容量セルアレイに配列された１つの容量セル又は複数の容量セルの組合せで構成される。一般に、イメージセンサー等で使用される容量セルの単位容量は、チップ面積や消費電流の都合により、数十ｆＦ（ｆ（フェムト）は、１０^−１５）に設計される。

容量素子Ｃ１〜Ｃ６に対する電気的接続は、半導体基板上にそれぞれの層間絶縁膜を介して配置されたアルミニウム（Ａｌ）等の金属の多層配線、及び、層間絶縁膜に形成されたコンタクトホール内に設けられたタングステン（Ｗ）等の金属のコンタクトプラグを用いて行われる。その際に、容量素子Ｃ１〜Ｃ６の一端に接続された第１の配線と容量素子Ｃ１〜Ｃ６の他端に接続された複数の第２の配線との間に寄生容量が生じる。

１つの容量セルに付加される寄生容量を合計すると、概ね０．１ｆＦ以上となる場合があり、意図しない寄生容量が容量セルの単位容量（数十ｆＦ）に対して数パーセントの誤差となって、ＡＤ変換の精度が低下してしまう。また、アナログデジタル変換器の変換速度を高速化するためには容量素子の容量値を小さくすることが有効であるが、意図しない寄生容量の影響が大きくなるので、変換速度の高速化が妨げられていた。

＜第１のレイアウト例＞
図４は、図３に示す複数の容量素子の第１のレイアウト例を示す平面図であり、図５は、図４に示すＶ−Ｖにおける断面図である。なお、図４においては、絶縁膜が省略されており、図５においては、一部の絶縁膜が省略されている。

図４には、一例として、図３に示す容量素子Ｃ３〜Ｃ５を構成する複数の容量セルが示されている。容量素子Ｃ３は、容量セルＣ３１〜Ｃ３４（図６も参照）の４個の容量セルで構成され、容量素子Ｃ４は、容量セルＣ４１及びＣ４２を含む８個の容量セルで構成され、容量素子Ｃ５は、容量セルＣ５１及びＣ５２を含む１６個の容量セルで構成される。

図４及び図５に示すように、容量セルＣ５１は、半導体基板１３０内に配置された第１の電極１３１と、第１の絶縁膜１４０を介して第１の電極１３１に対向するように半導体基板１３０の上方に配置された第２の電極１５１と、第２の電極１５１の半導体基板１３０側と反対側において、第２の絶縁膜１６０を介して第２の電極１５１に対向するように半導体基板１３０の上方に配置され、第１の電極１３１に電気的に接続された第３の電極１７１とを有している。

また、容量セルＣ５２は、半導体基板１３０内に配置された第１の電極１３２と、第１の絶縁膜１４０を介して第１の電極１３２に対向するように半導体基板１３０の上方に配置された第２の電極１５１と、第２の電極１５１の半導体基板１３０側と反対側において、第２の絶縁膜１６０を介して第２の電極１５１に対向するように半導体基板１３０の上方に配置され、第１の電極１３２に電気的に接続された第３の電極１７２とを有している。なお、第２の電極１５１は、容量セルＣ５１と容量セルＣ５２とにおいて共用される。

例えば、半導体基板１３０は、Ｐ型の不純物を含有するシリコン（Ｓｉ）等で構成され、第１の電極１３１及び１３２は、半導体基板１３０内に配置されたＮ型の不純物領域で構成される。また、第１の絶縁膜１４０は、半導体基板１３０上に配置されたゲート絶縁膜で構成され、第２の電極１５１は、Ｎ型又はＰ型の不純物を含有して導電性を有するポリシリコン等のゲート電極で構成される。

第３の電極１７１及び１７２は、ゲート電極等が形成された半導体基板１３０上に第２の絶縁膜（層間絶縁膜）１６０を介して配置された第１の配線層ＡＬＡに設けられている。また、第１の配線層ＡＬＡには、第２の電極１５１を比較回路７１の第１の端子Ｐ１（図３）に電気的に接続する第１の配線１７０が設けられている。

さらに、第１の配線層ＡＬＡの上層には、それぞれの層間絶縁膜を介して第２の配線層ＡＬＢ及び第３の配線層ＡＬＣが配置されている。第２の配線層ＡＬＢには、容量セルＣ５１の第３の電極１７１及び容量セルＣ５２の第３の電極１７２に電気的に接続された中継配線１８１が設けられている。第３の配線層ＡＬＣには、図３に示す容量素子Ｃ１〜Ｃ６の他端に電圧ＶＤ１〜ＶＤ６をそれぞれ供給する複数の第２の配線が設けられている。

例えば、電圧ＶＤ５を供給する第２の配線は、第２の配線層ＡＬＢの中継配線１８１を介して、容量セルＣ５１の第１の電極１３１及び第３の電極１７１と、容量セルＣ５２の第１の電極１３２及び第３の電極１７２とに電気的に接続されている。ここで、第２の配線は、第１の配線層ＡＬＡに配置された第１の配線１７０からなるべく離して配置することが望ましい。

図６は、図３に示す複数の容量素子のレイアウトの他の一部を示す平面図である。なお、図６においては、絶縁膜が省略されている。図６には、図３に示す容量素子Ｃ１〜Ｃ３及びＣ６を構成する複数の容量セルが示されている。容量素子Ｃ２は、容量セルＣ２１及びＣ２２の２個の容量セルで構成される。一方、容量素子Ｃ１及びＣ６の各々は、１つの容量セルで構成される。

図６に示すように、容量素子Ｃ１は、半導体基板１３０内に配置された第１の電極１３３と、第１の絶縁膜を介して第１の電極１３３に対向するように半導体基板１３０の上方に配置された第２の電極１５２と、第２の電極１５２の半導体基板１３０側と反対側において、第２の絶縁膜を介して第２の電極１５２に対向するように半導体基板１３０の上方に配置され、第１の電極１３３に電気的に接続された第３の電極１７３とを有している。

また、容量素子Ｃ６は、半導体基板１３０内に配置された第１の電極１３４と、第１の絶縁膜を介して第１の電極１３４に対向するように半導体基板１３０の上方に配置された第２の電極１５２と、第２の電極１５２の半導体基板１３０側と反対側において、第２の絶縁膜を介して第２の電極１５２に対向するように半導体基板１３０の上方に配置され、第１の電極１３４に電気的に接続された第３の電極１７４とを有している。なお、第２の電極１５２は、容量セルＣ１と容量セルＣ６とにおいて共用される。

第１の配線層には、第３の電極１７３及び１７４と、第２の電極１５２を比較回路７１の第１の端子Ｐ１（図３）に電気的に接続する第１の配線１７０とが設けられている。第２の配線層には、容量素子Ｃ１の第３の電極１７３に電気的に接続された中継配線１８３と、容量素子Ｃ６の第３の電極１７４に電気的に接続された中継配線１８４とが設けられている。

電圧ＶＤ１を供給する第２の配線は、第２の配線層の中継配線１８３を介して、容量素子Ｃ１の第１の電極１３３及び第３の電極１７３に電気的に接続されている。また、電圧ＶＤ６を供給する第２の配線は、第２の配線層の中継配線１８４を介して、容量素子Ｃ６の第１の電極１３４及び第３の電極１７４に電気的に接続されている。

このように、容量素子Ｃ１〜Ｃ６の各々は、複数の選択回路Ｓ１〜Ｓ６のそれぞれ１つに電気的に接続された第１の電極と、比較回路７１の第１の端子Ｐ１に電気的に接続された第２の電極と、第１の電極に電気的に接続された第３の電極とを有している。即ち、ＭＯＳキャパシターのバイアス電圧依存性に鑑みて、比較回路７１において常に正のバイアス電圧が印加される第１の端子Ｐ１に接続された第１の配線が、容量素子Ｃ１〜Ｃ６の第２の電極に接続され、複数の選択回路Ｓ１〜Ｓ６にそれぞれ接続された複数の第２の配線が、容量素子Ｃ１〜Ｃ６の第１の電極及び第３の電極に接続される。

ここで、複数の容量素子Ｃ１〜Ｃ６の第１の電極と第２の電極との間に形成される容量の値は、設計時に計算によって求めることができる。また、第２の電極と第３の電極との間に形成される容量の値は、第１の電極と第２の電極との間に形成される容量の値に比例するので、複数の容量素子Ｃ１〜Ｃ６の容量比の精度に影響を与えない。

本実施形態によれば、アナログデジタル変換器においてＡＤ変換の際に用いられる複数の容量素子Ｃ１〜Ｃ６の第２の電極が、第１の電極と第３の電極との間に挟まれてシールドされるので、それらの容量素子Ｃ１〜Ｃ６に意図しない寄生容量が付加されることを抑制できる。それにより、複数の容量素子Ｃ１〜Ｃ６の容量比の精度を向上させて、ＡＤ変換の精度を向上させることが可能である。

また、第２の電極と第３の電極との間に形成される容量の値を想定して設計を行うことにより、複数の容量素子Ｃ１〜Ｃ６のレイアウト面積を縮小することができる。あるいは、複数の容量素子Ｃ１〜Ｃ６の容量値比の精度を保ちながら低容量化して、サンプリング時間やＡＤ変換時間を短縮することが可能である。さらに、サンプリング時間やＡＤ変換時間を短縮して高速撮像が可能な固体撮像装置、又は、そのような固体撮像装置を搭載したロボットを提供することができる。

ここで、複数の容量素子Ｃ１〜Ｃ６の第１の電極及び第３の電極に接続された複数の第２の配線を、複数の容量素子Ｃ１〜Ｃ６の第２の電極に接続された第１の配線よりも上層に配置することにより、第１の配線と第２の配線との間の距離を広げて、第１の配線と第２の配線との間に形成される寄生容量を低減することができる。なお、第１の配線及び第２の配線以外の信号配線も、第１の配線よりも上層に配置することが望ましい。

図７は、容量セルアレイにおける容量素子の配置例を示す平面図である。図７に示す例において、複数の容量素子Ｃ１〜Ｃ６は、複数の行及び複数の列において対称軸Ａ−Ａに関して線対称に配置された複数の容量セルを含む容量セルアレイで構成される。それらの中でも、容量素子Ｃ２〜Ｃ５の各々は、対称軸Ａ−Ａの一方の側に配置された少なくとも１つの容量セルと、対称軸Ａ−Ａの他方の側に配置された同数の容量セルとで構成される。それにより、１つの容量素子を構成する複数の容量セルを分散して配置し、それらの容量セルの容量値のばらつきを平均化することができる。

その場合に、容量素子Ｃ２〜Ｃ５の各々は、対称軸Ａ−Ａに関して線対称に配置された複数の容量セルで構成されることが望ましい。それにより、容量セルアレイを製造する際に、いずれかの電極を形成するために用いられるマスクの位置がずれたとしても、線対称に配置された複数の容量セルにおいて容量誤差が相殺されるので、容量素子Ｃ２〜Ｃ５の容量比を一定に近付けることができる。

例えば、容量素子Ｃ２は、第８行の第１列に配置された１つの容量セルと、第８行の第２列に配置された１つの容量セルとで構成される。また、容量素子Ｃ３は、第７行の第１列及び１０行の第１列に配置された２つの容量セルと、第７行の第２列及び１０行の第２列に配置された２つの容量セルとで構成される。

一方、容量素子Ｃ１及びＣ６は、対称軸Ａ−Ａに関して線対称に配置された２つの容量セルでそれぞれ構成される。容量素子Ｃ１及びＣ６の各々は、１つの容量セルで構成されるので、容量素子Ｃ１と容量素子Ｃ６とを対称配置とすることにより、容量セルアレイにおける他の容量素子の対称配置を容易にすることができる。また、逐次比較ＡＤ変換において用いられる容量素子Ｃ１の容量値に誤差があっても、容量素子Ｃ６を用いる積分ＡＤ変換によって誤差の影響を低減することができる。

このような複数の容量素子Ｃ１〜Ｃ６の配置に伴い、複数の容量素子Ｃ１〜Ｃ６の他端に接続された複数の第２の配線が、所定の配線層において、対称軸Ａ−Ａに関して線対称に配置されていることが望ましい。図４〜図６を参照すると、複数の容量素子Ｃ１〜Ｃ６の他端に電圧ＶＤ１〜ＶＤ６をそれぞれ供給する複数の第２の配線が、第３の配線層ＡＬＣにおいて、容量素子Ｃ１〜Ｃ６の一端に接続された第１の配線１７０の中心を通る対称軸に関して線対称に配置されている。それにより、容量セルアレイのレイアウトにおいて、第１の配線と第２の配線との間の距離を広げることが容易になる。

＜第２のレイアウト例＞
図８は、図３に示す複数の容量素子の第２のレイアウト例を示す平面図である。また、図９は、図８に示すIX−IXにおける断面図であり、図１０は、図８に示すＸ−Ｘにおける断面図である。なお、図８においては、絶縁膜が省略されており、図９及び図１０においては、一部の絶縁膜が省略されている。

第１のレイアウト例においては、行方向に隣り合う２つの容量セルにおいて第２の電極が共用されていたが、第２のレイアウト例においては、容量セル毎に第２の電極が分離されている。図８〜図１０には、一例として、図３に示す容量素子Ｃ４を構成する複数の容量セルが示されている。容量素子Ｃ４は、容量セルＣ４１及びＣ４２を含む８個の容量セルで構成される。

図８〜図１０に示すように、容量セルＣ４１は、半導体基板１３０内に配置された第１の電極１３５と、第１の絶縁膜１４０を介して第１の電極１３５に対向するように半導体基板１３０の上方に配置された第２の電極１５５と、第２の電極１５５の半導体基板１３０側と反対側において、第２の絶縁膜１６０を介して第２の電極１５５に対向するように半導体基板１３０の上方に配置され、第１の電極１３５に電気的に接続された第３の電極１７５とを有している。なお、第３の電極１７５は、図８において上下の２つの部分に分離されている。

また、容量セルＣ４２は、半導体基板１３０内に配置された第１の電極１３６と、第１の絶縁膜１４０を介して第１の電極１３６に対向するように半導体基板１３０の上方に配置された第２の電極１５６と、第２の電極１５６の半導体基板１３０側と反対側において、第２の絶縁膜１６０を介して第２の電極１５６に対向するように半導体基板１３０の上方に配置され、第１の電極１３６に電気的に接続された第３の電極１７６とを有している。なお、第３の電極１７６は、図８において上下の２つの部分に分離されている。

第１の配線層ＡＬＡには、容量セルＣ４１の第２の電極１５５及び容量セルＣ４２の第２の電極１５６に電気的に接続された中継配線１７７が設けられている。第２の配線層ＡＬＢには、容量セルＣ４１の第３の電極１７５及び容量セルＣ４２の第３の電極１７６に電気的に接続された中継配線１８５と、第１の配線層ＡＬＡの中継配線１７７に電気的に接続された中継配線１８０とが設けられている。第３の配線層ＡＬＣには、第２の配線層ＡＬＢの中継配線１８０に電気的に接続された第１の配線１９０と、容量素子Ｃ１〜Ｃ６の他端に電圧ＶＤ１〜ＶＤ６をそれぞれ供給する複数の第２の配線とが設けられている。

例えば、電圧ＶＤ４を供給する第２の配線は、第２の配線層ＡＬＢの中継配線１８５を介して、容量セルＣ４１の第１の電極１３５及び第３の電極１７５と、容量セルＣ４２の第１の電極１３６及び第３の電極１７６とに電気的に接続されている。一方、容量セルＣ４１の第２の電極１５５及び容量セルＣ４２の第２の電極１５６は、第１の配線層ＡＬＡの中継配線１７７、第２の配線層ＡＬＢの中継配線１８０、及び、第３の配線層ＡＬＣの第１の配線１９０を介して、比較回路７１の第１の端子Ｐ１（図３）に電気的に接続されている。その他の点に関しては、第２のレイアウト例は、第１のレイアウト例と同様でも良い。

第２のレイアウト例によれば、第１のレイアウト例と同様に、アナログデジタル変換器においてＡＤ変換の際に用いられる複数の容量素子Ｃ１〜Ｃ６の第２の電極が、第１の電極と第３の電極との間に挟まれてシールドされる。さらに、容量セルアレイを製造する際に、いずれかの電極を形成するために用いられるマスクの位置がずれたとしても、単一の容量セルで構成される容量素子Ｃ１及びＣ６の容量のばらつきを低減することができる。それにより、容量素子の容量比の精度を向上させて、ＡＤ変換の精度を向上させることが可能である。

＜非直線性誤差のシミュレーション結果＞
図１１は、第１のレイアウト例を採用したアナログデジタル変換器における非直線性誤差のシミュレーション結果を示す図である。図１１において、横軸は、アナログ入力電圧［Ｖ］を表しており、縦軸は、アナログ入力電圧に対するデジタル出力信号の誤差がＬＳＢの何倍であるかを表している。

図１１には、第１のレイアウト例を採用したアナログデジタル変換器の寄生容量を抽出して算出された非直線性誤差として、ＤＮＬ（Differential Non-Linearity：微分非直線性誤差）と、ＩＮＬ（Integral Non-Linearity：積分非直線性誤差）とが示されている。図１１に示すように、第１のレイアウト例によれば、ＤＮＬ及びＩＮＬが非常に小さく抑えられるので、直線性精度が優れたアナログデジタル変換器を実現することができる。

本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。例えば、以上説明した実施形態の内から選択された複数の実施形態を組み合わせて実施することも可能である。

１０…ロボット、１０ａ…基部、１１、１２…力センサー、２０〜２４…イメージセンサー、３０…回転部、４０…制御装置、５０…画素部、５１…受光素子、６０…列並列型ＣＤＳ回路、７０…列並列型ＡＤＣ、７１…比較回路、７２…スイッチ回路、７３…ロジック回路、８０…ＤＡＣ、９０…水平走査回路、１００…垂直走査回路、１１０…タイミングジェネレーター、１２０…バイアス回路、１３０…半導体基板、１３１〜１３６…第１の電極、１４０…第１の絶縁膜、１５１〜１５６…第２の電極、１６０…第２の絶縁膜、１７０、１９０…第１の配線、１７１〜１７６…第３の電極、１７７、１８０〜１８５…中継配線、Ｍ１、Ｍ２…マニピュレーター、Ｅ１、Ｅ２…エンドエフェクター、ＭＫ…マーカー、Ｐ１〜Ｐ３…端子、Ｃ１〜Ｃ６…容量素子、Ｃ２１〜Ｃ５２…容量セル、Ｓ１〜Ｓ６…選択回路

Claims (10)

1. 基部と、
   前記基部に対して移動可能に支持され、固体撮像装置を含むアーム部と、
   を備えるロボットであって、前記固体撮像装置が、受光素子から画素情報を読み出すことによって生成される画素信号をアナログデジタル変換するアナログデジタル変換器を含み、前記アナログデジタル変換器が、
   第１の端子に印加される電圧を第２の端子に印加される基準電圧と比較して、比較結果を表す出力信号を第３の端子から出力する比較回路と、
   前記比較回路の前記第１の端子に第１の配線を介して接続された一端を各々が有する複数の容量素子であって、所定の容量比を有する第１〜第ｍの容量素子（ｍは２以上の整数）、及び、前記第１の容量素子と略等しい容量を有する第（ｍ＋１）の容量素子を含む前記複数の容量素子と、
   前記複数の容量素子の他端に複数の第２の配線を介してそれぞれ接続された複数の選択回路と、
   を備え、前記複数の容量素子の各々が、
   半導体基板内に配置され、前記他端に電気的に接続された第１の電極と、
   前記半導体基板の上方に前記第１の電極と対向するように配置され、前記他端に電気的に接続された第３の電極と、
   前記半導体基板の上方に前記第１の電極と前記第３の電極との間に対向するように配置され、前記一端に電気的に接続された第２の電極と、
   前記第１の電極と前記第２の電極との間に配置された第１の絶縁膜と、
   前記第３の電極と前記第２の電極との間に配置された第２の絶縁膜と、
   を有する、ロボット。
2. 第１の端子に印加される電圧を第２の端子に印加される基準電圧と比較して、比較結果を表す出力信号を第３の端子から出力する比較回路と、
   前記比較回路の前記第１の端子に第１の配線を介して接続された一端を各々が有する複数の容量素子であって、所定の容量比を有する第１〜第ｍの容量素子（ｍは２以上の整数）、及び、前記第１の容量素子と略等しい容量を有する第（ｍ＋１）の容量素子を含む前記複数の容量素子と、
   前記複数の容量素子の他端に複数の第２の配線を介してそれぞれ接続された複数の選択回路と、
   を備え、前記複数の容量素子の各々が、
   半導体基板内に配置され、前記他端に電気的に接続された第１の電極と、
   前記半導体基板の上方に前記第１の電極と対向するように配置され、前記他端に電気的に接続された第３の電極と、
   前記半導体基板の上方に前記第１の電極と前記第３の電極との間に対向するように配置され、前記一端に電気的に接続された第２の電極と、
   前記第１の電極と前記第２の電極との間に配置された第１の絶縁膜と、
   前記第３の電極と前記第２の電極との間に配置された第２の絶縁膜と、
   を有する、アナログデジタル変換器。
3. 前記複数の第２の配線が、前記第１の配線よりも上層に配置されている、請求項２記載のアナログデジタル変換器。
4. 前記複数の容量素子が、複数の行及び複数の列において対称軸に関して線対称に配置された複数の容量セルを含む容量セルアレイで構成され、前記第２〜第ｍの容量素子の各々が、前記対称軸の一方の側に配置された少なくとも１つの容量セルと、前記対称軸の他方の側に配置された同数の容量セルとで構成される、請求項２又は３記載のアナログデジタル変換器。
5. 前記第２〜第ｍの容量素子の各々が、前記対称軸に関して線対称に配置された複数の容量セルで構成される、請求項４記載のアナログデジタル変換器。
6. 前記第１の容量素子及び前記第（ｍ＋１）の容量素子が、前記対称軸に関して線対称に配置された２つの容量セルでそれぞれ構成される、請求項４又は５記載のアナログデジタル変換器。
7. 前記複数の第２の配線が、所定の配線層において、前記対称軸に関して線対称に配置されている、請求項４〜６のいずれか１項記載のアナログデジタル変換器。
8. 前記第１〜第ｍの容量素子が、アナログ信号をデジタル信号に変換する際に、逐次比較ＡＤ変換によって前記デジタル信号の上位ｍビットを生成するために用いられる、請求項２〜７のいずれか１項記載のアナログデジタル変換器。
9. 前記第（ｍ＋１）の容量素子が、前記アナログ信号を前記デジタル信号に変換する際に、積分ＡＤ変換によって前記デジタル信号の第ｍビット以降を生成するために用いられ、逐次比較ＡＤ変換によって生成された前記デジタル信号の上位ｍビットと積分ＡＤ変換によって生成された前記デジタル信号の第ｍビット以降とが加算される、請求項８記載のアナログデジタル変換器。
10. 光電変換機能を有する受光素子と、
    前記受光素子から画素情報を読み出すことによって生成される画素信号をアナログデジタル変換する、請求項２〜９のいずれか１項記載のアナログデジタル変換器と、
    を備える固体撮像装置。

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