JP6478488B2 - Ａｄ変換装置及び固体撮像装置 - Google Patents

Description

本発明は、ＡＤ変換装置及びそれを搭載した固体撮像装置に関する。

ＡＤ変換装置の低消費電力化のための技術として、上位ビットを取得後に下位ビットを取得する２ステップＡＤ変換手法がある（特許文献１）。特許文献１のＡＤ変換装置は、画素信号と階段波状の参照信号とを比較し、比較器の出力電圧が反転するまでのカウント値を上位ビットとする。その後、スイッチを非導通にすることによりこの参照信号を遮断し、その時点の参照信号の電圧を第１の容量素子Ｃ１に保持する。次に、保持された電圧に、第２の容量素子Ｃ２を介して前述の参照信号よりもステップ幅が小さな参照信号を重畳させることで得られた電圧を比較器に入力する。この電圧を画素信号と比較して、比較器の出力電圧が反転するまでのカウント値を下位ビットとする。このようにして２ステップＡＤ変換を実現する技術が特許文献１に開示されている。

特開２００２−２３２２９１号公報

特許文献１に記載されたＡＤ変換装置においては、上位ビットを取得するための参照信号を供給する信号線と、下位ビットを取得するための参照信号を供給する信号線とをスイッチによって切り替える構成となっている。このスイッチを切り替える際に、第１の容量素子Ｃ１に保持された信号にスイッチの遮断ノイズが混入する場合がある。第１の容量素子Ｃ１に保持された信号は上位ビットを取得する際の比較信号として用いられるので、遮断ノイズは変換精度を劣化させる要因となり得る。したがって、特許文献１に記載されたＡＤ変換装置は変換精度が不十分である場合がある。

本発明は、上述した課題に鑑みてなされたものであって、高精度なＡＤ変換を実現するＡＤ変換装置を提供することを目的とする。

本発明の一態様に係るＡＤ変換装置は、アナログ信号をデジタル信号に変換するＡＤ変換装置であって、時間の経過に伴い電圧が変化する、第１のランプ信号及び第２のランプ信号を出力する参照信号発生回路と、前記参照信号発生回路から共通の前記第１のランプ信号及び共通の前記第２のランプ信号が入力される、複数の回路部とを備え、前記複数の回路部の各々は、前記アナログ信号の電圧と前記第１のランプ信号の電圧との比較を行う比較回路を含み、前記ＡＤ変換装置は、前記比較に基づくデジタルデータを生成して出力する制御回路をさらに備え、前記複数の回路部の各々は、前記デジタルデータに基づく比較基準電圧をデジタルアナログ変換によって生成するとともに、前記比較基準電圧から、前記第２のランプ信号の電圧の変化によって、時間の経過に伴って電圧が変化する信号を生成し、前記信号を前記比較回路に出力するデジタルアナログ変換器をさらに含み、前記ＡＤ変換装置は、経過時間を計測することによりカウント値を生成するカウンタをさらに備え、前記比較回路は、前記アナログ信号の電圧と前記デジタルアナログ変換器から出力される前記信号の電圧との比較をさらに行い、前記カウンタは、前記第１のランプ信号の電圧の時間の経過に伴う変化が開始してから、前記比較回路に入力される前記アナログ信号の電圧と前記第１のランプ信号の電圧との大小関係が変化するまでの時間を計測することにより第１のカウント値を取得し、前記デジタルデータは、前記第１のカウント値に基づく値を有し、前記第１のランプ信号は前記第２のランプ信号よりも電圧の時間変化率が大きく、前記ＡＤ変換装置が出力する前記デジタル信号は、前記アナログ信号の電圧と前記第１のランプ信号の電圧との比較に基づく前記デジタルデータを少なくとも含むことを特徴とする。

本発明によれば、高精度なＡＤ変換を実現するＡＤ変換装置を提供することができる。

第１実施形態のＡＤ変換装置の構成を示す図である。 第２実施形態のＡＤ変換装置の構成を示す図である。 第２実施形態に係る駆動タイミングを示す図である。 第３実施形態のＡＤ変換装置の構成を示す図である。 第３実施形態に係る駆動タイミングを示す図である。 第４実施形態のＡＤ変換装置の構成を示す図である。 第４実施形態に係る駆動タイミングを示す図である。 第５実施形態に係る駆動タイミングを示す図である。 第６実施形態のＡＤ変換装置の構成を示す図である。 第７実施形態の固体撮像装置の構成を示す図である。 第８実施形態の撮像システムの構成を示す図である。

図面を参照しつつ本発明の実施形態を説明する。各実施形態の図面において、同様な機能を有する要素には同一の符号を付し、重複した説明を省略することもある。

（第１実施形態）
図１は、本発明の第１実施形態に係るＡＤ変換装置４０の構成を示す図である。第１実施形態のＡＤ変換装置４０は、光電変換素子などの信号源から入力されるアナログ信号をデジタル信号に変換する回路であり、参照信号発生回路４１、比較部４２、制御回路４６及びカウンタ４７を含む。

参照信号発生回路４１は、電圧が時間的に変化する参照信号を発生する。参照信号は入力されるアナログ信号の電圧との比較に用いられる信号であり、例えば時間に対して単調に電圧が増加又は減少するランプ信号などの信号を用いることができる。

比較部４２は、アナログ信号と参照信号を比較して比較結果に基づく信号を出力する回路であり、入力された信号電圧の大小関係を比較して、それに応じた電圧を出力する比較回路４４とデジタルアナログ変換器４３（以降、ＤＡＣと呼ぶ）とを含む。比較回路４４は、例えば、２つの入力端子と１つの出力端子を有し、一方の入力端子と他方の入力端子の電圧を比較してハイレベル又はローレベルの２値のいずれかの電圧信号を出力する、比較器を用いて構成可能である。

カウンタ４７は、参照信号の電圧変化が開始する時刻からの経過時間をカウントし、制御回路４６に出力する。制御回路４６は、カウンタ４７から取得するカウント値に基づく制御信号を生成して比較部４２に送信することにより、比較部４２を制御する。

ＡＤ変換装置４０は、低分解能な変換を実行してデジタル信号の上位ビットを取得する第１のＡＤ変換と、高分解能な変換を実行してデジタル信号の下位ビットを取得する第２のＡＤ変換との２段階のＡＤ変換を行う。すなわち、ＡＤ変換により得られるデジタルデータは低分解能な上位ビットと高分解能な下位ビットからなるデータである。

ＡＤ変換装置４０は、入力されるアナログ信号と参照信号発生回路４１からの第１の参照信号との電圧を比較し、これらの大小関係を示す信号を制御回路４６に出力する。制御回路４６は、カウンタ４７からカウント値を取得することにより、２つの信号の電圧の大小関係が反転するまでの時間を第１のカウント値として計測する。このようにして第１のＡＤ変換が行われる。

次に、制御回路４６から第１のカウント値に基づく制御信号がＤＡＣ４３に入力される。ＤＡＣ４３は、少なくとも１つのサブレンジに対応するＤＡＣ電圧を、上位ビットの電圧レベルを示す比較基準電圧として比較回路４４に出力する。サブレンジは、ここでは、第１のＡＤ変換における１ＬＳＢ相当の電圧範囲をもつ。仮に第１のＡＤ変換がｎビットで行われる場合には、第１のＡＤ変換において変換できるアナログ信号の大きさの範囲の１／２^ｎが、１つのサブレンジの大きさである。この時点において、参照信号発生回路４１は、第１の参照信号よりも電圧の時間変化率が小さい第２の参照信号を出力する。比較回路４４は、ＤＡＣ電圧に第２の参照信号を重畳した信号と、アナログ信号とを比較し、その大小関係を示す信号を制御回路４６に出力する。制御回路４６は、再びカウンタ４７からカウント値を取得することにより、２つの信号電圧の大小関係が反転するまでの時間を第２のカウント値として計測する。このようにして第２のＡＤ変換が行われる。

ＡＤ変換装置４０は、以上のようにしてアナログ信号に対し第１及び第２のＡＤ変換を行うことにより、第１及び第２のカウント値に変換する。第１のカウント値を上位ビットのデータとし、第２のカウント値を下位ビットのデータとして組み合わせることにより、ＡＤ変換後のデジタル信号が取得される。

ＤＡＣ４３は、例えば、複数の容量素子とスイッチを有する容量型、複数の抵抗とスイッチを有する抵抗型などの種々のデジタルアナログ変換の機能を有する回路により構成することができる。

上述したように、本発明の第１実施形態に係るＡＤ変換装置４０は、入力されたアナログ信号と第２の参照信号との比較のために、比較基準電圧をＤＡＣ４３で発生させてＡＤ変換を行う。

本実施形態では、上位ビットに対応する比較基準電圧をＤＡＣ４３から供給しているため、スイッチ遮断ノイズは比較基準電圧に重畳しない。したがって、ノイズの影響が抑制され、精度の良いＡＤ変換を実現することができる。

（第２実施形態）
図２は、本発明の第２実施形態に係るＡＤ変換装置４０の構成を示す図である。本実施形態は、複数の容量素子とスイッチを有する容量型のＤＡＣ４３を用いたＡＤ変換装置４０であり、第１実施形態のＤＡＣ４３の構成をより具体化したものである。本実施形態の説明においてＤＡＣ４３に入力される参照信号をランプ信号Ｒａｍｐ＿Ａとする。また、ＡＤ変換装置４０は、入力されるアナログ信号電圧Ｖｉｎを上位４ビット、下位８ビットのデジタルデータに変換する構成とするが、ビット数はこれに限定されず適宜変更可能である。なお、図２において、参照信号発生回路４１及びカウンタ４７については記載を省略している。

比較回路４４は非反転入力端子、反転入力端子及び出力端子を有する差動入力型の比較器である。非反転入力端子には信号源から容量素子Ｃｉ２を介してアナログ信号電圧Ｖｉｎが入力され、反転入力端子にはＤＡＣ電圧Ｖｄａｃにランプ信号Ｒａｍｐ＿Ａが重畳された入力電圧Ｖｃｏｍが入力される。

ＤＡＣ４３は容量素子Ｃ１〜Ｃ６及びスイッチＳ１〜Ｓ６を有する容量型のデジタルアナログ変換器である。スイッチＳ１〜Ｓ５は、一端が回路上の配線に常時接続され、他端は回路上の２接点のいずれかを選択的に接続できるように構成された単極双投スイッチである。スイッチＳ６はオン（接続）又はオフ（非接続）が選択可能な単極単投スイッチである。容量素子Ｃ１〜Ｃ６の一端は接続点Ｈに共通接続され、他端はスイッチＳ１〜Ｓ６の常時接続されている側にそれぞれ接続される。スイッチＳ１〜Ｓ５の他端は端子Ａと端子Ｂのどちらか一方に選択的に接続されるよう構成されている。スイッチＳ６の他端にはランプ信号Ｒａｍｐ＿Ａが入力される。端子Ａには基準電圧Ｖｒｅｆが、端子Ｂには基準電圧Ｖｒｅｆより小さい電圧である基準電圧Ｖｒｅｆ＿Ｌが、それぞれ参照信号発生回路４１から供給される。容量素子Ｃ１〜Ｃ６の接続点ＨがＤＡＣ４３の出力端子となっており、その出力端子から出力されるＤＡＣ電圧Ｖｄａｃの範囲はＶｒｅｆからＶｒｅｆ＿Ｌの間の値となる。

ＡＤ変換装置４０は容量素子Ｃｉ１及び単極単投スイッチＳ７〜Ｓ１０をさらに有する。スイッチＳ７はＤＡＣ４３の出力端子と比較回路４４の反転入力端子の間に接続される。スイッチＳ９は端子Ｂと比較回路４４の非反転入力端子の間に接続され、スイッチＳ１０は端子Ｂと比較回路４４の反転入力端子の間に接続される。容量素子Ｃｉ１の一端は比較回路４４の反転入力端子に接続され、他端はスイッチＳ８に接続される。

容量素子Ｃ１〜Ｃ４の容量値は順に、１Ｃ、２Ｃ、４Ｃ、８Ｃであり、バイナリウェイトの容量値になっている。すなわち、各スイッチが端子Ａに接続されている場合を「１」、端子Ｂに接続されている場合を「０」とすれば、これらの値を組み合わせて各位の値を表現した２進数により、合成容量値が表現できるように構成されている。容量素子Ｃ４が最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に対応し、容量素子Ｃ１が最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に対応する。例えば、スイッチＳ２とＳ３が「１」でスイッチＳ１とＳ４が「０」のとき、各スイッチのオンオフを表現する２進数は０１１０（１０進数では６）となる。これは合成容量値が６Ｃであることに対応している。

このようにして、ＤＡＣ４３は各スイッチの接続端子を端子Ａ又は端子Ｂのいずれかから選択して４ビット、ずなわち、２^４＝１６種類の容量値を選択可能である。よって、ＤＡＣ４３は入力されたデジタルデータに応じた１６種類のＤＡＣ電圧Ｖｄａｃを比較回路４４へ入力することができる。

容量素子Ｃ５は、アナログ信号電圧Ｖｉｎとの比較が可能になるようにＤＡＣ電圧Ｖｄａｃにオフセット電圧を付加するために設けられている。容量素子Ｃ５の容量値は、比較回路４４にサブレンジの半分のオフセット電圧を付加するため、Ｃ／２とする。

次に図３のタイミング図を参照して本実施形態のＡＤ変換動作を説明する。図３には、スイッチＳ１からＳ１０を駆動する制御信号の動作タイミングと、ランプ信号Ｒａｍｐ＿Ａと、入力電圧Ｖｃｏｍと、出力電圧Ｖｃｍｐと、ラッチ信号Ｌａｔｃｈの変化が示されている。出力電圧Ｖｃｍｐがハイレベルからローレベルに変化すると、制御回路４６はラッチ信号Ｌａｔｃｈを発生する。これによりその時点のカウント値が制御回路４６の後段のメモリにデジタルデータとして取り込まれる。一点鎖線により入力電圧Ｖｃｏｍと重ねて描画されている基準信号Ｎ及び有効信号Ｓは信号源から出力されるアナログ信号電圧Ｖｉｎの変化を示している。

期間Ｔ１０は基準信号Ｎ（例えば、信号源のオフセット電圧など）の供給期間であり、期間Ｔ２０は基準信号Ｎに重畳された有効信号Ｓの供給期間である。

期間Ｔ１０内の期間Ｔ１はＡＤ変換装置４０の初期化期間であり、期間Ｔ２は基準信号ＮのＡＤ変換期間（Ｎ‐ＡＤ変換期間）である。期間Ｔ２０内の期間Ｔ３は有効信号ＳをＡＤ変換する第１のＡＤ変換期間、時刻ｔ６はＤＡＣ電圧Ｖｄａｃが比較回路４４の反転入力端子に入力される時刻、期間Ｔ４はＤＡＣ電圧Ｖｄａｃと有効信号Ｓの電圧差をＡＤ変換する第２のＡＤ変換期間である。

ランプ信号Ｒａｍｐ＿Ａは時間に対し電圧の傾きが正である３つの電圧傾斜部（ランプ）を有する波形である。期間Ｔ２における電圧変化をランプＮ、期間Ｔ３における電圧変化をランプＳＨ、期間Ｔ４における電圧変化をランプＳＬとする。またこのときの出力電圧Ｖｃｏｍの変化をそれぞれランプｎ、ランプｓｈ、ランプｓｌとする。

スイッチＳ８がオン、スイッチＳ６、Ｓ７がオフのとき、スイッチＳ８に接続された容量素子Ｃｉ１にランプＳＨが入力される。このとき、比較回路４４の反転入力端子に供給される電圧の変化がランプｓｈである。ランプｓｈは第１のＡＤ変換時に参照信号として用いられる。ランプＳＨの電圧変化期間における最大値と最小値の幅（以下振幅と呼ぶ）は、アナログ信号電圧ＶｉｎのＡＤ変換のダイナミックレンジに相当する基準電圧Ｖｒｅｆと基準電圧Ｖｒｅｆ＿Ｌの電圧差とほぼ同じ値に設定される。

スイッチＳ８がオフ、スイッチＳ６、Ｓ７がオンのとき、容量素子Ｃ６にランプＮ又はランプＳＬが入力される。このとき、比較回路４４の反転入力端子に供給される電圧の変化がランプｎ又はランプｓｌである。ランプｎとランプｓｌは、容量素子Ｃ６が容量素子Ｃ１〜Ｃ５の合成容量により比率（Ｃ６／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６））で分圧された振幅になる。容量素子Ｃ６の容量値を１Ｃとすると、ランプｎとランプｓｌの振幅は、それぞれランプＮとランプＳＬの約１／１６になり、サブレンジの振幅とほぼ同じになる。ランプｓｌの振幅は理想的にはサブレンジ幅と一致していれば良い。しかしながら、振幅とサブレンジ幅が完全に一致している場合、ＤＡＣ電圧の設定精度及びサブレンジ間の境界領域で誤差が発生する可能性がある。そのため、本実施形態では第２のＡＤ変換期間を長くして振幅に余裕をもたせることにより、サブレンジ幅をカバーする範囲でＡＤ変換が行われるように設定している。

スイッチＳ９、Ｓ１０は比較部４２の初期化のためのスイッチである。スイッチＳ９、Ｓ１０がオンになると、比較回路の各入力端子とＤＡＣ４３がいずれも端子Ｂと接続され、基準電圧Ｖｒｅｆ＿Ｌにリセットされる。

ランプ信号Ｒａｍｐ＿ＡとＡＤ変換期間のカウント周波数について述べる。Ｎ−ＡＤ期間Ｔ２と第２のＡＤ変換期間Ｔ４において、ランプｎとランプｓｌの時間変化率（傾き）は同じであり、またそれぞれのカウンタクロックＣＬＫは同一周波数とする。クロック周波数を同一にすることで、ＡＤ変換で得られたデータは同一の分解能として取り扱うことができる。第１のＡＤ変換期間Ｔ３のランプｓｈの傾きを第２のＡＤ変換期間Ｔ４のランプｓｌの傾きの４倍とし、第１のＡＤ変換期間Ｔ３のカウンタクロックＣＬＫ２は第２のＡＤ変換のカウンタクロックＣＬＫの４分の１の周波数としている。なお、ランプｓｈの傾きを大きくし、同程度の比率でカウンタクロックＣＬＫ２を高周波化することにより、第１のＡＤ変換期間Ｔ３におけるＡＤ変換の速度を高速化することもできる。

次に各動作タイミングにおける各スイッチの動作を説明する。タイミング図においてスイッチＳ１〜Ｓ５は制御信号電圧がローレベルのときに端子Ｂに接続され、ハイレベルのときに端子Ａに接続されるものとする。またスイッチＳ６〜Ｓ１０は制御信号電圧がハイレベルのときにオン、ローレベルのときにオフになるものとする。

期間Ｔ１の初期において、スイッチＳ６〜Ｓ１０はオンであり、ＤＡＣ４３のスイッチＳ１〜Ｓ４は端子Ｂに、スイッチＳ５は端子Ａに接続される。このとき、比較回路４４の非反転入力端子には基準電圧Ｖｒｅｆ＿Ｌが入力される。これにより、比較回路４４の入力端子は基準電圧Ｖｒｅｆ＿Ｌにクランプされる。また、容量素子Ｃ５には電圧（Ｖｒｅｆ−Ｖｒｅｆ＿Ｌ）が印加され、電荷が蓄積される。

以降、説明を簡便にするために基準電圧Ｖｒｅｆ＿Ｌ、アナログ信号電圧Ｖｉｎの基準信号Ｎ及び比較器のオフセット電圧をいずれも０Ｖとする。また、ランプ信号ｓｈの振幅を１Ｖとする。上位ビットのビット数は４ビットなので、サブレンジは１Ｖの１／１６である６２．５ｍＶである。

その後、スイッチＳ８〜Ｓ１０がオフになり、これに続いてスイッチＳ５が端子Ａから端子Ｂに切り替わる。容量素子Ｃ５に蓄積された電荷により、入力電圧Ｖｃｏｍにサブレンジの１／２の大きさに相当する負のオフセット電圧（−３１．２５ｍＶ）が付加され、Ｎ‐ＡＤ変換のためのＡＤ変換装置４０の初期化が完了する。

期間Ｔ２の時刻ｔ１において、ランプｎの変化が開始する。時刻ｔ２において、ランプｎの電圧が基準信号Ｎの電圧（０Ｖ）を超えて比較結果が反転すると、ラッチ信号Ｌａｔｃｈのパルスにより、ｔ１からｔ２まで期間にカウントされたカウント値が制御回路４６の後段のメモリに保存される。このカウント値が基準信号Ｎの下位ビット用のデジタルデータとなる。

時刻ｔ３において、信号源から有効信号Ｓが比較回路４４に入力される。以下、有効信号Ｓの信号電圧が４２０ｍＶであるものとする。時刻ｔ４において、有効信号Ｓとランプｓｈを比較処理する第１のＡＤ変換が開始される。ランプｓｈが４２０ｍＶを超えた時刻ｔ５において、比較回路４４の出力電圧Ｖｃｍｐのレベルが反転し、比較回路４４はラッチ信号Ｌａｔｃｈのパルスを発生する。

上述のように第１のＡＤ変換で取得される上位ビットのデータは４ビットなので、アナログ信号は２進数００００〜１１１１に変換される。これらの２進数にはアナログ電圧値が６２．５ｍＶ刻みで割り振られる。例えば、２進数０１１０（１０進数では６に相当）は、６２．５ｍＶ×６＝３７５ｍＶに対応し、２進数０１１１（１０進数では７に相当）は、６２．５ｍＶ×７＝４３７．５ｍＶに対応する。有効信号Ｓの信号電圧は４２０ｍＶなので、出力電圧Ｖｃｍｐのレベルが反転する時刻ｔ５におけるカウント値（第１のカウント値）は０１１１（４３７．５ｍＶに相当）である。

その後、第１のカウント値は１ＬＳＢ分ビットシフトされてから、上位ビットデータとして制御回路４６の次段のメモリに保持される。すなわち、上位ビットデータの値は０１１１を１ビットシフトした０１１０となる。第１のＡＤ変換期間Ｔ３の終了後、スイッチＳ８がオフになり、続いてスイッチＳ７がオンになり、その後時刻ｔ６において、スイッチＳ６もオンになる。これにより、ＤＡＣ電圧が比較回路４４に入力され、第２のＡＤ変換を行う準備が完了する。同時刻において、制御回路４６は、上位ビットデータ０１１０に対応するようにＤＡＣ４３の各スイッチＳ４〜Ｓ１を制御する。上述のように各スイッチＳ４〜Ｓ１が上位ビットデータの各位の値にそれぞれ対応しているので、本実施形態の場合、スイッチＳ１、Ｓ４がオフ、スイッチＳ２、Ｓ３がオンになる。この結果、ＤＡＣ４３の出力であるＤＡＣ電圧は３７５ｍＶになる。

時刻ｔ７において、ランプｓｌがＤＡＣ電圧に重畳され、有効信号Ｓの第２のＡＤ変換が開始される。これにより、上位ビットデータ０１１０に対応する３７５ｍＶと、０１１１に対応する４３７．５ｍＶとの間の１サブレンジでの高精度なＡＤ変換が行われる。その後時刻ｔ８で比較回路４４の出力電圧Ｖｃｍｐのレベルが反転すると、時刻ｔ８の時点でのカウント値（第２のカウント値）が８ビットの下位ビットデータとして同様に保持される。

その後、第１のＡＤ変換で得られた上位ビットデータ０１１０と第２のＡＤ変換で得られた下位８ビットのデータを合成すると１２ビットのＡＤ変換データが得られる。この１２ビットの有効信号Ｓのデータと下位ビットである基準信号Ｎのデータとの差分を取得する処理を行うことで、信号源のノイズ、比較回路のオフセット電圧等の基準信号Ｎの影響を除去したデジタルデータが取得できる。

カウンタ信号を１クロックずらしてカウントすることにより、第１のカウント値をシフトする処理を省略して、出力電圧Ｖｃｍｐのレベルが反転した時点のカウント値を直接ＤＡＣ４３に入力しても良い。

本実施形態のＡＤ変換装置４０は固体撮像装置の画素部の列ごとに備えられる信号読み出し回路（列回路）に適用することができる。列回路の列数は固体撮像装置の画素部の水平方向の画素数によって決定され、例えば数千の列数である。このように列数が多い場合、カウンタ信号の遅延又は比較回路４４の反転タイミングのバラツキが生じる可能性がある。この問題が生じうる場合、ＤＡＣ４３への入力データをサブレンジ２つ分シフトして、さらにＡＤ変換期間を長くすることにより、２つのサブレンジ幅による第２のＡＤ変換を行っても良い。あるいは、ＤＡＣのキャリブレーション電圧に負のオフセット電圧を付加することで第２のＡＤ変換の変換レンジをシフトしても良い。

本実施形態では、第１のＡＤ変換で得られた電圧を容量型のＤＡＣ４３を用いて第２のＡＤ変換時に重畳させるように構成している。したがって、ＡＤ変換の参照信号を切り替える際のスイッチの遮断ノイズが保持容量に保持されるというメカニズムによる精度劣化は抑制されている。よって、本実施形態のＡＤ変換装置４０によれば、高精度なＡＤ変換が実現される。また、第２のＡＤ変換範囲を一つのサブレンジ幅より広く設定した場合には、サブレンジ境界がＡＤ変換精度に与える影響を低減する効果も得られる。

本実施形態では参照信号としてランプ信号Ｒａｍｐ＿Ａを例示したが、電圧が階段状に変化する階段波を参照信号として用いてもよい。他の実施形態においても同様である。

（第３実施形態）
図４は、本発明の第３実施形態に係るＡＤ変換装置４０の構成を示す図であり、図５は第３実施形態に係るＡＤ変換装置４０の動作タイミング図である。本実施形態は第２実施形態に対して、第１のＡＤ変換に用いられるスイッチ及び容量素子の構成と動作タイミングを変更したことにより、ランプ信号の生成方法が異なっている。より具体的には、第１のＡＤ変換において、第２実施形態では容量素子Ｃｉ１を介してランプ信号を入力しているが、本実施形態ではＤＡＣ４３の全体の合成容量を介してランプ信号を入力する点が差異点である。他の動作は同じであるので、重複する部分の説明は省略する。

第３実施形態に係るＡＤ変換装置４０は、第２実施形態に対し、スイッチＳ６、Ｓ７、Ｓ８及び容量素子Ｃｉ１を備えておらず、スイッチＳ１１を追加した構成となっている。スイッチＳ１１は、ランプ信号Ｒａｍｐ＿Ａを供給する配線と、基準信号Ｖｒｅｆ＿Ｌを供給する配線とのどちらにＤＡＣ４３の入力端子を接続するかを選択する単極双投スイッチである。スイッチＳ１１は、第１のＡＤ変換期間において、ランプｓｈをＤＡＣ４３の端子Ｂに入力することにより、比較回路４４に供給するために用いられる。なお、ＤＡＣ４３の入力である端子Ｂは、スイッチＳ１１の制御信号がハイレベルのときに端子Ｃに接続され、ローレベルのときに端子Ｄに接続されるものとする。

時刻ｔ３１以前の期間において、スイッチＳ１１は端子Ｃに接続されており、基準電圧Ｖｒｅｆ＿ＬがＤＡＣ４３の端子Ｂに供給される。このときの回路は第２実施形態と同様である。よって、期間Ｔ２におけるＮ−ＡＤ変換は第２実施形態と同様にして行われる。

時刻ｔ３１において、Ｓ１１の接続が端子Ｃから端子Ｄに切り替わる。これにより、各容量素子Ｃ１〜Ｃ５は全て端子Ｄに接続され、ＤＡＣ４３にはランプ信号Ｒａｍｐ＿Ａが入力される。時刻ｔ４において、ランプ信号Ｒａｍｐ＿Ａの電圧の変化（ランプＳＨ）が開始されると、ランプＳＨが各容量素子Ｃ１〜Ｃ５を介して、比較回路４４の反転入力端子に入力される。これにより、第１のＡＤ変換が行われる。第１のＡＤ変換が完了した後、スイッチＳ１１は端子Ｃ、すなわち基準電圧Ｖｒｅｆ＿Ｌに再び接続される。これ以降の動作は第２実施形態と同様である。

本実施形態では、第２実施形態と同様の効果が得られるとともに、第２実施形態のスイッチＳ７、Ｓ８及び容量素子Ｃｉ１を省略することができるので、ＡＤ変換装置４０を小型化することができる。また、ＤＡＣ４３と比較回路４４の信号経路にはスイッチＳ７を有しないので、スイッチのオン、オフを切り替えることに起因するスイッチノイズの影響が抑制される。

（第４実施形態）
図６は、本発明の第４実施形態に係るＡＤ変換装置４０の構成を示す図であり、図７は第４実施形態に係るＡＤ変換装置４０の動作タイミングを示す図である。本実施形態のＡＤ変換装置４０は容量素子Ｃｏｆｆ及びスイッチＳｏｐを第２実施形態にさらに付加している。一方、第２実施形態の容量素子Ｃｉ１及びスイッチＳ７〜Ｓ１０は本実施形態のＡＤ変換装置４０には備えられていない。

ランプ信号Ｒａｍｐ＿Ａは容量素子Ｃｏｆｆを介して比較回路４４の反転入力端子に入力される。スイッチＳｏｐは単極単投スイッチであり、比較回路４４の反転入力端子と出力端子の間に接続される。ランプ信号Ｒａｍｐ＿Ｂは容量素子Ｃ６を介して比較回路４４の非反転入力端子に入力される。アナログ信号電圧Ｖｉｎは容量素子Ｃｉ２を介してＤＡＣ４３の接続点Ｈに入力され、ＤＡＣ４３の出力端子から比較回路４４の非反転入力端子に入力される。なお、ランプ信号Ｒａｍｐ＿Ａとランプ信号Ｒａｍｐ＿Ｂの電圧傾斜部の傾きは符号が異なっている。本実施形態では、ランプ信号Ｒａｍｐ＿Ａは時間に対し単調増加するランプＳＨを有し、ランプ信号Ｒａｍｐ＿Ｂは時間に対し単調減少するランプＮ、ＳＬを有するものとする。

前述の第２及び第３実施形態においては、アナログ信号電圧Ｖｉｎが容量素子Ｃｉ２を介して比較回路４４の非反転入力端子に入力され、ＤＡＣ電圧が比較回路４４の反転入力端子に入力される。これに対し、本実施形態では比較回路４４の非反転入力端子にアナログ信号電圧ＶｉｎとＤＡＣ電圧がともに入力される点が第２及び第３実施形態との差異点である。また、アナログ信号源から出力される基準信号Ｎ（以下、この電圧をＶｎとする。）と比較回路４４のオフセット電圧を反転入力端子に接続された容量素子Ｃｏｆｆに保持できるように構成されている。本実施形態の説明では、第１のＡＤ変換のためのランプＳＨは反転入力端子に接続された容量素子Ｃｏｆｆの一端から入力しているが、第２及び第３実施形態と同様に比較回路４４の入力端子から入力するように変形しても良い。

図７を参照して本実施形態の動作タイミングを説明する。ＡＤ変換装置４０の初期化期間Ｔ１の初期において、比較回路４４のスイッチＳｏｐはオンである。このとき、比較回路４４の反転入力端子と出力端子は短絡され、比較回路４４はボルテージフォロワ回路を構成する。このとき、比較回路４４の非反転入力端子にはアナログ信号源の基準電圧Ｎが入力されているため、容量素子Ｃｏｆｆには、比較回路４４のオフセット電圧に基準電圧Ｎが重畳された電圧Ｖｄａｒｋが入力される。その後、スイッチＳｏｐがオフになり、容量素子Ｃｏｆｆに電圧Ｖｄａｒｋが保持される。また、このときＤＡＣ回路４３の端子Ａは基準電圧Ｖｒｅｆ＿Ｌより高電圧である基準電圧Ｖｒｅｆに接続されており、比較回路の入力電圧Ｖｃｏｍはアナログ信号の基準電圧Ｖｎである。期間Ｔ１の終了時点において、スイッチＳ５が端子Ｂから端子Ａに切り替わる。これにより、入力電圧Ｖｃｏｍの電圧は、容量素子Ｃ５（容量値Ｃ／２）を介して入力される基準電圧Ｖｒｅｆにより上昇する。

時刻ｔ２において、ランプｎが入力電圧Ｖｃｏｍに重畳され、Ｎ−ＡＤ変換が開始される。比較回路の反転入力端子には容量素子Ｃｏｆｆにより電圧Ｖｄａｒｋが保持されているので、Ｎ−ＡＤ変換は必須ではなく省略することも可能である。しかしながら、比較回路４４の遅延及び特性変動による誤差が生じうるため、本実施形態のようにＮ−ＡＤ変換を行うことが好ましい。

時刻ｔ３において、アナログ信号の有効信号Ｓが比較回路４４に入力される。そのときの入力電圧Ｖｃｏｍは４２０ｍＶとする。時刻ｔ４において、第１のＡＤ変換の比較信号であるランプＳＨが変化を開始し、時刻ｔ５において、比較回路４４の出力電圧Ｖｃｍｐのレベルが反転する。この時点でのカウント値である２進数のデータは０１１１（１０進数では７）であり、この２進数に対応する電圧値は６２．５ｍＶ×７＝４３７．５ｍＶである。時刻ｔ６に、２進数０１１１を１ＬＳＢ分ビットシフトした２進数０１１０がＤＡＣ４３に入力される。

本実施形態では第１の実施形態とは逆に、各スイッチが端子Ａに接続されている場合を「０」、端子Ｂに接続されている場合を「１」とした２進数により、合成容量値が表現されているものとする。ＤＡＣ４３にデータ０１１０が入力されると、スイッチＳ２、Ｓ３の接続先が端子Ａから端子Ｂに切り替わる。これにより、容量素子Ｃ２、Ｃ３に入力される電圧はＶｒｅｆからＶｒｅｆ＿Ｌに変化する。ＤＡＣ回路４３の出力電圧は２進数０１１０（１０進数では６）に対応した電圧値は６２．５ｍＶ×６＝３７５ｍＶであることから、電位は４２０ｍＶから３７５ｍＶだけ低下する。したがって、比較回路４４の入力電圧ＶｃｏｍはＶｎ＋４５ｍＶとなる。

時刻ｔ７においてランプｓｌの電圧変動が開始し、期間Ｔ４において第２のＡＤ変換が行われる。時刻ｔ８において比較回路４４の出力電圧Ｖｃｍｐのレベルは反転し、その時のカウント値が下位の８ビットとして比較回路４４の後段のメモリに保持される。

第１のＡＤ変換で得られた上位ビットデータ０１１０と第２のＡＤ変換で得られた下位８ビットのデータを合成すると１２ビットのＡＤ変換データが得られる。この１２ビットの有効信号Ｓのデータと下位ビットである基準信号Ｎのデータとの差分を取得する処理を行うことで、オフセット電圧を除去したデジタルデータが取得できる。

本実施形態では、アナログ信号の基準信号電圧Ｖｎと比較回路４４のオフセット電圧とを容量素子Ｃｏｆｆに保持し、この電圧を基準にＡＤ変換を行っているため、期間Ｔ１後、比較回路の入力電圧Ｖｃｏｍに重畳するオフセット電圧が小さくなる。そのため、第２実施形態及び第３実施形態と比較してランプｎの期間が短縮される。

（第５実施形態）
図８は、本発明の第５実施形態に係る動作タイミングを示す図である。本実施形態は第３実施形態と同様の回路構成においてスイッチＳ４の動作が異なっている。第３実施形態では、スイッチＳ４が端子Ａ又は端子Ｂに切り替わることにより、容量素子Ｃ４に基準電圧Ｖｒｅｆ又は基準電圧Ｖｒｅｆ＿Ｌのいずれか一方が入力されるように構成されている。これに対し、本実施形態ではスイッチＳ４が端子Ａ、端子Ｂへの接続に加えて、ＯＦＦ状態を選択できるように構成される。

時刻ｔａ以前の期間において、第３実施形態の場合と同様にスイッチＳ４は端子Ｂに接続される。時刻ｔａにおいて、スイッチＳ４が端子Ａに接続される。この動作に対応する２進数は１０００（１０進数では８）であるため、出力電圧は６２．５ｍＶ×８＝５００ｍＶとなる。よって、ＤＡＣ４３の出力電圧Ｖｄａｃ、すなわち、比較回路４４の反転入力端子に入力される入力電圧Ｖｃｏｍは５００ｍＶに上昇する。この入力電圧Ｖｃｏｍと有効信号Ｓとの比較処理が行われる。

入力電圧Ｖｃｏｍと有効信号Ｓの電圧の比較により、有効信号Ｓの電圧が５００ｍＶ以上であった場合、有効信号ＳのＭＳＢとしてデータ値「１」が取得され、時刻ｔｂにおいてスイッチＳ４がＯＦＦに切り替わる。時刻ｔｂ〜ｔｅまでの期間において入力電圧Ｖｃｏｍは容量素子Ｃ１〜Ｃ３、Ｃ５、Ｃ６により５００ｍＶに保持され、第１のＡＤ変換期間Ｔ３においてこの５００ｍＶの電圧にランプｓｈが重畳された信号と有効信号Ｓとの比較処理が行われる。時刻ｔ６以降の動作は第３実施形態の図５に示す動作タイミングと同様であるため説明を省略する。なお、図８において、この場合の時刻ｔｂ以降のスイッチＳ４の動作タイミングと入力電圧Ｖｃｏｍの変化は破線で示されている。

入力電圧Ｖｃｏｍと有効信号Ｓの電圧の比較により、有効信号Ｓの電圧が５００ｍＶ未満であった場合、有効信号ＳのＭＳＢとしてデータ値「０」が取得され、時刻ｔｂにおいてスイッチＳ４が端子Ｂに再び接続される。この結果、入力電圧Ｖｃｏｍは基準電圧Ｖｒｅｆ＿Ｌに降下する。第１のＡＤ変換期間Ｔ３にランプｓｈと有効信号Ｓとの比較処理が行われる。時刻ｔ６以降の動作は第３実施形態の図５の動作タイミングと同様であるため説明を省略する。なお、図８において、この場合の時刻ｔｂ以降のスイッチＳ４の動作タイミングと入力電圧Ｖｃｏｍの変化は実線で示されている。

以上のように、本実施形態では第１の段階として時刻ｔａからｔｂの間の期間において有効信号Ｓの電圧が５００ｍＶ以上であるかどうかを決定し、これに基づいてＭＳＢのデータ値を決定する。その後、第１のＡＤ変換期間Ｔ３でＭＳＢ以外の３ビットのデータを取得し、これとＭＳＢのデータ値を合成することで上位ビットである４ビットのデジタルデータを取得することができる。

本実施形態では、ＭＳＢのデータ取得がスイッチＳ４の切り替えによって行われる。よって、第１のＡＤ変換期間Ｔ３において変換するビット数が第３の実施形態に対して１ビット少なくなるため、ランプｓｈの振幅が１／２になり、第１のＡＤ変換期間Ｔ３が１／２に短縮される。よって、ＡＤ変換の所要時間を短縮することができる。

また、ランプｓｈの振幅が小さいので、参照信号発生回路の消費電力が低減される。

（第６実施形態）
図９は、本発明の第６実施形態に係るＡＤ変換装置４０の構成を示す図である。本実施形態ではＤＡＣ４３の回路として、抵抗型ＤＡＣが用いられている。ＤＡＣ４３は抵抗値Ｒ又はその２倍の抵抗値２Ｒの抵抗素子をラダー型に配列したＲ−２Ｒラダー型のデジタルアナログ変換回路を構成している。本実施形態では、ＤＡＣ４３は、抵抗値２Ｒの抵抗素子を４個、抵抗値Ｒの抵抗素子を２個有している。これらの抵抗はラダー型に配置されており、基準電圧Ｖｒｅｆ又は基準電圧Ｖｒｅｆ＿Ｌに接続される抵抗素子は抵抗値２Ｒ、それ以外の抵抗素子は抵抗値Ｒとしている。

ＤＡＣ４３は３ビットの入力を有しており、３つの抵抗素子２Ｒの一端が３つのスイッチを介して基準電圧Ｖｒｅｆ又は基準電圧Ｖｒｅｆ＿Ｌに接続される。上述の第２乃至第５の実施形態と同様に、入力される２進数デジタルデータの各位のビット値に対応して各スイッチが切り替わる。スイッチの切り替えにより、ラダー型に配列された抵抗による入力電圧の分圧方法が変化するため、ＤＡＣ４３の入力電圧Ｖｃｏｍが変化する。本実施形態のＤＡＣ４３の入力は３ビットなので、２^３＝８種類のＤＡＣ電圧を生成することが可能である。ＤＡＣ４３の出力電圧Ｖｄａｃは容量素子Ｃｉ３を介して比較回路４４の反転入力端子へ入力される。また、ランプ信号Ｒａｍｐ＿Ａは容量素子Ｃｉ１を介して比較回路４４の非反転入力端子へ入力され、入力電圧Ｖｉｎは容量素子Ｃｉ２を介して同様に比較回路４４の非反転入力端子へ入力される。動作タイミング及び入出力信号の電圧変化は上述の実施形態と同様であるため省略する。

本実施形態においても第１のＡＤ変換後にＤＡＣ電圧Ｖｄａｃを保持する時に、ＤＡＣ４３と比較回路４４の信号経路にスイッチＳ７を有しない。したがって、第３実施形態と同様にスイッチのオン、オフを切り替えることに起因するスイッチノイズの影響が抑制される。

なお、ＤＡＣ４３のラダー型回路の段数を変更することにより、適宜入力可能なビット数を変更することができる。例えば、第２乃至第５の実施形態と同様に４ビットとしてもよい。

上述した第２乃至第６実施形態において、参照信号としてランプ信号Ｒａｍｐ＿Ａが例示されているが、電圧が階段状に変化する階段波をランプ信号Ｒａｍｐ＿Ａに替えて参照信号として用いてもよい。

（第７実施形態）
図１０は第１乃至第６実施形態のＡＤ変換装置４０を搭載した固体撮像装置の構成を示す図である。固体撮像装置１００は、画素部１０、垂直走査回路２０、増幅部３０、ＡＤ変換部４０、メモリ部５０、水平走査回路６０、ＴＧ（タイミング発生回路）７０、ＤＳＰ（デジタルシグナルプロセッサ）８０及び出力回路９０を含む。本実施形態のＡＤ変換部４０として、上述の第１乃至第６実施形態のＡＤ変換装置４０を用いることができる。

画素部１０は行列状に配置された複数の画素１１を有する。画素１１は、入射された光量に応じて生成された電荷を電圧信号に変換して出力する回路である。画素１１は、画素回路のリセット時の基準信号Ｎ（すなわち入射光による信号を含まないノイズ成分）と、生成された電荷に対応する有効信号Ｓとを出力する。垂直走査回路２０からの駆動信号（Ｘ−１、Ｘ−２・・・）によって画素信号の読み出しを行う画素行が順次選択される。画素１１から出力される画素信号は列ごとに垂直信号線（Ｖ−１・・・Ｖ−ｎ）を介して、増幅部３０に設けられた増幅回路３１に伝送される。

増幅部３０に入力された画素信号は撮影感度に応じて増幅され、ＡＤ変換部４０へ入力される。ＡＤ変換部４０は参照信号発生回路４１、比較部４２、制御部４５及びカウンタ４７を含む。比較部４２は画素列ごとに備えられたＤＡＣ４３、比較回路４４を有し、制御部４５は画素列ごとに備えられた制御回路４６を有する。これにより、ＡＤ変換部４０は増幅部３０から入力された信号のＡＤ変換が並行して行われる。

参照信号発生回路４１から出力されるランプ信号Ｒａｍｐ＿Ａとカウンタ４７から出力されるカウンタ信号は各列に共通に供給される。制御回路４６から出力されるデータ（例えば１２ビットの２進数デジタルデータ）はメモリ部５０内に列ごとに備えられたメモリ回路５１に一時的に保持され、水平走査回路６０からの制御信号により、ＤＳＰ８０に伝送される。

ＤＳＰ８０は有効信号ＳのデータとＮ−ＡＤデータとの差分を取得する処理、ＡＤ変換部４０の校正データに基づくデータの補正などを行う。ＤＳＰ８０から出力されたデータは出力回路９０から、固体撮像装置１００が搭載される撮像システムの映像信号処理部などへ出力される。ＴＧ７０はシステム制御部からの制御信号に基づき固体撮像装置１００を制御する。

上述した実施形態では、ＡＤ変換部４０の前段に増幅部３０が設けられているが、列ごとに増幅をする必要がない場合、増幅部３０を有しない構成であってもよい。また、画素部１０と増幅部３０の間、又は増幅部３０とＡＤ変換部４０の間等にサンプリング回路を追加してもよい。

（第８実施形態）
図１１は、本発明の第８実施形態に係る撮像システムの構成を示す図である。撮像システム８００は、例えば、光学部８１０、固体撮像装置１００、映像信号処理部８３０、記録・通信部８４０、システム制御部８６０、及び再生・表示部８７０を含む。固体撮像装置１００は、画素部１０、ＡＤ変換部４０及びＴＧ７０を有する。本実施形態のＡＤ変換部４０には、第１乃至第６実施形態のＡＤ変換装置４０を用いることができる。また、固体撮像装置１００には、第７実施形態の固体撮像装置１００を用いることができる。

レンズ等の光学系である光学部８１０は、被写体からの光を固体撮像装置１００内の、複数の画素１１が２次元状に配列された画素部１０に結像させ、被写体の像を形成する。ＴＧ７０は、画素部１０、ＡＤ変換部４０等の固体撮像装置１００内の回路の動作タイミングを制御する。固体撮像装置１００は、画素部１０に結像された光に応じたアナログ信号を、ＡＤ変換部４０によってデジタル信号に変換して出力する。固体撮像装置１００から出力された信号は、映像信号処理部８３０に入力される。映像信号処理部８３０は、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、ＴＧ７０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム８００内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。

本実施形態に係る撮像システム８００は本発明の第１乃至第６実施形態のＡＤ変換装置４０又は第７実施形態の固体撮像装置１００を備えており、ＡＤ変換の精度が向上されている。よって、本実施形態に係る撮像システム８００によれば高品質な撮像が可能となる。

上記の各実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

４０ ＡＤ変換装置
４１ 参照信号発生回路
４２ 比較部
４３ ＤＡＣ（デジタルアナログ変換器）
４４ 比較回路
４６ 制御回路
４７ カウンタ

Claims (16)

1. アナログ信号をデジタル信号に変換するＡＤ変換装置であって、
   時間の経過に伴い電圧が変化する、第１のランプ信号及び第２のランプ信号を出力する参照信号発生回路と、
   前記参照信号発生回路から共通の前記第１のランプ信号及び共通の前記第２のランプ信号が入力される、複数の回路部と
   を備え、
   前記複数の回路部の各々は、前記アナログ信号の電圧と前記第１のランプ信号の電圧との比較を行う比較回路を含み、
   前記ＡＤ変換装置は、前記比較に基づくデジタルデータを生成して出力する制御回路をさらに備え、
   前記複数の回路部の各々は、前記デジタルデータに基づく比較基準電圧をデジタルアナログ変換によって生成するとともに、前記比較基準電圧から、前記第２のランプ信号の電圧の変化によって、時間の経過に伴って電圧が変化する信号を生成し、前記信号を前記比較回路に出力するデジタルアナログ変換器をさらに含み、
   前記ＡＤ変換装置は、経過時間を計測することによりカウント値を生成するカウンタをさらに備え、
   前記比較回路は、前記アナログ信号の電圧と前記デジタルアナログ変換器から出力される前記信号の電圧との比較をさらに行い、
   前記カウンタは、前記第１のランプ信号の電圧の時間の経過に伴う変化が開始してから、前記比較回路に入力される前記アナログ信号の電圧と前記第１のランプ信号の電圧との大小関係が変化するまでの時間を計測することにより第１のカウント値を取得し、
   前記デジタルデータは、前記第１のカウント値に基づく値を有し、
   前記第１のランプ信号は前記第２のランプ信号よりも電圧の時間変化率が大きく、
   前記ＡＤ変換装置が出力する前記デジタル信号は、前記アナログ信号の電圧と前記第１のランプ信号の電圧との比較に基づく前記デジタルデータを少なくとも含む
   ことを特徴とするＡＤ変換装置。
2. 前記カウンタは、前記第２のランプ信号の電圧の時間の経過に伴う変化が開始してから、前記比較回路に入力される前記アナログ信号の電圧と前記第２のランプ信号の電圧との大小関係が変化するまでの時間を計測することにより第２のカウント値を取得する
   ことを特徴とする請求項１に記載のＡＤ変換装置。
3. 前記アナログ信号は、前記第１のカウント値に基づくデジタルデータを上位ビットとし、前記第２のカウント値に基づくデジタルデータを下位ビットとして組み合わせることによりデジタル信号に変換されることを特徴とする請求項２に記載のＡＤ変換装置。
4. 前記比較回路は、前記アナログ信号が入力される一方の入力端子と、前記デジタルアナログ変換器の出力信号と前記参照信号発生回路の出力信号とのいずれかが選択的に入力されるよう構成された他方の入力端子とを有し、
   前記参照信号発生回路から前記第１のランプ信号が前記比較回路に入力されるように前記参照信号発生回路が選択されたとき、前記比較回路は、前記アナログ信号と前記第１のランプ信号とを比較することを特徴とする請求項１に記載のＡＤ変換装置。
5. 前記比較回路は、前記アナログ信号が入力される一方の入力端子と、前記デジタルアナログ変換器からの出力信号が入力されるよう構成された他方の入力端子とを有し、
   前記参照信号発生回路から出力される前記第１のランプ信号が、前記デジタルアナログ変換器を介して前記比較回路に入力されたとき、前記比較回路は、前記アナログ信号と前記第１のランプ信号とを比較することを特徴とする請求項１に記載のＡＤ変換装置。
6. 前記比較回路は、前記アナログ信号及び前記デジタルアナログ変換器の出力信号が入力される一方の入力端子を有し、
   前記比較回路の他方の入力端子と前記比較回路の出力端子との間に接続されたスイッチと、
   前記比較回路の他方の入力端子に一端が接続された容量素子とをさらに含み、
   前記容量素子の他端に前記第１のランプ信号が入力されたとき、前記比較回路は、前記アナログ信号と前記第１のランプ信号とを比較することを特徴とする請求項１に記載のＡＤ変換装置。
7. 前記スイッチをオンにした状態で、前記アナログ信号を前記比較回路に入力して、前記容量素子に前記比較回路のオフセット電圧を保持し、
   その後、前記スイッチをオフにした後に、前記比較回路に前記第１のランプ信号が入力されることを特徴とする請求項６に記載のＡＤ変換装置。
8. 前記制御回路は、前記第１のカウント値を少なくとも１ビット、シフトした値を上位ビットの値とすることを特徴とする請求項３、４、５及び７のいずれか１項に記載のＡＤ変換装置。
9. 前記比較回路が前記アナログ信号の電圧と前記第１のランプ信号の電圧との比較を行う前に、前記比較回路は、前記アナログ信号を供給する信号源の基準信号と、前記第２のランプ信号を比較して、基準信号をデジタル信号に変換することを特徴とする請求項１に記載のＡＤ変換装置。
10. 前記基準信号と前記第２のランプ信号の比較において、前記第２のランプ信号にはオフセット電圧が付加されていることを特徴とする請求項９に記載のＡＤ変換装置。
11. 前記第２のランプ信号は第１のランプ信号を分圧することによって生成されることを特徴とする請求項１に記載のＡＤ変換装置。
12. 前記アナログ信号の電圧と前記第１のランプ信号の電圧との比較を行う前に、前記デジタルアナログ変換器は、最上位ビットの値を１にして発生させた電圧を前記比較回路に入力して前記アナログ信号と比較させることにより、前記アナログ信号の最上位ビットの値を決定することを特徴とする請求項５に記載のＡＤ変換装置。
13. 前記デジタルアナログ変換器は、バイナリウェイトの容量値が設定された複数の容量素子を有する容量型のデジタルアナログ変換器であることを特徴とする請求項１に記載のＡＤ変換装置。
14. 前記デジタルアナログ変換器は、第１の抵抗値を有する抵抗素子と、第１の抵抗値の２倍の抵抗値を有する抵抗素子がラダー型に接続されたＲ−２Ｒラダー型のデジタルアナログ変換器であることを特徴とする請求項１に記載のＡＤ変換装置。
15. 入射された光に応じたアナログ信号を出力する画素部と、
    前記アナログ信号をデジタル信号に変換する請求項１乃至１４のいずれか１項に記載のＡＤ変換装置と
    を備えることを特徴とする固体撮像装置。
16. 入射された光に応じたアナログ信号を出力する画素部と、
    前記アナログ信号をデジタル信号に変換する請求項１乃至１４のいずれか１項に記載のＡＤ変換装置と、
    前記デジタル信号の処理を行う信号処理部と
    を備えることを特徴とする撮像システム。

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