KR101705045B1 - 아날로그 투 디지털 컨버터, 이를 포함하는 이미지 센서 및 아날로그 투 디지털 변환 방법 - Google Patents

아날로그 투 디지털 컨버터, 이를 포함하는 이미지 센서 및 아날로그 투 디지털 변환 방법 Download PDF

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Abstract

아날로그 투 디지털 컨버터는 선택 제어 신호에 기초하여 기준 전압들 중에서 하나를 선택하여 선택 기준 전압으로 출력하는 기준 전압 선택부, 선택 기준 전압, 픽셀 출력 전압, 램프 초기 전압 및 램프 전압을 비교하여 비교 결과 신호를 생성하는 멀티 입력 비교부, 및 비교 결과 신호 및 비교 모드 신호에 기초하여 선택 제어 신호를 생성하는 선택 제어 신호 생성부를 포함한다. 따라서, 아날로그 투 디지털 컨버터는 하나의 램프 전압을 이용하면서도 코스 비교 모드와 파인 비교 모드의 이중 모드로 아날로그 신호에 상응하는 디지털 신호를 생성할 수 있다.

Description

아날로그 투 디지털 컨버터, 이를 포함하는 이미지 센서 및 아날로그 투 디지털 변환 방법 {ANALOG TO DIGITAL CONVERTER, IMAGE SENSOR HAVING THE SAME, AND METHOD OF CONVERTING ANALOG TO DIGITAL}
본 발명은 이미지 센서에 관한 것으로서, 더욱 상세하게는 아날로그 투 디지털 컨버터, 이를 포함하는 이미지 센서 및 아날로그 투 디지털 변환 방법에 관한 것이다.
최근, 이미지 센서로서 씨씨디(Charge Coupled Device; CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Semiconductor; CMOS) 이미지 센서가 널리 사용되고 있다. 일반적으로, 이미지 센서는 단위 픽셀에서 출력되는 아날로그 신호(이하, 픽셀 출력 전압)를 디지털 신호로 변환하는 아날로그 투 디지털 컨버터를 포함한다. 구체적으로, 아날로그 투 디지털 컨버터는 픽셀 출력 전압을 램프 전압과 비교하고, 램프 전압이 픽셀 출력 전압과 같아질 때까지 클럭 신호를 카운트하는 방식으로 동작한다. 그러나, 종래의 아날로그 투 디지털 컨버터는 복수의 램프 전압들을 이용하거나 샘플링 커패시터들을 구비하기 때문에, 과도한 전력 소모, 램프 전압 사이의 기울기 부정합 및 오프셋 부정합 등이 발생할 수 있다.
본 발명의 일 목적은 하나의 램프(ramp) 전압을 이용하면서도 코스(coarse) 비교 모드와 파인(fine) 비교 모드의 이중 모드로 아날로그 신호(즉, 픽셀 출력 전압)에 상응하는 디지털 신호를 생성할 수 있는 아날로그 투 디지털 컨버터를 제공하는 것이다.
본 발명의 다른 목적은 상기 아날로그 투 디지털 컨버터를 구비하는 이미지 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 하나의 램프 전압을 이용하면서도 코스 비교 모드와 파인 비교 모드의 이중 모드로 아날로그 신호(즉, 픽셀 출력 전압)에 상응하는 디지털 신호를 생성할 수 있는 아날로그 투 디지털 변환 방법을 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터는 선택 제어 신호에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 선택 기준 전압으로 출력하는 기준 전압 선택부, 상기 선택 기준 전압, 픽셀 출력 전압, 램프 초기 전압 및 램프 전압을 비교하여 비교 결과 신호를 생성하는 멀티 입력 비교부, 및 상기 비교 결과 신호 및 비교 모드 신호에 기초하여 상기 선택 제어 신호를 생성하는 선택 제어 신호 생성부를 포함할 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 상기 비교 결과 신호에 기초하여 상기 픽셀 출력 전압에 상응하는 디지털 신호를 생성하는 디지털 신호 생성부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 비교 모드 신호가 제 1 논리 레벨을 가질 때 코스(coarse) 비교 모드로 동작하고, 상기 비교 모드 신호가 제 2 논리 레벨을 가질 때 파인(fine) 비교 모드로 동작할 수 있다.
일 실시예에 의하면, 상기 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함하고, 상기 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 클 수 있다.
일 실시예에 의하면, 상기 램프 전압은 상기 코스 비교 모드에서 상기 램프 초기 전압으로 유지되고, 상기 파인 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 커질 수 있다.
일 실시예에 의하면, 상기 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함하고, 상기 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 작을 수 있다.
일 실시예에 의하면, 상기 램프 전압은 상기 코스 비교 모드에서 상기 램프 초기 전압으로 유지되고, 상기 파인 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 작아질 수 있다.
일 실시예에 의하면, 상기 기준 전압 선택부는 상기 선택 제어 신호에 기초하여 상기 선택 기준 전압을 선택하기 위한 출력 제어 신호를 생성하는 기준 전압 제어 블록, 및 상기 출력 제어 신호에 기초하여 상기 기준 전압들 중에서 하나를 출력하는 기준 전압 출력 블록을 포함할 수 있다.
일 실시예에 의하면, 상기 기준 전압 선택부는 상기 코스 비교 모드에서 상기 비교 결과 신호가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점에 기초하여 최종 기준 전압을 결정할 수 있다.
일 실시예에 의하면, 상기 기준 전압 선택부는 상기 파인 비교 모드에서 상기 최종 기준 전압을 유지할 수 있다.
일 실시예에 의하면, 상기 기준 전압 선택부는 상기 제 1 시점에서의 상기 선택 기준 전압을 상기 최종 기준 전압으로 결정할 수 있다.
일 실시예에 의하면, 상기 멀티 입력 비교부는 상기 선택 기준 전압과 상기 픽셀 출력 전압 사이의 제 1 전압차를 생성하는 제 1 연산 블록, 상기 램프 전압과 상기 램프 초기 전압 사이의 제 2 전압차를 생성하는 제 2 연산 블록, 및 상기 제 1 전압차와 상기 제 2 전압차 사이의 차를 증폭하여 상기 비교 결과 신호를 생성하는 증폭 블록을 포함할 수 있다.
일 실시예에 의하면, 상기 멀티 입력 비교부는 아래 [수식 1]을 이용하여 상기 비교 결과 신호를 생성할 수 있다.
[수식 1]
CRS=A(CV-PV+RIV-RV)
(단, CRS는 상기 비교 결과 신호이고, A는 전압 이득이며, CV는 상기 선택 기준 전압이고, PV는 상기 픽셀 출력 전압이며, RIV는 상기 램프 초기 전압이고, RV는 상기 램프 전압이다.)
일 실시예에 의하면, 상기 선택 제어 신호 생성부는 클럭 신호, 상기 비교 결과 신호 및 상기 비교 모드 신호에 대하여 논리 연산을 수행하여 상기 선택 제어 신호를 생성하는 논리 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 선택 제어 신호 생성부는 상기 코스 비교 모드에서 최종 기준 전압이 결정되기 전까지 상기 선택 기준 전압을 갱신하기 위한 상기 선택 제어 신호를 생성할 수 있다.
일 실시예에 의하면, 상기 선택 제어 신호 생성부는 상기 파인 비교 모드에서 상기 최종 기준 전압을 유지하기 위한 상기 선택 제어 신호를 생성할 수 있다.
일 실시예에 의하면, 상기 디지털 신호 생성부는 상기 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 상위 비트들 및 하위 비트들을 계산하는 카운터 블록, 상기 코스 비교 모드에서 상기 상위 비트들을 저장하는 제 1 저장 블록, 상기 파인 비교 모드에서 상기 하위 비트들을 저장하는 제 2 저장 블록, 및 상기 상위 비트들과 상기 하위 비트들을 합하여 상기 디지털 신호를 생성하는 덧셈 블록을 포함할 수 있다.
일 실시예에 의하면, 상기 디지털 신호 생성부는 상기 코스 비교 모드에서 상기 비교 결과 신호가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점까지 클럭 신호를 카운트하여 상위 비트들을 계산할 수 있다.
일 실시예에 의하면, 상기 디지털 신호 생성부는 상기 파인 비교 모드에서 상기 비교 결과 신호가 상기 제 2 극성에서 상기 제 1 극성으로 변경되는 제 2 시점부터 상기 클럭 신호를 카운트하여 하위 비트들을 계산할 수 있다.
일 실시예에 의하면, 상기 디지털 신호 생성부는 상기 상위 비트들과 상기 하위 비트들을 합하여 상기 디지털 신호를 생성할 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 상기 픽셀 출력 전압에 대하여 상관 이중 샘플링 동작을 수행하는 상관 이중 샘플링부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 상관 이중 샘플링부는 상기 픽셀 출력 전압의 입력 단자와 상기 멀티 입력 비교부의 입력 단자 사이에 연결되는 제 1 커패시터, 및 상기 멀티 입력 비교부의 상기 입력 단자와 상기 멀티 입력 비교부의 출력 단자 사이에 연결되는 제 1 스위치를 포함할 수 있고, 상기 제 1 스위치는 오토 제로 모드에서 턴온되고, 상기 코스 비교 모드 및 상기 파인 비교 모드에서 턴오프될 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 상기 램프 초기 전압과 상기 램프 전압에 대하여 램프 오프셋 제거 동작을 수행하는 램프 오프셋 제거부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 램프 오프셋 제거부는 상기 램프 초기 전압의 입력 단자와 상기 멀티 입력 비교부의 입력 단자 사이에 연결되는 제 2 커패시터, 및 상기 램프 전압의 입력 단자와 상기 멀티 입력 비교부의 상기 입력 단자 사이에 연결되는 제 2 스위치를 포함할 수 있고, 상기 제 2 스위치는 오토 제로 모드에서 턴온되고, 상기 코스 비교 모드 및 상기 파인 비교 모드에서 턴오프될 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 코스(coarse) 비교 모드에서 상기 비교 결과 신호에 기초하여 연속 근사(successive approximation) 방식으로 상위 비트들을 생성하는 상위 비트 생성부, 및 파인(fine) 비교 모드에서 상기 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 하위 비트들을 생성하고, 상기 상위 비트들 및 상기 하위 비트들에 기초하여 상기 픽셀 출력 전압에 상응하는 디지털 신호를 생성하는 디지털 신호 생성부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 비교 모드 신호가 제 1 논리 레벨을 가질 때 상기 코스 비교 모드로 동작하고, 상기 비교 모드 신호가 제 2 논리 레벨을 가질 때 상기 파인 비교 모드로 동작할 수 있다.
일 실시예에 의하면, 상기 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함하고, 상기 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 크며, 상기 램프 전압은 상기 코스 비교 모드에서 상기 램프 초기 전압으로 유지되고 상기 파인 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 커지거나 또는 작아질 수 있다.
일 실시예에 의하면, 상기 제 1 내지 제 n 기준 전압들은 이진 탐색 트리 알고리즘(binary search tree algorithm)으로 선택될 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터는 선택 제어 신호에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 선택 기준 전압으로 출력하는 기준 전압 선택부, 상기 선택 기준 전압, 픽셀 출력 전압 및 램프 전압을 비교하여 비교 결과 신호를 생성하는 멀티 입력 비교부, 및 상기 비교 결과 신호 및 비교 모드 신호에 기초하여 상기 선택 제어 신호를 생성하는 선택 제어 신호 생성부를 포함할 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 상기 비교 결과 신호에 기초하여 상기 픽셀 출력 전압에 상응하는 디지털 신호를 생성하는 디지털 신호 생성부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 비교 모드 신호가 제 1 논리 레벨을 가질 때 코스(coarse) 비교 모드로 동작하고, 상기 비교 모드 신호가 제 2 논리 레벨을 가질 때 파인(fine) 비교 모드로 동작할 수 있다.
일 실시예에 의하면, 상기 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함하고, 상기 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 크며, 상기 램프 전압은 상기 코스 비교 모드에서 0 볼트(volt)로 유지되고 상기 파인 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 커질 수 있다.
일 실시예에 의하면, 상기 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함하고, 상기 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 작으며, 상기 램프 전압은 상기 코스 비교 모드에서 0 볼트(volt)로 유지되고 상기 파인 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 작아질 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 코스(coarse) 비교 모드에서 상기 비교 결과 신호에 기초하여 연속 근사(successive approximation) 방식으로 상위 비트들을 생성하는 상위 비트 생성부, 및 파인(fine) 비교 모드에서 상기 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 하위 비트들을 생성하고, 상기 상위 비트들 및 상기 하위 비트들에 기초하여 상기 픽셀 출력 전압에 상응하는 디지털 신호를 생성하는 디지털 신호 생성부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 비교 모드 신호가 제 1 논리 레벨을 가질 때 상기 코스 비교 모드로 동작하고, 상기 비교 모드 신호가 제 2 논리 레벨을 가질 때 상기 파인 비교 모드로 동작할 수 있다.
일 실시예에 의하면, 상기 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함하고, 상기 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 크며, 상기 램프 전압은 상기 코스 비교 모드에서 0 볼트(volt)로 유지되고 상기 파인 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 커지거나 또는 작아질 수 있다.
일 실시예에 의하면, 상기 제 1 내지 제 n 기준 전압들은 이진 탐색 트리 알고리즘(binary search tree algorithm)으로 선택될 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 이미지 센서는 복수의 단위 픽셀들을 구비하는 액티브 픽셀 어레이, 상기 액티브 픽셀 어레이의 로우 어드레스(row address) 및 로우 주사(row scan)를 제어하는 수직 주사 회로, 상기 액티브 픽셀 어레이의 컬럼 어드레스(column address) 및 컬럼 주사(column scan)를 제어하는 수평 주사 회로, 상기 단위 픽셀들에서 출력되는 픽셀 출력 전압들을 디지털 신호로 변환하는 아날로그 투 디지털 컨버팅 회로, 상기 아날로그 투 디지털 컨버팅 회로에 사용되는 복수의 전압들을 생성하는 전압 생성 회로, 및 상기 디지털 신호에 대하여 디지털 신호 프로세싱을 수행하여 이미지 신호를 출력하는 디지털 신호 프로세싱 회로를 포함할 수 있고, 상기 아날로그 투 디지털 컨버팅 회로는 복수의 기준 전압들 중에서 선택되는 선택 기준 전압, 상기 픽셀 출력 전압, 램프 초기 전압 및 램프 전압의 비교 결과 신호에 기초하여 상기 디지털 신호를 생성하는 적어도 하나 이상의 아날로그 투 디지털 컨버터를 구비할 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 선택 제어 신호에 기초하여 상기 기준 전압들 중에서 하나를 선택하여 상기 선택 기준 전압으로 출력하는 기준 전압 선택부, 상기 선택 기준 전압, 상기 픽셀 출력 전압, 상기 램프 초기 전압 및 상기 램프 전압을 비교하여 상기 비교 결과 신호를 생성하는 멀티 입력 비교부, 및 상기 비교 결과 신호 및 비교 모드 신호에 기초하여 상기 선택 제어 신호를 생성하는 선택 제어 신호 생성부를 포함할 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 상기 비교 결과 신호에 기초하여 상기 픽셀 출력 전압에 상응하는 상기 디지털 신호를 생성하는 디지털 신호 생성부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 코스(coarse) 비교 모드에서 상기 비교 결과 신호에 기초하여 연속 근사(successive approximation) 방식으로 상위 비트들을 생성하는 상위 비트 생성부, 및 파인(fine) 비교 모드에서 상기 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 하위 비트들을 생성하고, 상기 상위 비트들 및 상기 하위 비트들에 기초하여 상기 픽셀 출력 전압에 상응하는 디지털 신호를 생성하는 디지털 신호 생성부를 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 이미지 센서는 복수의 단위 픽셀들을 구비하는 액티브 픽셀 어레이, 상기 액티브 픽셀 어레이의 로우 어드레스(row address) 및 로우 주사(row scan)를 제어하는 수직 주사 회로, 상기 액티브 픽셀 어레이의 컬럼 어드레스(column address) 및 컬럼 주사(column scan)를 제어하는 수평 주사 회로, 상기 단위 픽셀들에서 출력되는 픽셀 출력 전압들을 디지털 신호로 변환하는 아날로그 투 디지털 컨버팅 회로, 상기 아날로그 투 디지털 컨버팅 회로에 사용되는 복수의 전압들을 생성하는 전압 생성 회로, 및 상기 디지털 신호에 대하여 디지털 신호 프로세싱을 수행하여 이미지 신호를 출력하는 디지털 신호 프로세싱 회로를 포함할 수 있고, 상기 아날로그 투 디지털 컨버팅 회로는 복수의 기준 전압들 중에서 선택되는 선택 기준 전압, 상기 픽셀 출력 전압 및 램프 전압의 비교 결과 신호에 기초하여 상기 디지털 신호를 생성하는 적어도 하나 이상의 아날로그 투 디지털 컨버터를 구비할 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 선택 제어 신호에 기초하여 상기 기준 전압들 중에서 하나를 선택하여 상기 선택 기준 전압으로 출력하는 기준 전압 선택부, 상기 선택 기준 전압, 상기 픽셀 출력 전압 및 상기 램프 전압을 비교하여 상기 비교 결과 신호를 생성하는 멀티 입력 비교부, 및 상기 비교 결과 신호 및 비교 모드 신호에 기초하여 상기 선택 제어 신호를 생성하는 선택 제어 신호 생성부를 포함할 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 상기 비교 결과 신호에 기초하여 상기 픽셀 출력 전압에 상응하는 상기 디지털 신호를 생성하는 디지털 신호 생성부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 아날로그 투 디지털 컨버터는 코스(coarse) 비교 모드에서 상기 비교 결과 신호에 기초하여 연속 근사(successive approximation) 방식으로 상위 비트들을 생성하는 상위 비트 생성부, 및 파인(fine) 비교 모드에서 상기 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 하위 비트들을 생성하고, 상기 상위 비트들 및 상기 하위 비트들에 기초하여 상기 픽셀 출력 전압에 상응하는 상기 디지털 신호를 생성하는 디지털 신호 생성부를 더 포함할 수 있다.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 아날로그 투 디지털 변환 방법은 선택 기준 전압, 픽셀 출력 전압, 램프 초기 전압 및 램프 전압을 비교하여 비교 결과 신호를 생성하는 단계, 상기 비교 결과 신호에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 상기 선택 기준 전압으로 출력하는 단계, 및 상기 비교 결과 신호에 기초하여 상기 픽셀 출력 전압에 상응하는 디지털 신호를 생성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함하고, 상기 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 크거나 또는 작을 수 있다.
일 실시예에 의하면, 상기 램프 전압은 코스(coarse) 비교 모드에서 상기 램프 초기 전압으로 유지되고, 파인(fine) 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 커지거나 또는 작아질 수 있다.
본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터는 하나의 램프 전압을 이용하기 때문에 램프 전압 사이의 기울기 부정합 및 오프셋 부정합을 방지할 수 있고, 멀티 입력 비교기(multi-input comparator)를 이용하기 때문에 샘플링 커패시터를 구비하지 않아 샘플링 커패시터에 기인한 시간 잡음 및 전력 소모를 방지할 수 있다. 이에, 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터는 선형성 특성 및 열 고정 패턴 노이즈 특성 등이 개선될 수 있다.
본 발명의 실시예들에 따른 이미지 센서는 상기 아날로그 투 디지털 컨버터를 구비함으로써 고품질의 이미지를 생성할 수 있다.
본 발명의 실시예에 따른 아날로그 투 디지털 변환 방법은 아날로그신호를 디지털 신호로 변환함에 있어서 램프 전압 사이의 기울기 부정합 및 오프셋 부정합 및 샘플링 커패시터에 기인한 시간 잡음 및 전력 소모를 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 2는 도 1의 아날로그 투 디지털 컨버터에 구비된 멀티 입력 비교부의 일 예를 나타내는 블록도이다.
도 3은 도 2의 멀티 입력 비교부를 구현한 일 예를 나타내는 회로도이다.
도 4는 도 1의 아날로그 투 디지털 컨버터에 구비된 멀티 입력 비교부의 다른 예를 나타내는 블록도이다.
도 5는 도 1의 아날로그 투 디지털 컨버터에 구비된 선택 제어 신호 생성부의 일 예를 나타내는 블록도이다.
도 6은 도 1의 아날로그 투 디지털 컨버터에 구비된 기준 전압 선택부의 일 예를 나타내는 블록도이다.
도 7은 도 1의 아날로그 투 디지털 컨버터에 구비된 디지털 신호 생성부의 일 예를 나타내는 블록도이다.
도 8은 도 1의 아날로그 투 디지털 컨버터의 코스 비교 모드에서의 동작을 나타내는 순서도이다.
도 9는 도 1의 아날로그 투 디지털 컨버터의 파인 비교 모드에서의 동작을 나타내는 순서도이다.
도 10은 도 1의 아날로그 투 디지털 컨버터의 동작의 일 예를 나타내는 타이밍도이다.
도 11은 도 1의 아날로그 투 디지털 컨버터의 동작의 다른 예를 나타내는 타이밍도이다.
도 12는 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 13은 도 12의 아날로그 투 디지털 컨버터에 구비된 상관 이중 샘플링부를 나타내는 회로도이다.
도 14는 도 12의 아날로그 투 디지털 컨버터에 구비된 램프 오프셋 제거부를 나타내는 회로도이다.
도 15는 도 12의 아날로그 투 디지털 컨버터에서 상관 이중 샘플링부 및 램프 오프셋 제거부가 동시에 구비된 일 예를 나타내는 회로도이다.
도 16은 도 12의 아날로그 투 디지털 컨버터의 동작을 나타내는 순서도이다.
도 17은 도 12의 아날로그 투 디지털 컨버터의 동작의 일 예를 나타내는 타이밍도이다.
도 18은 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 19는 도 18의 아날로그 투 디지털 컨버터에서 이진 탐색 트리 알고리즘에 의하여 기준 전압이 선택되는 일 예를 나타내는 도면이다.
도 20은 도 18의 아날로그 투 디지털 컨버터에서 상위 비트들이 계산되는 일 예를 나타내는 도면이다.
도 21은 도 18의 아날로그 투 디지털 컨버터의 동작의 일 예를 나타내는 타이밍도이다.
도 22는 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 아날로그 투 디지털 변환 방법을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 구비하는 이미지 센서를 나타내는 블록도이다.
도 27은 도 26의 이미지 센서에 구비된 액티브 픽셀 어레이에 배치되는 단위 픽셀을 나타내는 도면이다.
도 28은 도 27의 이미지 센서를 구비하는 전자 기기의 일 예를 나타내는 블록도이다.
도 29는 도 28의 전자 기기에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 1을 참조하면, 아날로그 투 디지털 컨버터(100)는 기준 전압 선택부(120), 멀티 입력 비교부(140), 선택 제어 신호 생성부(160) 및 디지털 신호 생성부(180)를 포함할 수 있다.
기준 전압 선택부(120)는 선택 제어 신호(SCS)에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 선택 기준 전압(CV)으로 출력할 수 있다. 구체적으로, 기준 전압 선택부(120)는 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)를 입력받으면 선택 기준 전압(CV)을 변경할 수 있고, 선택 기준 전압(CV)을 유지하기 위한 선택 제어 신호(SCS)를 입력받으면 선택 기준 전압(CV)을 변경하지 않을 수 있다. 이 때, 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)는 코스 비교 모드(coarse comparison mode)에서 최종 기준 전압(FCV)이 결정되기 전까지 입력되고, 선택 기준 전압(CV)을 유지하기 위한 선택 제어 신호(SCS)는 코스 비교 모드에서 최종 기준 전압(FCV)이 결정된 후부터 파인 비교 모드(fine comparison mode)가 종료될 때까지 입력될 수 있다. 따라서, 기준 전압 선택부(120)는 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점에 기초하여 최종 기준 전압(FCV)을 결정하고, 코스 비교 모드에서 최종 기준 전압(FCV)이 결정된 후부터 파인 비교 모드가 종료될 때까지 최종 기준 전압(FCV)을 유지할 수 있다. 예를 들어, 기준 전압 선택부(120)는 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점에서의 선택 기준 전압(CV)을 최종 기준 전압(FCV)으로 결정할 수 있다. 일 실시예에서, 기준 전압 선택부(120)는 선택 제어 신호(SCS)에 기초하여 선택 기준 전압(CV)을 선택하기 위한 출력 제어 신호를 생성하는 기준 전압 제어 블록 및 출력 제어 신호에 기초하여 복수의 기준 전압들 중에서 하나를 출력하는 기준 전압 출력 블록을 포함할 수 있다. 이 때, 기준 전압 제어 블록은 복수의 플립플롭(flip-flop)들이 직렬로 연결되어 구성된 쉬프트 레지스터(shift register)로 구현될 수 있고, 기준 전압 출력 블록은 복수의 기준 전압들 중에서 하나를 선택하여 출력하기 위한 복수의 스위치들로 구현될 수 있다. 이러한 경우에는, 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)는 클럭 신호(CLK)의 통과에 상응할 수 있고, 선택 기준 전압(CV)을 유지하기 위한 선택 제어 신호(SCS)는 클럭 신호(CLK)의 차단에 상응할 수 있다. 다만, 이것은 하나의 예시로서, 기준 전압 제어 블록의 구현이 이에 한정되는 것은 아니다.
일 실시예에서, 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함할 수 있고, 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 클 수 있다. 예를 들어, 제 2 기준 전압은 제 1 기준 전압보다 기 설정된 전압만큼 크고, 제 3 기준 전압은 제 2 기준 전압보다 기 설정된 전압만큼 클 수 있다. 이 때, 기준 전압 선택부(120)는 코스 비교 모드에서 최종 기준 전압(FCV)이 결정될 때까지 선택 기준 전압(CV)으로 제 1 기준 전압부터 제 n 기준 전압까지 순차적으로 출력할 수 있고, 최종 기준 전압(FCV)이 결정된 후(예를 들어, 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점)부터 파인 비교 모드가 종료될 때까지 최종 기준 전압(FCV)을 계속적으로 출력할 수 있다. 즉, 선택 기준 전압(CV)은 계단 형태로 커지다가 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점부터는 최종 기준 전압(FCV)으로 유지될 수 있다. 이 때, 램프 전압(RV)은 코스 비교 모드에서 램프 초기 전압(RIV)으로 유지될 수 있고, 파인 비교 모드에서 일정한 기울기로 커질 수 있다. 일 실시예에서, 램프 전압(RV)은 파인 비교 모드에서 상기 기 설정된 전압의 정수배만큼 커질 수 있다. 상술한 바와 같이, 최종 기준 전압(FCV)은 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점에 기초하여 결정될 수 있다. 예를 들어, 기준 전압 선택부(120)는 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점에서의 선택 기준 전압(CV)을 최종 기준 전압(FCV)으로 결정할 수 있다. 즉, 선택 기준 전압(CV)이 제 m (단, m은 1부터 n까지의 정수) 기준 전압일 때, 비교 결과 신호(CRS)가 제 1 극성(예를 들어, 음의 극성)에서 제 2 극성(예를 들어, 양의 극성)으로 변경되면, 최종 기준 전압(FCV)은 제 m 기준 전압으로 결정될 수 있다.
다른 실시예에서, 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함할 수 있고, 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 작을 수 있다. 예를 들어, 제 2 기준 전압은 제 1 기준 전압보다 기 설정된 전압만큼 작고, 제 3 기준 전압은 제 2 기준 전압보다 기 설정된 전압만큼 작을 수 있다. 이 때, 기준 전압 선택부(120)는 코스 비교 모드에서 최종 기준 전압(FCV)이 결정될 때까지 선택 기준 전압(CV)으로 제 1 기준 전압부터 제 n 기준 전압까지 순차적으로 출력할 수 있고, 최종 기준 전압(FCV)이 결정된 후(예를 들어, 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점)부터 파인 비교 모드가 종료될 때까지 최종 기준 전압(FCV)을 계속적으로 출력할 수 있다. 즉, 선택 기준 전압(CV)은 계단 형태로 작아지다가 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점부터는 최종 기준 전압(FCV)으로 유지될 수 있다. 이 때, 램프 전압(RV)은 코스 비교 모드에서 램프 초기 전압(RIV)으로 유지될 수 있고, 파인 비교 모드에서 일정한 기울기로 작아질 수 있다. 일 실시예에서, 램프 전압(RV)은 파인 비교 모드에서 상기 기 설정된 전압의 정수배만큼 작아질 수 있다. 상술한 바와 같이, 최종 기준 전압(FCV)은 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점에 기초하여 결정될 수 있다. 예를 들어, 기준 전압 선택부(120)는 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점에서의 선택 기준 전압(CV)을 최종 기준 전압(FCV)으로 결정할 수 있다. 즉, 선택 기준 전압(CV)이 제 m (단, m은 1부터 n까지의 정수) 기준 전압일 때, 비교 결과 신호(CRS)가 제 1 극성(예를 들어, 양의 극성)에서 제 2 극성(예를 들어, 음의 극성)으로 변경되면, 최종 기준 전압(FCV)은 제 m 기준 전압으로 결정될 수 있다.
멀티 입력 비교부(140)는 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 비교하여 비교 결과 신호(CRS)를 생성할 수 있다. 구체적으로, 멀티 입력 비교부(140)는 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 입력받기 위한 복수의 입력 단자들을 포함하고, 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 비교함으로써 비교 결과 신호(CRS)를 생성할 수 있다. 상술한 바와 같이, 선택 기준 전압(CV)은 계단 형태로 커지다가 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점부터는 최종 기준 전압(FCV)으로 유지될 수 있다. 이러한 경우에는, 램프 전압(RV)은 코스 비교 모드에서 램프 초기 전압(RIV)으로 유지될 수 있고, 파인 비교 모드에서 일정한 기울기로 기 설정된 전압의 정수배만큼 커질 수 있다. 또한, 선택 기준 전압(CV)은 계단 형태로 작아지다가 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점부터는 최종 기준 전압(FCV)으로 유지될 수 있다. 이러한 경우에는, 램프 전압(RV)은 코스 비교 모드에서 램프 초기 전압(RIV)으로 유지될 수 있고, 파인 비교 모드에서 일정한 기울기로 기 설정된 정수배만큼 작아질 수 있다. 일 실시예에서, 멀티 입력 비교부(140)는 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차를 생성하는 제 1 연산 블록, 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 제 2 전압차를 생성하는 제 2 연산 블록, 제 1 전압차와 제 2 전압차 사이의 차를 증폭하여 비교 결과 신호(CRS)를 생성하는 증폭 블록을 포함할 수 있다. 구체적으로, 멀티 입력 비교부(140)는 아래 [수식 1]을 이용하여 비교 결과 신호(CRS)를 생성할 수 있다.
[수식 1]
CRS=A(CV-PV+RIV-RV)
(단, CRS는 상기 비교 결과 신호이고, A는 전압 이득이며, CV는 상기 선택 기준 전압이고, PV는 상기 픽셀 출력 전압이며, RIV는 상기 램프 초기 전압이고, RV는 상기 램프 전압이다.)
아날로그 투 디지털 컨버터(100)는 하나의 램프 전압(RV)을 이용하면서도 코스 비교 모드와 파인 비교 모드의 이중 모드로 아날로그 신호(즉, 픽셀 출력 전압(PV))를 디지털 신호로 변환할 수 있다. 예를 들어, 아날로그 투 디지털 컨버터(100)의 코스 비교 모드는 비교 모드 신호(SC)가 제 1 논리 레벨을 갖는 구간에 상응할 수 있고, 아날로그 투 디지털 컨버터(100)의 파인 비교 모드는 비교 모드 신호(SC)가 제 2 논리 레벨을 갖는 구간에 상응할 수 있다. 이 때, 멀티 입력 비교부(140)가 비교 결과 신호(CRS)를 생성함에 있어서, 코스 비교 모드에서는 램프 전압(RV)이 램프 초기 전압(RIV)으로 유지되어 제 2 전압차가 0이 될 수 있다. 그 결과, 코스 비교 모드에서 멀티 입력 비교부(140)에 의하여 생성되는 비교 결과 신호(CRS)는 실질적으로 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차에 의존할 수 있다. 반면에, 멀티 입력 비교부(140)가 비교 결과 신호(CRS)를 생성함에 있어서, 파인 비교 모드에서는 선택 기준 전압(CV)이 최종 기준 전압(FCV)으로 유지되고 픽셀 출력 전압(PV)은 고정된 값이므로, 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차는 최종 기준 전압(FCV)에서 픽셀 출력 전압(PV)을 감산한 상수(constant)에 상응할 수 있다. 그 결과, 파인 비교 모드에서 멀티 입력 비교부(140)에 의하여 생성되는 비교 결과 신호(CRS)는 실질적으로 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 제 2 전압차에 의존할 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(100)는 멀티 입력 비교부(140)를 구비함으로써, 하나의 램프 전압(RV)을 이용하면서도 코스 비교 모드와 파인 비교 모드의 이중 모드를 연속적으로 수행할 수 있다.
선택 제어 신호 생성부(160)는 비교 결과 신호(CRS) 및 비교 모드 신호(SC)에 기초하여 선택 제어 신호(SCS)를 생성할 수 있다. 예를 들어, 아날로그 투 디지털 컨버터(100)의 코스 비교 모드는 비교 모드 신호(SC)가 제 1 논리 레벨을 갖는 구간에 상응할 수 있고, 아날로그 투 디지털 컨버터(100)의 파인 비교 모드는 비교 모드 신호(SC)가 제 2 논리 레벨을 갖는 구간에 상응할 수 있다. 구체적으로, 선택 제어 신호 생성부(160)는 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점(즉, 최종 기준 전압(FCV)이 결정되기 전)까지 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)를 출력할 수 있고, 상기 제 1 시점부터 파인 비교 모드가 종료할 때까지 상기 제 1 시점에서의 선택 기준 전압(CV)인 최종 기준 전압을 유지하기 위한 선택 제어 신호(SCS)를 생성할 수 있다. 일 실시예에서, 선택 제어 신호 생성부(160)는 비교 결과 신호(CRS), 클럭 신호(CLK), 비교 모드 신호(SC)에 대하여 논리 연산을 수행하여 선택 제어 신호(SCS)를 생성하는 논리 소자(예를 들어, AND 게이트)로 구현될 수 있다. 예를 들어, 제 1 내지 제 n 기준 전압이 n이 클수록 기 설정된 전압만큼 작고, 선택 기준 전압(CV)으로서 제 1 내지 제 n 기준 전압이 순차적으로 출력되는 경우에, 선택 제어 신호 생성부(160)는 코스 비교 모드에서 비교 결과 신호(CRS)가 양의 극성에서 음의 극성으로 변경되는 제 1 시점까지 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)를 생성(예를 들어, 클럭 신호(CLK)를 통과)할 수 있고, 상기 제 1 시점부터 파인 비교 모드가 종료할 때까지 상기 제 1 시점의 선택 기준 전압(CV)인 최종 기준 전압(FCV)을 유지하기 위한 선택 제어 신호(SCS)를 생성(예를 들어, 클럭 신호(CLK)를 차단)할 수 있다.
디지털 신호 생성부(180)는 비교 결과 신호(CRS)에 기초하여 클럭 신호 카운트 방식 즉, 클럭 신호(CLK)를 카운트함으로써 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DS)를 생성할 수 있다. 예를 들어, 디지털 신호 생성부(180)는 적어도 하나 이상의 카운터 블록과 적어도 하나 이상의 저장 블록으로 이루어진 소위 카운터-래치부일 수 있다. 이 때, 상기 저장 블록은 복수의 저장 디바이스들 예를 들어, 복수의 래치들, 복수의 플립플롭들로 구현될 수 있으나, 이에 한정되지 않고 데이터를 저장할 수 있는 모든 저장 디바이스들로 이해되어야 할 것이다. 아날로그 투 디지털 컨버터(100)는 코스 비교 모드와 파인 비교 모드의 이중 모드로 연속적인 동작을 수행할 수 있다. 구체적으로, 디지털 신호 생성부(180)는 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점까지 클럭 신호(CLK)를 카운트하여 상위 비트들(Most Significant Bits; MSBs)을 계산하고, 파인 비교 모드에서 비교 결과 신호(CRS)가 제 2 극성에서 제 1 극성으로 변경되는 제 2 시점부터 클럭 신호(CLK)를 카운트하여 하위 비트들(Least Significant Bits; LSBs)을 계산하며, 상기 상위 비트들과 상기 하위 비트들의 합하여 디지털 신호(DS)를 생성할 수 있다. 이후, 디지털 신호(CRS)는 디지털 신호 프로세서(Digital Signal Processor; DSP)에 의하여 디스플레이(display) 상에 이미지(image)로 구현될 수 있다. 일 실시예에서, 디지털 신호 생성부(180)는 비교 결과 신호(CRS)에 기초하여 클럭 신호 카운트 방식으로 상위 비트들 및 하위 비트들을 계산하는 카운터 블록, 코스 비교 모드에서 상위 비트들을 저장하는 제 1 저장 블록, 파인 비교 모드에서 하위 비트들을 저장하는 제 2 저장 블록 및 상위 비트들과 하위 비트들을 합하여 디지털 신호(DS)로서 출력하는 덧셈 블록을 포함할 수 있다. 예를 들어, 카운터 블록은 코스 비교 모드에서 코스 비교 모드가 시작할 때부터 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점까지 클럭 신호(CLK)를 카운트하여 그에 상응하는 상위 비트들을 제 1 저장 블록에 저장할 수 있고, 파인 비교 모드에서 비교 결과 신호(CRS)가 제 2 극성에서 제 1 극성으로 변경되는 제 2 시점부터 파인 비교 모드가 종료할 때까지 클럭 신호(CLK)를 카운트하여 그에 상응하는 하위 비트들을 제 2 저장 블록에 저장할 수 있다. 이후, 상위 비트들과 하위 비트들은 덧셈 블록에 의하여 합하여져 디지털 신호(DS)로 출력될 수 있다.
이와 같이, 아날로그 투 디지털 컨버터(100)는 하나의 램프 전압(RV)을 이용하기 때문에 종래의 아날로그 투 디지털 컨버터의 문제점이었던 램프 전압 사이의 기울기 부정합 및 오프셋 부정합을 방지할 수 있다. 또한, 멀티 입력 비교부(140)를 중심으로 기준 전압 선택부(120), 선택 제어 신호 생성부(160) 및 디지털 신호 생성부(180)가 상호 간에 피드백(feedback)하여 동작하기 때문에, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드와 파인 비교 모드의 이중 모드로 연속적인 동작을 수행하면서도, 샘플링 커패시터를 구비하지 않을 수 있다. 따라서, 종래의 아날로그 투 디지털 컨버터의 문제점이었던 샘플링 커패시터에 기인한 시간 잡음 및 전력 소모가 방지될 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(100)는 선형성 특성 및 열 고정 패턴 노이즈 특성 등이 개선되기 때문에, 아날로그 투 디지털 컨버터(100)를 포함하는 이미지 센서는 고품질의 이미지를 생성할 수 있다. 나아가, 아날로그 투 디지털 컨버터(100)는 간단한 구조(simple structure)로 제조되기 때문에 이미지 센서의 단위 픽셀(unit pixel)들의 개수 및 프레임 레이트(frame rate)가 증가하거나, 또는 비트 해상도(bit resolution)가 증가하더라도, 소비 전력을 상대적으로 적게 소모면서도 신호 변환 시간을 크게 감소시킬 수 있다. 이에, 아날로그 투 디지털 컨버터(100)는 고화소의 이미지 센서에 널리 적용될 수 있다. 한편, 이미지 센서는 액티브 픽셀 어레이(active pixel array)에 연결되는 컬럼 라인(column line)들의 수만큼 아날로그 투 디지털 컨버터(100)를 포함하고, 액티브 픽셀 어레이에 연결되는 컬럼 라인들은 각각 아날로그 투 디지털 컨버터(100)들과 연결될 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(100)는 컬럼 아날로그 투 디지털 변환 방식에 적용될 수 있으나, 이에 한정되는 것은 아니다.
도 2는 도 1의 아날로그 투 디지털 컨버터에 구비된 멀티 입력 비교부의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 멀티 입력 비교부(140)는 제 1 연산 블록(142), 제 2 연산 블록(144) 및 증폭 블록(146)을 포함할 수 있다. 상술한 바와 같이, 멀티 입력 비교부(140)는 코스 비교 모드에서 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 비교하여 비교 결과 신호(CRS)를 생성하고, 파인 비교 모드에서 최종 기준 전압(FCV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 비교하여 비교 결과 신호(CRS)를 생성할 수 있다.
제 1 연산 블록(142)은 선택 기준 전압(CV)과 픽셀 출력 전압(PV)을 입력받아 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차(FDS)를 생성할 수 있다. 일 실시예에서, 제 1 연산 블록(142)은 감산기일 수 있으나, 그에 한정되는 것은 아니다. 예를 들어, 제 1 연산 블록(142)은 픽셀 출력 전압(PV)이 반전된 반전 전압과 선택 기준 전압(CV)을 합하는 덧셈기일 수 있다. 상술한 바와 같이, 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점의 선택 기준 전압(CV)이 최종 기준 전압(FCV)로 결정되면, 제 1 연산 블록(142)은 최종 기준 전압(FCV)과 픽셀 출력 전압(PV)을 입력받아 최종 기준 전압(FCV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차(FDS)를 생성할 수 있다. 제 2 연산 블록(144)은 램프 전압(RV)과 램프 초기 전압(RIV)을 입력받아 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 제 2 전압차(SDS)를 생성할 수 있다. 일 실시예에서, 제 2 연산 블록(144)은 감산기일 수 있으나, 그에 한정되는 것은 아니다. 예를 들어, 제 2 연산 블록(144)은 램프 초기 전압(RIV)이 반전된 반전 전압과 램프 전압(RV)을 합하는 덧셈기일 수 있다. 상술한 바와 같이, 코스 비교 모드에서 램프 전압(RV)은 램프 초기 전압(RIV)으로 유지되므로 제 2 전압차(SDS)는 0에 상응할 수 있고, 파인 비교 모드에서 램프 전압(RV)과 램프 초기 전압(RIV)의 제 2 전압차(SDS)의 크기는 커질 수 있다. 증폭 블록(146)은 제 1 연산 블록(142)에서 출력되는 제 1 전압차(FDS)와 제 2 연산 블록(144)에서 출력되는 제 2 전압차(SDS)를 입력받아 제 1 전압차(FDS)와 제 2 전압차(SDS) 사이의 차를 증폭하여 비교 결과 신호(CRS)를 생성할 수 있다. 상술한 바와 같이, 멀티 입력 비교부(140)가 코스 비교 모드에서 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 전압(RV) 및 램프 초기 전압(RIV)을 비교하여 비교 결과 신호(CRS)를 출력하고, 파인 비교 모드에서 최종 기준 전압(FCV), 픽셀 출력 전압(PV), 램프 전압(RV) 및 램프 초기 전압(RIV)을 비교하여 비교 결과 신호(CRS)를 출력하기 때문에, 아날로그 투 디지털 컨버터(100)는 샘플링 커패시터를 구비하지 않고도, 하나의 램프 전압(RV)을 이용하여 코스 비교 모드와 파인 비교 모드의 이중 모드를 연속적으로 수행할 수 있다.
구체적으로, 아날로그 투 디지털 컨버터(100)는 멀티 입력 비교부(140)가 코스 비교 모드에서 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차(FDS)를 증폭하여 생성한 비교 결과 신호(CRS)에 기초하여 최종 기준 전압(FCV)을 결정하는 동작을 수행할 수 있고, 멀티 입력 비교부(140)가 파인 비교 모드에서 최종 기준 전압(FCV)으로부터 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 제 2 전압차(SDS)를 감산 및 증폭하여 생성한 비교 결과 신호(CRS)에 기초하여 픽셀 출력 전압(PV)의 전압 레벨을 미세하게 검출하는 동작을 수행할 수 있다. 일 실시예에서, 선택 기준 전압(CV)으로 순차 선택되는 제 1 내지 제 n 기준 전압(CV1, ..., CVn)이 n이 클수록 기 설정된 전압만큼 큰 경우에, 램프 전압(RV)은 코스 비교 모드에서 램프 초기 전압(RIV)으로 유지될 수 있고, 파인 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 커질 수 있다. 다른 실시예에서, 선택 기준 전압(CV)으로 순차 선택되는 제 1 내지 제 n 기준 전압(CV1, ..., CVn)이 n이 클수록 기 설정된 전압만큼 작은 경우에, 램프 전압(RV)은 코스 비교 모드에서 램프 초기 전압(RIV)으로 유지될 수 있고, 파인 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 작아질 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(100)는 멀티 입력 비교부(140)를 구비함으로써, 하나의 램프 전압(RV)을 이용하여 코스 비교 모드와 파인 비교 모드의 이중 모드를 연속적으로 수행할 수 있다. 그 결과, 아날로그 투 디지털 컨버터(100)는 종래의 아날로그 투 디지털 컨버터의 문제점이었던 램프 전압 사이의 기울기 부정합 및 오프셋 부정합을 방지할 수 있고, 샘플링 커패시터에 기인한 시간 잡음 및 전력 소모까지 방지할 수 있다. 다만, 비교 결과 신호(CRS)가 상기 [수식 1]을 이용하여 생성되는 범위 내에서, 멀티 입력 비교부(140)의 구조 등은 다양하게 설계 변경될 수 있다.
도 3은 도 2의 멀티 입력 비교부를 구현한 일 예를 나타내는 회로도이다.
도 3을 참조하면, 멀티 입력 비교부(140)는 제 1 내지 제 2 피모스(P-type Metal Oxide Semiconductor; PMOS) 트랜지스터(PM1, PM2) 및 제 1 내지 제 6 엔모스(N-type Metal Oxide Semiconductor; NMOS) 트랜지스터(NM1, ..., NM6)를 포함할 수 있다.
제 1 피모스 트랜지스터(PM1)는 소스(source) 단자가 전원 전압(VDD)에 연결되고, 게이트(gate) 단자가 제 2 피모스 트랜지스터(PM2)의 게이트 단자에 연결되며, 드레인(drain) 단자가 출력 노드(OUT)에 연결될 수 있다. 제 2 피모스 트랜지스터(PM2)는 소스 단자가 전원 전압(VDD)에 연결되고, 게이트 단자가 제 1 피모스 트랜지스터(PM1)의 게이트 단자 및 자신의 드레인 단자에 연결되며, 드레인 단자가 제 2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결될 수 있다. 제 1 엔모스 트랜지스터(NM1)는 드레인 단자가 출력 단자(OUT)에 연결되고, 드레인 단자에 픽셀 출력 전압(PV)이 입력되며, 소스 단자가 제 5 엔모스 트랜지스터(NM5)의 드레인 단자에 연결될 수 있다. 제 2 엔모스 트랜지스터(NM2)는 드레인 단자가 제 2 피모스 트랜지스터(PM2)의 드레인 단자에 연결되고, 게이트 단자에 선택 기준 전압(CV)이 입력되며, 소스 단자가 제 5 엔모스 트랜지스터(NM5)의 드레인 단자에 연결될 수 있다. 제 3 엔모스 트랜지스터(NM3)는 드레인 단자가 출력 단자(OUT)에 연결되고, 드레인 단자에 램프 초기 전압(RIV)이 입력되며, 소스 단자가 제 6 엔모스 트랜지스터(NM6)의 드레인 단자에 연결될 수 있다. 제 4 엔모스 트랜지스터(NM4)는 드레인 단자가 제 2 피모스 트랜지스터(PM2)의 드레인 단자에 연결되고, 게이트 단자에 렘프 전압(RV)이 입력되며, 소스 단자가 제 6 엔모스 트랜지스터(NM6)의 드레인 단자에 연결될 수 있다. 제 5 엔모스 트랜지스터(NM5)의 드레인 단자는 제 1 내지 제 2 엔모스 트랜지스터(NM1, NM2)의 소스 단자에 연결되고, 게이트 단자에 타이밍 신호(TS)가 입력되며, 소스 단자가 그라운드 전압(GND)에 연결될 수 있다. 제 6 엔모스 트랜지스터(NM6)의 드레인 단자는 제 3 내지 제 4 엔모스 트랜지스터(NM3, NM4)의 소스 단자에 연결되고, 게이트 단자에 타이밍 신호(TS)가 입력되며, 소스 단자가 그라운드 전압(GND)에 연결될 수 있다.
설명의 편의상, 멀티 입력 비교부(140)는 제 1 차동 증폭기가 제 1 내지 제 2 피모스 트랜지스터(PM1, PM2), 제 1 내지 제 2 엔모스 트랜지스터(NM1, NM2) 및 제 5 엔모스 트랜지스터(NM5)를 포함하고, 제 2 차동 증폭기가 제 1 내지 제 2 피모스 트랜지스터(PM1, PM2), 제 3 내지 제 4 엔모스 트랜지스터(NM3, NM4) 및 제 6 엔모스 트랜지스터(NM6)를 포함하며, 제 1 차동 증폭기와 제 2 차동 증폭기가 크로스(cross) 형태로 서로 연결된 것으로 설명하기로 한다. 도 3에 도시된 바와 같이, 제 1 차동 증폭기는 제 1 엔모스 트랜지스터(NM1)의 게이트 단자에서 픽셀 출력 전압(PV)을 입력받고, 제 2 엔모스 트랜지스터(NM2)의 게이트 단자에서 선택 기준 전압(CV)을 입력받아, 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 차를 증폭한 제 1 증폭 전압차(즉, A(CV-PV) )를 생성할 수 있다. 마찬가지로, 제 2 차동 증폭기는 제 3 엔모스 트랜지스터(NM3)의 게이트 단자에서 램프 초기 전압(RIV)을 입력받고, 제 4 엔모스 트랜지스터(NM4)의 게이트 단자에서 램프 전압(RV)을 입력받아, 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 차를 증폭한 제 2 증폭 전압차(즉, A(RV-RIV) )를 생성할 수 있다. 이 때, 제 1 내지 제 2 피모스 트랜지스터(PM1, PM2) 및 제 5 내지 제 6 엔모스 트랜지스터(NM5, NM6)로 구현되는 전류 미러(current mirror)에 의하여 출력 단자(OUT)에서는 제 1 증폭 전압차(즉, A(CV-PV) )와 제 2 증폭 전압차(즉, A(RV-RIV) ) 사이의 차(즉, A(CV-PV+RIV-RV) 가 비교 결과 신호(CRS)로서 출력될 수 있다. 이와 같이, 멀티 입력 비교부(140)는 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 전압(RV) 및 램프 초기 전압(RIV)을 입력받아, 이들을 서로 비교함으로써 비교 결과 신호(CRS)를 출력할 수 있다. 다만, 도 3에 도시된 멀티 입력 비교부(140)는 하나의 예시로서, 요구되는 조건에 따라 다양하게 설계 변경될 수 있다.
도 4는 도 1의 아날로그 투 디지털 컨버터에 구비된 멀티 입력 비교부의 다른 예를 나타내는 블록도이다.
도 4를 참조하면, 멀티 입력 비교부(140)는 3개의 입력 단자를 가질 수 있다. 이 때, 멀티 입력 비교부(140)는 연산 블록(147) 및 증폭 블록(148)을 포함할 수 있다. 도 4에 도시된 바와 같이, 멀티 입력 비교부(140)가 3개의 입력 단자를 가진 경우에는, 멀티 입력 비교부(140)는 램프 초기 전압(RIV)을 입력받지 않는다.
연산 블록(147)은 선택 기준 전압(CV)과 픽셀 출력 전압(PV)을 입력받아 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차(FDS)를 생성할 수 있다. 일 실시예에서, 연산 블록(147)은 감산기일 수 있으나, 그에 한정되는 것은 아니다. 예를 들어, 연산 블록(147)은 픽셀 출력 전압(PV)이 반전된 반전 전압과 선택 기준 전압(CV)을 합하는 덧셈기일 수 있다. 상술한 바와 같이, 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점의 선택 기준 전압(CV)이 최종 기준 전압(FCV)로 결정되면, 연산 블록(147)은 최종 기준 전압(FCV)과 픽셀 출력 전압(PV)을 입력받아 최종 기준 전압(FCV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차(FDS)를 생성할 수 있다. 램프 전압(RV)은 코스 비교 모드에서 0 볼트(volt)를 유지하고, 파인 비교 모드에서 일정한 기울기로 커지거나 또는 작아질 수 있다. 증폭 블록(148)은 연산 블록(147)에서 출력되는 제 1 전압차(FDS)와 램프 전압(RV)를 입력받아 제 1 전압차(FDS)와 램프 전압(RV) 사이의 차를 증폭하여 비교 결과 신호(CRS)를 생성할 수 있다. 다만, 비교 결과 신호(CRS)가 상기 [수식 1]을 이용하여 생성되는 범위 내에서, 멀티 입력 비교부(140)의 구조 등은 다양하게 설계 변경될 수 있다.
도 5는 도 1의 아날로그 투 디지털 컨버터에 구비된 선택 제어 신호 생성부의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 선택 제어 신호 생성부(160)는 비교 결과 신호(CRS), 클럭 신호(CLK) 및 비교 모드 신호(SC)에 대하여 논리 연산을 수행하여 선택 제어 신호(SCS)를 생성하는 논리 소자(162)를 포함할 수 있다. 상술한 바와 같이, 선택 제어 신호 생성부(160)는 비교 결과 신호(CRS) 및 비교 모드 신호(SC)에 기초하여 선택 제어 신호(SCS)를 생성하는 것으로서, 클럭 신호(CLK)의 입력은 요구되는 조건에 따라 변경될 수 있다.
선택 제어 신호 생성부(160)는 코스 비교 모드에서 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점(즉, 최종 기준 전압(FCV)이 결정되기 전)까지 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)를 출력할 수 있고, 상기 제 1 시점부터 파인 비교 모드가 종료할 때까지 상기 제 1 시점에서의 선택 기준 전압(CV)인 최종 기준 전압을 유지하기 위한 선택 제어 신호(SCS)를 생성할 수 있다. 일 실시예에서, 선택 제어 신호 생성부(160)는 비교 결과 신호(CRS), 클럭 신호(CLK) 및 비교 모드 신호(SC)를 입력받아 비교 결과 신호(CRS), 클럭 신호(CLK) 및 비교 모드 신호(SC)에 대한 AND 논리 연산을 수행하는 AND 게이트일 수 있다. 예를 들어, 제 1 내지 제 n 기준 전압이 n이 클수록 기 설정된 전압만큼 작고, 선택 기준 전압(CV)으로서 제 1 내지 제 n 기준 전압이 순차적으로 출력되는 경우에, 선택 제어 신호 생성부(160)는 비교 모드 신호(SC)가 논리 하이 레벨을 유지하는 코스 비교 모드에서, 비교 결과 신호(CRS)가 양의 극성에서 음의 극성으로 변경되는 제 1 시점까지 클럭 신호(CLK)를 선택 제어 신호(SCS)로서 출력할 수 있다. 이후, 비교 결과 신호(CRS)가 양의 극성에서 음의 극성으로 변경하는 제 1 시점부터 코스 비교 모드가 종료할 때까지는 비교 결과 신호(CRS)가 음의 극성을 가지므로, 선택 제어 신호 생성부(160)는 논리 로우 레벨을 갖는 선택 제어 신호(SCS)를 계속적으로 출력할 수 있다. 한편, 비교 모드 신호(SC)가 논리 로우 레벨을 유지하는 파인 비교 모드에서, 선택 제어 신호 생성부(160)는 비교 모드 신호(SC)가 논리 로우 레벨을 유지하기 때문에, 논리 로우 레벨을 갖는 선택 제어 신호(SCS)를 계속적으로 출력할 수 있다. 이와 같이, 선택 제어 신호 생성부(160)가 선택 제어 신호(SCS)를 출력하면, 기준 전압 선택부(120)는 이러한 선택 제어 신호(SCS)에 기초하여 기준 전압들 중에서 하나를 선택하는 동작을 수행할 수 있다. 다만, 도 5에 도시된 선택 제어 신호 생성부(160)는 하나의 예시로서, 요구되는 조건에 따라 다양하게 설계 변경될 수 있다.
도 6은 도 1의 아날로그 투 디지털 컨버터에 구비된 기준 전압 선택부의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 기준 전압 선택부(120)는 기준 전압 제어 블록(122) 및 기준 전압 출력 블록(124)을 포함할 수 있다. 상술한 바와 같이, 기준 전압 선택부(120)는 코스 비교 모드에서 최종 기준 전압(FCV)이 결정되기 전까지 선택 기준 전압(CV)을 변경하고, 코스 비교 모드에서 최종 기준 전압(FCV)이 결정된 후부터 파인 비교 모드가 종료될 때까지는 선택 기준 전압(CV)을 유지(즉, 최종 기준 전압(FCV)이 유지)할 수 있다.
기준 전압 제어 블록(122)은 선택 제어 신호 생성부(160)로부터 입력되는 선택 제어 신호(SCS)에 기초하여 선택 기준 전압(CV)을 선택하기 위한 출력 제어 신호(OCS1, ..., OCSn)를 생성할 수 있다. 일 실시예에서, 기준 전압 제어 블록(122)은 제 1 내지 제 n 플립플롭(123_1, ..., 123_n)들이 직렬로 연결되어 구성된 쉬프트 레지스터(shift register)로 구현될 수 있다. 기준 전압 제어 블록(122)은 선택 제어 신호 생성부(160)로부터 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)를 입력받으면 출력 제어 신호(OCS1, ..., OCSn)를 변경함으로써 선택 기준 전압(CV)을 변경할 수 있고, 선택 기준 전압(CV)을 유지하기 위한 선택 제어 신호(SCS)를 입력받으면 출력 제어 신호(OCS1, ..., OCSn)를 변경하지 않음으로써 선택 기준 전압(CV)을 변경하지 않을 수 있다. 예를 들어, 기준 전압 제어 블록(122)은 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)가 입력(예를 들어, 클럭 신호(CLK)가 통과)되면, 제 1 내지 제 n 플립플롭(123_1, ..., 123_n)은 내부에 저장된 데이터를 클럭 신호(CLK)의 상승 에지(rising edge) 또는 하강 에지(falling edge)에 기초하여 각각 순차적으로 전달할 수 있다. 이를 위하여, 제 1 플립플롭(123_1)의 입력 단자에는 논리 로우 레벨의 데이터(VSS)가 입력되고, 제 2 플립플롭(123_2)의 입력 단자는 제 1 플립플롭(123_1)의 출력 단자가 연결되며, 제 3 플립플롭(123_3)의 입력 단자는 제 2 플립플롭(123_2)의 출력 단자가 연결되는 방식으로 제 1 내지 제 n 플립플롭(123_1, ..., 123_n)이 직렬 연결될 수 있다. 구체적으로, 초기 제어 전압(RN, SN)에 의하여 제 1 플립플롭(123_1)에 논리 하이 레벨의 데이터가 저장되고, 제 2 내지 제 n 플립플롭(123_2, ..., 123_n)에는 논리 로우 레벨의 데이터가 저장될 수 있다. 이후, 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)가 입력(예를 들어, 클럭 신호(CLK)가 통과)되면, 클럭 신호(CLK)의 상승 에지 또는 하강 에지에서 제 1 플립플롭(123_1)에 저장된 논리 하이 레벨의 데이터가 제 2 내지 제 n 플립플롭(123_2, ..., 123_n)으로 순차적으로 전달될 수 있다. 예를 들어, 클럭 신호(CLK)가 계속적으로 인가되고 n은 5라고 가정하면, 시간이 지남에 따라 제 1 내지 제 5 플립플롭(123_1, ..., 123_n)에 저장되는 데이터의 논리 레벨은 10000, 01000, 00100, 00010, 00001 순으로 변경될 수 있다.
기준 전압 출력 블록(124)은 제 1 내지 제 n 기준 전압(CV1, ..., CVn) 중에서 하나를 선택하여 선택 기준 전압(CV)으로 출력하기 위한 제 1 내지 제 n 스위치(125_1, ..., 125_n)로 구현될 수 있다. 일 실시예에서, 제 1 내지 제 n 스위치(125_1, ..., 125_n)는 각각 제 1 내지 제 n 출력 제어 신호(OCS1, ..., OCSn)에 기초하여 제 1 내지 제 n 기준 전압(CV1, ..., CVn) 중에서 하나를 선택 기준 전압(CV)으로 출력할 수 있다. 예를 들어, 제 1 스위치(125_1)는 제 1 출력 제어 신호(OCS1)에 기초하여 제 1 기준 전압(CV1)을 선택 기준 전압(CV)으로 출력하기 위한 스위칭 동작을 수행할 수 있고, 제 2 스위치(125_2)는 제 2 출력 제어 신호(OCS2)에 기초하여 제 2 기준 전압(CV2)을 선택 기준 전압(CV)으로 출력하기 위한 스위칭 동작을 수행할 수 있으며, 제 3 스위치(125_1)는 제 3 출력 제어 신호(OCS3)에 기초하여 제 3 기준 전압(CV3)을 선택 기준 전압(CV)으로 출력하기 위한 스위칭 동작을 수행할 수 있다. 이러한 방식으로, 클럭 신호(CLK)의 상승 에지 또는 하강 에지에서 제 1 플립플롭(123_1)에 저장된 논리 하이 레벨의 데이터가 제 2 내지 제 n 플립플롭(123_2, ..., 123_n)으로 순차적으로 전달되면, 제 1 내지 제 n 스위치(125_1, ..., 125_n)는 제 1 내지 제 n 출력 제어 신호(OCS1, ..., OCSn)에 기초하여 순차적으로 턴온될 수 있다. 예를 들어, 클럭 신호(CLK)가 계속적으로 인가되고 n은 5라고 가정하면, 시간이 지남에 따라 제 1 내지 제 5 출력 제어 신호(OCS1, ..., OCS5)의 논리 레벨은 10000, 01000, 00100, 00010, 00001 순으로 변경될 수 있고, 제 1 내지 제 5 스위치(125_1, ..., 125_5)도 순차적으로 턴온될 수 있다. 그 결과, 제 1 내지 제 5 기준 전압(CV1, ..., CV5)은 선택 기준 전압(CV)으로 순차적으로 출력될 수 있다. 다만, 도 6에 도시된 기준 전압 선택부(120)는 하나의 예시로서, 요구되는 조건에 따라 다양하게 설계 변경될 수 있다.
도 7은 도 1의 아날로그 투 디지털 컨버터에 구비된 디지털 신호 생성부의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 디지털 신호 생성부(180)는 카운터 블록(182), 제 1 저장 블록(184), 제 2 저장 블록(186) 및 뎃셈 블록(188)을 포함할 수 있다. 상술한 바와 같이, 디지털 신호 생성부(180)는 비교 결과 신호(CRS)에 기초하여 클럭 신호 카운트 방식 즉, 클럭 신호(CLK)를 카운트함으로써 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DS)를 생성할 수 있다.
카운터 블록(182)은 비교 결과 신호(CRS)에 기초하여 클럭 신호 카운트 방식으로 상위 비트들(CDC) 및 하위 비트들(FDC)을 계산할 수 있다. 구체적으로, 이미지 센서의 타이밍 컨트롤 회로에서 출력되는 제어 신호들에 기초하여, 카운터 블록(182)은 코스 비교 모드에서 코스 비교 모드가 시작할 때부터 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점까지 클럭 신호(CLK)를 카운트하여 그에 상응하는 상위 비트들(CDC)을 계산할 수 있고, 파인 비교 모드에서 비교 결과 신호(CRS)가 제 2 극성에서 제 1 극성으로 변경되는 제 2 시점부터 파인 비교 모드가 종료할 때까지 클럭 신호(CLK)를 카운트하여 그에 상응하는 하위 비트들(FDC)을 계산할 수 있다. 다만, 카운터 블록(182)이 상위 비트들(CDC)과 하위 비트들(FDC)을 계산하는 방식은 이에 한정되는 것이 아니다. 예를 들어, 카운터 블록(182)은 코스 비교 모드에서 코스 비교 모드가 시작할 때부터 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점 이후의 제 3 시점까지 클럭 신호(CLK)를 카운트하여 그에 상응하는 상위 비트들(CDC)을 계산한 후, 파인 비교 모드에서 파인 비교 모드가 시작할 때부터 비교 결과 신호(CRS)가 제 2 극성에서 제 1 극성으로 변경되는 제 2 시점까지 클럭 신호(CLK)를 카운트하여 그에 상응하는 하위 비트들(FDC)을 계산할 수도 있다. 상술한 바와 같이, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드와 파인 비교 모드의 이중 모드로 연속적인 동작을 수행하기 때문에, 디지털 신호(DS)를 상위 비트들(CDC)과 하위 비트들(FDC)로 나누어서, 코스 비교 모드에서는 상위 비트들(CDC)을 계산하고, 파인 비교 모드에서 하위 비트들(FDC)을 계산할 수 있다. 예를 들어, 아날로그 신호(즉, 픽셀 출력 전압)를 8비트의 디지털 신호(DS)로 변환하는 것으로 가정하면, 코스 비교 모드에서는 상위 4비트가 계산될 수 있고, 파인 비교 모드에서는 하위 4비트가 계산될 수 있다.
제 1 저장 블록(184)은 코스 비교 모드에서 상위 비트들(CDC)을 저장하고, 제 2 저장 블록(186)은 파인 비교 모드에서 하위 비트들(FDC)을 저장할 수 있다. 이를 위하여, 아날로그 투 디지털 컨버터(100)는 이미지 센서의 타이밍 컨트롤 회로에서 출력되는 제어 신호들에 기초하여, 코스 비교 모드에서 카운터 블록(182) 및 제 1 저장 블록(184)을 인에이블(enable)시키고, 파인 비교 모드에서는 카운터 블록(182) 및 제 2 저장 블록(186)을 인에이블시킬 수 있다. 구체적으로, 카운트 블록(182)이 코스 비교 모드에서 코스 비교 모드가 시작할 때부터 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점까지 클럭 신호(CLK)를 카운트하여 상위 비트들(CDC)을 생성하면, 제 1 저장 블록(184)은 상기 제 1 시점에서 상위 비트들(CDC)을 저장할 수 있다. 또한, 카운트 블록(182)이 파인 비교 모드에서 비교 결과 신호(CRS)가 제 2 극성에서 제 1 극성으로 변경되는 제 2 시점부터 파인 비교 모드가 종료할 때까지 클럭 신호(CLK)를 카운트하여 하위 비트들(FDC)을 생성하면, 제 2 저장 블록(186)은 파인 비교 모드의 종료 시점에서 하위 비트들(FDC)을 저장할 수 있다. 이 때, 제 1 저장 블록(184)과 제 2 저장 블록(186)은 각각 비트(bit)를 저장할 수 있는 복수의 저장 디바이스들 예를 들어, 복수의 래치들, 복수의 플립플롭들로 구현될 수 있으나, 이에 한정되는 것은 아니다. 이후, 덧셈 블록(188)은 제 1 저장 블록(184)과 제 2 저장 블록(186)에서 각각 출력되는 상위 비트들(CDC)과 하위 비트들(FDC)을 합하여 디지털 신호(DS)를 생성할 수 있다. 이후, 디지털 신호 생성부(180)에서 출력되는 디지털 신호(DS)는 이미지 센서의 디지털 신호 프로세싱 회로에 의하여 디스플레이 상에 이미지 신호로서 출력될 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(100)는 디지털 신호(DS)를 상위 비트들(CDC)과 하위 비트들(FDC)로 나누어서, 코스 비교 모드에서는 상위 비트들(CDC)을 계산하고, 파인 비교 모드에서 하위 비트들(FDC)을 계산하는 이중 모드로 연속적인 동작을 수행하기 때문에, 고속으로 픽셀 출력 전압(PV)을 디지털 신호(DS)로 변환할 수 있다. 다만, 도 7에 도시된 디지털 신호 생성부(180)는 하나의 예시로서, 요구되는 조건에 따라 다양하게 설계 변경될 수 있다.
도 8은 도 1의 아날로그 투 디지털 컨버터의 코스 비교 모드에서의 동작을 나타내는 순서도이다.
도 8을 참조하면, 아날로그 투 디지털 컨버터(100)는 선택 제어 신호에 기초하여 복수의 기준 전압들 중에서 선택 기준 전압을 선택(Step S110)할 수 있다. 이 때, 아날로그 투 디지털 컨버터(100)는 선택 기준 전압을 갱신하기 위한 선택 제어 신호가 입력되면 선택 기준 전압을 변경하고, 선택 기준 전압을 유지하기 위한 선택 제어 신호가 입력되면 선택 기준 전압을 변경하지 않을 수 있다. 이후, 아날로그 투 디지털 컨버터(100)는 선택 기준 전압, 픽셀 출력 전압, 램프 초기 전압 및 램프 전압을 비교(즉, [수식 1]을 이용하여 계산)하여 비교 결과 신호를 생성(Step S120)할 수 있다. 이 때, 비교 결과 신호는 선택 기준 전압과 픽셀 출력 전압 사이의 제 1 전압차에서 램프 전압과 램프 초기 전압 사이의 제 2 전압차를 감산한 후 전압 이득을 곱한 값에 상응할 수 있다. 상술한 바와 같이, 코스 비교 모드에서는 램프 전압이 램프 초기 전압에 상응하므로, 제 2 전압차는 실질적으로 0이 될 수 있다. 그 결과, 코스 비교 모드에서 비교 결과 신호는 실질적으로 선택 기준 전압과 픽셀 출력 전압 사이의 제 1 전압차에 의존할 수 있다. 이후, 아날로그 투 디지털 컨버터(100)는 비교 결과 신호가 제 1 극성에서 제 2 극성으로 변경되는지 여부를 판단(Step S130)할 수 있다. 이 때, 아날로그 투 디지털 컨버터(100)는 비교 결과 신호가 제 1 극성에서 제 2 극성으로 변경되지 않으면, 선택 제어 신호를 갱신(Step S140)하여 상기 단계들(Step S110, Step S120, Step S130)을 다시 수행하고, 비교 결과 신호가 제 1 극성에서 제 2 극성으로 변경되면, 선택 기준 전압을 최종 기준 전압으로 결정(Step S150)할 수 있다. 이 때, 최종 기준 전압이 비교 결과 신호가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점에서 결정되면, 상기 제 1 시점부터 코스 비교 모드가 종료할 때까지 최종 기준 전압은 유지될 수 있다. 실시예에 따라, 제 1 내지 제 n 기준 전압이 n이 클수록 기 설정된 전압만큼 작고, 제 1 내지 제 n 기준 전압이 선택 기준 전압으로서 순차적으로 출력되는 경우에는, 비교 결과 신호가 양의 극성에서 음의 극성으로 변경될 수 있고, 제 1 내지 제 n 기준 전압이 n이 클수록 기 설정된 전압만큼 크고, 제 1 내지 제 n 기준 전압이 선택 기준 전압으로서 순차적으로 출력되는 경우에는, 비교 결과 신호가 음의 극성에서 양의 극성으로 변경될 수 있다. 이후, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드의 시작 시점부터 비교 결과 신호가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점까지 클럭 신호를 카운트하여 상위 비트들을 계산할 수 있다.
도 9는 도 1의 아날로그 투 디지털 컨버터의 파인 비교 모드에서의 동작을 나타내는 순서도이다.
도 9를 참조하면, 아날로그 투 디지털 컨버터(100)는 램프 전압이 일정한 기울기로 증가 또는 감소(Step S210)하면, 최종 기준 전압, 픽셀 출력 전압, 램프 초기 전압 및 램프 전압을 비교(즉, [수식 1]을 이용하여 계산)하여 비교 결과 신호를 생성(Step S220)할 수 있다. 램프 전압은 이미지 센서의 램프 전압 생성 회로로부터 입력될 수 있으며, 코스 비교 모드에서는 램프 초기 전압으로 유지되다가, 파인 비교 모드에서 일정한 기울기로 증가 또는 감소할 수 있다. 이 때, 램프 전압은 파인 비교 모드에서 제 1 내지 제 n 기준 전압 사이의 전압차인 기 설정된 전압의 정수배만큼 증가 또는 감소할 수 있다. 한편, 비교 결과 신호는 최종 기준 전압과 픽셀 출력 전압 사이의 제 1 전압차에서 램프 전압과 램프 초기 전압 사이의 제 2 전압차를 감산한 후 전압 이득을 곱한 값에 상응할 수 있다. 상술한 바와 같이, 파인 비교 모드에서는 선택 기준 전압이 최종 기준 전압으로 유지되고 픽셀 출력 전압은 고정된 값이기 때문에, 최종 기준 전압과 픽셀 출력 전압 사이의 제 1 전압차는 상수(constant)로 취급될 수 있다. 따라서, 비교 결과 신호는 파인 비교 모드에서 실질적으로 램프 전압과 램프 초기 전압 사이의 제 2 전압차에 의존할 수 있으며, 제 2 전압차의 크기는 시간에 따라 커질 수 있다. 이후, 아날로그 투 디지털 컨버터(100)는 비교 결과 신호가 제 2 극성에서 제 1 극성으로 변경되는지 여부를 판단(Step S230)할 수 있다. 이 때, 아날로그 투 디지털 컨버터(100)는 비교 결과 신호가 제 2 극성에서 제 1 극성으로 변경되지 않으면, 상기 단계들(Step S210, Step S220, Step S230)을 다시 수행하고, 비교 결과 신호가 제 2 극성에서 제 1 극성으로 변경되면, 비교 결과 신호가 제 2 극성에서 제 1 극성으로 변경되는 제 2 시점부터 파인 비교 모드의 종료 시점까지 클럭 신호를 카운트하여 하위 비트들을 계산(Step S240)할 수 있다. 실시예에 따라, 제 1 내지 제 n 기준 전압이 n이 클수록 기 설정된 전압만큼 작고, 제 1 내지 제 n 기준 전압이 선택 기준 전압으로서 순차적으로 출력되는 경우에는, 비교 결과 신호가 음의 극성에서 양의 극성으로 변경될 수 있고, 제 1 내지 제 n 기준 전압이 n이 클수록 기 설정된 전압만큼 크고, 제 1 내지 제 n 기준 전압이 선택 기준 전압으로서 순차적으로 출력되는 경우에는, 비교 결과 신호가 양의 극성에서 음의 극성으로 변경될 수 있다.
도 10은 도 1의 아날로그 투 디지털 컨버터의 동작의 일 예를 나타내는 타이밍도이다.
도 10을 참조하면, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드와 파인 비교 모드의 이중 모드를 연속적으로 수행할 수 있다. 클럭 신호(CLK)는 코스 비교 모드와 파인 비교 모드에서 상위 비트들(MSBs)과 하위 비트들(LSBs)을 계산하기 위하여 계속적으로 입력될 수 있다. 램프 초기 전압(RIV)은 제 1 기준 전압(CV1)에 상응할 수 있고, 램프 전압(RV)은 코스 비교 모드에서 램프 초기 전압(RIV)으로 유지될 수 있다. 또한, 램프 전압(RV)은 파인 비교 모드에서 일정한 기울기로 커질 수 있다. 도 10에 도시된 바와 같이, 선택 기준 전압(CV)의 후보로서 제 1 내지 제 n 기준 전압(CV1, ..., CVn)이 존재하고, 제 1 내지 제 n 기준 전압(CV1, ..., CVn)은 n이 클수록 기 설정된 전압만큼 클 수 있다. 이 때, 제 1 내지 제 n 기준 전압(CV1, ..., CVn)은 선택 기준 전압(CV)으로 순차 선택될 수 있다. 또한, 램프 전압(RV)은 파인 비교 모드에서 제 1 내지 제 n 기준 전압(CV1, ..., CVn) 사이의 전압차인 기 설정된 전압(dV)의 정수배만큼 커질 수 있다. 다만, 도 10에서는 램프 전압(RV)이 파인 비교 모드에서 기 설정된 전압(dV)만큼 커지는 것이 도시되어 있다. 이와 같이, 램프 전압(RV)은 아날로그 투 디지털 컨버터(100)가 파인 비교 모드의 동작을 수행함에 있어서 비교 마진(comparison margin)을 확보할 수 있도록 기 설정된 전압(dV)의 정수배만큼 커지도록 설계될 수 있다. 그러나, 램프 전압(RV)이 커지는 폭이 클수록 파인 비교 모드가 지연되어 아날로그 투 디지털 컨버터(100)의 신호 변환 속도는 느려질 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(100)의 비교 마진과 신호 변환 속도는 서로 트래이드 오프(trade off) 관계에 있는 것이므로, 램프 전압(RV)이 커지는 폭은 요구되는 조건에 따라 다양하게 결정될 수 있다.
코스 비교 모드에서, 아날로그 투 디지털 컨버터(100)는 제 1 내지 제 n 기준 전압(CV1, ..., CVn)을 순차적으로 선택함으로써 선택 기준 전압(CV)을 결정할 수 있다. 예를 들어, 제 1 기준 전압(CV1)이 선택 기준 전압(CV)으로 선택되면, 제 1 기준 전압(CV1)은 픽셀 출력 전압(PV)과 비교되고, 픽셀 출력 전압(PV)이 제 1 기준 전압(CV1)보다 크기 때문에, 비교 결과 신호(CRS)는 제 1 극성(예를 들어, 음의 극성)을 가질 수 있다. 이후, 제 2 기준 전압(CV2)이 선택 기준 전압(CV)으로 선택되면, 제 2 기준 전압(CV2)은 픽셀 출력 전압(PV)과 비교되고, 픽셀 출력 전압(PV)이 제 2 기준 전압(CV2)보다 크기 때문에, 비교 결과 신호(CRS)는 역시 제 1 극성(예를 들어, 음의 극성)을 가질 수 있다. 이후, 제 3 기준 전압(CV3)이 선택 기준 전압(CV)으로 선택되면, 제 3 기준 전압(CV3)은 픽셀 출력 전압(PV)과 비교되고, 픽셀 출력 전압(PV)이 제 3 기준 전압(CV3)보다 작기 때문에, 비교 결과 신호(CRS)는 제 2 극성(예를 들어, 양의 극성)을 가질 수 있다. 이와 같이, 비교 결과 신호(CRS)가 제 1 극성(예를 들어, 음의 극성)에서 제 2 극성(예를 들어, 양의 극성)으로 변경되는 제 1 시점(T1)에 기초하여 최종 기준 전압(FCV)이 선택될 수 있다. 일 실시예에서, 제 3 기준 전압(CV3)이 선택 기준 전압(CV)으로 선택되었을 때, 비교 결과 신호(CRS)가 제 1 극성(예를 들어, 음의 극성)에서 제 2 극성(예를 들어, 양의 극성)으로 변경되므로, 제 3 기준 전압(CV3)이 최종 선택 전압(FCV)으로 결정될 수 있다. 한편, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드의 시작 시점부터 제 1 시점(T1)까지 클럭 신호(CLK)를 카운트함으로써 상위 비트들(MSBs)을 계산할 수 있다.
파인 비교 모드에서, 램프 전압(RV)이 일정한 기울기로 커짐에 따라 비교 결과 신호(CRS)는 변화하게 된다. 예를 들어, 최종 기준 전압(FCV)이 제 3 기준 전압(CV3)으로 결정되면, 파인 비교 모드의 시작 시점에서는 최종 기준 전압(FCV)과 픽셀 출력 전압(PV)의 제 1 전압차가 특정 전압(FV)만큼 될 수 있다. 이 때, 파인 비교 모드의 시작 시점에서 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 제 2 전압차는 0에 상응할 수 있다. 이후, 비교 결과 신호(CRS)가 최종 기준 전압(FCV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)이 비교(즉, [수식 1]을 이용하여 계산)됨으로써 계속적으로 생성될 수 있다. 이 때, 비교 결과 신호(CRS)는 램프 전압(RV)이 일정한 기울기로 커지기 때문에 점차 작아지게 되고, 아날로그 투 디지털 컨버터(100)는 비교 결과 신호(CRS)가 제 2 극성(예를 들어, 양의 극성)에서 제 1 극성(예를 들어, 음의 극성)으로 변경되는 제 2 시점(T2)부터 파인 비교 모드의 종료 시점까지 클럭 신호(CLK)를 카운트함으로써 하위 비트들(LSBs)을 계산할 수 있다. 이후, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드에서 계산된 상위 비트들(MSBs)과 파인 비교 모드에서 계산된 하위 비트들(LSBs)을 합하여 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DS)를 생성할 수 있다. 다만, 도 10에 도시된 상위 비트들(MSBs)과 하위 비트들(LSBs)의 계산은 하나의 예시로서, 그 계산 방식은 요구되는 조건에 따라 다양하게 변경될 수 있다. 예를 들어, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드의 시작 시점부터 제 3 시점까지 카운트하여 상위 비트들(MSBs)을 계산하고, 파인 비교 모드의 시작 시점부터 제 2 시점까지 카운트하여 하위 비트들(LSBs)을 계산한 후, 상위 비트들(MSBs)에서 하위 비트들(LSBs)을 감산하는 방식으로 디지털 신호(DS)를 생성할 수도 있다.
도 11은 도 1의 아날로그 투 디지털 컨버터의 동작의 다른 예를 나타내는 타이밍도이다.
도 11을 참조하면, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드와 파인 비교 모드의 이중 모드를 연속적으로 수행할 수 있다. 클럭 신호(CLK)는 코스 비교 모드와 파인 비교 모드에서 상위 비트들(MSBs)과 하위 비트들(LSBs)을 계산하기 위하여 계속적으로 입력될 수 있다. 램프 초기 전압(RIV)은 제 1 기준 전압(CV1)에 상응할 수 있고, 램프 전압(RV)은 코스 비교 모드에서 램프 초기 전압(RIV)으로 유지될 수 있다. 또한, 램프 전압(RV)은 파인 비교 모드에서 일정한 기울기로 작아질 수 있다. 도 11에 도시된 바와 같이, 선택 기준 전압(CV)의 후보로서 제 1 내지 제 n 기준 전압(CV1, ..., CVn)이 존재하고, 제 1 내지 제 n 기준 전압(CV1, ..., CVn)은 n이 클수록 기 설정된 전압만큼 작을 수 있다. 이 때, 제 1 내지 제 n 기준 전압(CV1, ..., CVn)은 선택 기준 전압(CV)으로 순차 선택될 수 있다. 또한, 램프 전압(RV)은 파인 비교 모드에서 제 1 내지 제 n 기준 전압(CV1, ..., CVn) 사이의 전압차인 기 설정된 전압(dV)의 정수배만큼 작아질 수 있다. 다만, 도 11에서는 램프 전압(RV)이 파인 비교 모드에서 기 설정된 전압(dV)만큼 작아지는 것이 도시되어 있다. 이와 같이, 램프 전압(RV)은 아날로그 투 디지털 컨버터(100)가 파인 비교 모드의 동작을 수행함에 있어서 비교 마진을 확보할 수 있도록 기 설정된 전압(dV)의 정수배만큼 작아지도록 설계될 수 있다. 그러나, 램프 전압(RV)이 작아지는 폭이 클수록 파인 비교 모드가 지연되어 아날로그 투 디지털 컨버터(100)의 신호 변환 속도는 느려질 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(100)의 비교 마진과 신호 변환 속도는 서로 트래이드 오프 관계에 있는 것이므로, 램프 전압(RV)이 작아지는 폭은 요구되는 조건에 따라 다양하게 결정될 수 있다.
코스 비교 모드에서, 아날로그 투 디지털 컨버터(100)는 제 1 내지 제 n 기준 전압(CV1, ..., CVn)을 순차적으로 선택함으로써 선택 기준 전압(CV)을 결정할 수 있다. 예를 들어, 제 1 기준 전압(CV1)이 선택 기준 전압(CV)으로 선택되면, 제 1 기준 전압(CV1)은 픽셀 출력 전압(PV)과 비교되고, 픽셀 출력 전압(PV)이 제 1 기준 전압(CV1)보다 작기 때문에, 비교 결과 신호(CRS)는 제 1 극성(예를 들어, 양의 극성)을 가질 수 있다. 이후, 제 2 기준 전압(CV2)이 선택 기준 전압(CV)으로 선택되면, 제 2 기준 전압(CV2)은 픽셀 출력 전압(PV)과 비교되고, 픽셀 출력 전압(PV)이 제 2 기준 전압(CV2)보다 크기 때문에, 비교 결과 신호(CRS)는 역시 제 1 극성(예를 들어, 양의 극성)을 가질 수 있다. 이후, 제 3 기준 전압(CV3)이 선택 기준 전압(CV)으로 선택되면, 제 3 기준 전압(CV3)은 픽셀 출력 전압(PV)과 비교되고, 픽셀 출력 전압(PV)이 제 3 기준 전압(CV3)보다 크기 때문에, 비교 결과 신호(CRS)는 제 2 극성(예를 들어, 음의 극성)을 가질 수 있다. 이와 같이, 비교 결과 신호(CRS)가 제 1 극성(예를 들어, 양의 극성)에서 제 2 극성(예를 들어, 음의 극성)으로 변경되는 제 1 시점(T1)에 기초하여 최종 기준 전압(FCV)이 선택될 수 있다. 일 실시예에서, 제 3 기준 전압(CV3)이 선택 기준 전압(CV)으로 선택되었을 때, 비교 결과 신호(CRS)가 제 1 극성(예를 들어, 양의 극성)에서 제 2 극성(예를 들어, 음의 극성)으로 변경되므로, 제 3 기준 전압(CV3)이 최종 선택 전압(FCV)으로 결정될 수 있다. 한편, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드의 시작 시점부터 제 1 시점(T1)까지 클럭 신호(CLK)를 카운트함으로써 상위 비트들(MSBs)을 계산할 수 있다.
파인 비교 모드에서, 램프 전압(RV)이 일정한 기울기로 작아짐에 따라 비교 결과 신호(CRS)는 변화하게 된다. 예를 들어, 최종 기준 전압(FCV)이 제 3 기준 전압(CV3)으로 결정되면, 파인 비교 모드의 시작 시점에서는 최종 기준 전압(FCV)과 픽셀 출력 전압(PV)의 제 1 전압차가 특정 전압(FV)만큼 될 수 있다. 이 때, 파인 비교 모드의 시작 시점에서 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 제 2 전압차는 0에 상응할 수 있다. 이후, 비교 결과 신호(CRS)가 최종 기준 전압(FCV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)이 비교(즉, [수식 1]을 이용하여 계산)됨으로써 계속적으로 생성될 수 있다. 이 때, 비교 결과 신호(CRS)는 램프 전압(RV)이 일정한 기울기로 작아지기 때문에 점차 커지게 되고, 아날로그 투 디지털 컨버터(100)는 비교 결과 신호(CRS)가 제 2 극성(예를 들어, 음의 극성)에서 제 1 극성(예를 들어, 양의 극성)으로 변경되는 제 2 시점(T2)부터 파인 비교 모드의 종료 시점까지 클럭 신호(CLK)를 카운트함으로써 하위 비트들(LSBs)을 계산할 수 있다. 이후, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드에서 계산된 상위 비트들(MSBs)과 파인 비교 모드에서 계산된 하위 비트들(LSBs)을 합하여 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DS)를 생성할 수 있다. 다만, 도 11에 도시된 상위 비트들(MSBs)과 하위 비트들(LSBs)의 계산은 하나의 예시로서, 그 계산 방식은 요구되는 조건에 따라 다양하게 변경될 수 있다. 예를 들어, 아날로그 투 디지털 컨버터(100)는 코스 비교 모드의 시작 시점부터 제 3 시점까지 카운트하여 상위 비트들(MSBs)을 계산하고, 파인 비교 모드의 시작 시점부터 제 2 시점까지 카운트하여 하위 비트들(LSBs)을 계산한 후, 상위 비트들(MSBs)에서 하위 비트들(LSBs)을 감산하는 방식으로 디지털 신호(DS)를 생성할 수도 있다.
도 12는 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 12를 참조하면, 아날로그 투 디지털 컨버터(200)는 기준 전압 선택부(220), 멀티 입력 비교부(240), 선택 제어 신호 생성부(260) 및 디지털 신호 생성부(280)를 포함할 수 있다. 실시예에 따라, 아날로그 투 디지털 컨버터(200)는 상관 이중 샘플링부(250) 및/또는 램프 오프셋 제거부(255)를 더 포함할 수 있다. 기준 전압 선택부(220), 멀티 입력 비교부(240), 선택 제어 신호 생성부(260) 및 디지털 신호 생성부(280)에 대해서는 도 1을 참조하여 설명한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
상관 이중 샘플링부(250)는 픽셀 출력 전압(PV)에 대하여 상관 이중 샘플링 동작을 수행할 수 있다. 즉, 상관 이중 샘플링부(250)에 의하여 아날로그 투 디지털 컨버터(200)는 리셋 전압(reset voltage)에 대한 아날로그 투 디지털 변환을 수행함으로써 제 1 디지털 신호를 생성하고, 광전 변환 전압(conversion voltage)에 대한 아날로그 투 디지털 변환을 수행함으로써 제 2 디지털 신호를 생성한 후, 제 1 디지털 신호에서 제 2 디지털 신호를 감산한 값에 상응하는 디지털 신호(DS)를 출력할 수 있다. 이러한 상관 이중 샘플링 동작은 단위 픽셀에서 출력되는 리셋 전압과 광전 변환 전압이 액티브 픽셀 어레이의 공정 오차 또는 아날로그 투 디지털 변환 동작에서 발생할 수 있는 오프셋 전압을 동일하게 포함하고 있으므로, 리셋 전압에서 광전 변환 전압을 감산함으로써 이러한 오프셋 전압을 제거하기 위한 것이다. 여기서, 리셋 전압은 단위 픽셀의 특정 노이즈에 의하여 단위 픽셀에서 출력되는 픽셀 출력 전압(PV)을 의미하고, 광전 변환 전압은 광전 변환에 의하여 단위 픽셀에서 출력되는 픽셀 출력 전압(PV)을 의미한다. 예를 들어, 단위 픽셀이 포토다이오드(photodiode), 트랜스퍼(transfer) 트랜지스터, 리셋(reset) 트랜지스터, 소스 폴로워(source follower) 트랜지스터, 셀렉트(select) 트랜지스터 및 바이어스(bias) 트랜지스터로 이루어진 5-트랜지스터 구조를 갖는 경우, 리셋 전압은 단위 픽셀에서 트랜스퍼 트랜지스터가 턴오프되고 리셋 트랜지스터가 턴온되었을 때, 소스 폴로워 트랜지스터 및 셀렉트 트랜지스터를 거쳐 출력되는 픽셀 출력 전압(PV)에 상응할 수 있고, 광전 변환 전압은 포토다이오드에 의해 생성된 전하가 센싱 노드에 저장된 후, 트랜스퍼 트랜지스터, 소스 폴로워 트랜지스터 및 셀렉트 트랜지스터를 거쳐 출력되는 픽셀 출력 전압(PV)에 상응할 수 있다.
일 실시예에서, 상관 이중 샘플링부(250)는 픽셀 출력 전압(PV)의 입력 단자와 멀티 입력 비교부(240)의 입력 단자 사이에 연결되는 제 1 커패시터 및 멀티 입력 비교부(240)의 입력 단자와 멀티 입력 비교부(240)의 출력 단자 사이에 연결되는 제 1 스위치를 포함할 수 있다. 이 때, 제 1 스위치는 오토 제로 모드(auto zero mode)에서 턴온되고, 리셋 전압의 아날로그 투 디지털 변환 동작 및 광전 변환 전압의 아날로그 투 디지털 변환 동작의 코스 비교 모드 및 파인 비교 모드에서는 턴오프될 수 있다. 구체적으로, 상관 이중 샘플링부(250)는 오토 제로 모드에서 제 1 스위치를 턴온시킴으로써 픽셀 출력 전압(PV)의 입력 단자와 멀티 입력 비교부(240)의 출력 단자를 제 1 커패시터를 통해 연결시킬 수 있다. 그 결과, 멀티 입력 비교부(240)의 입력 단자와 멀티 입력 비교부(240)의 출력 단자가 서로 연결되어 아날로그 투 디지털 컨버터(200)는 리셋 전압에 대한 아날로그 투 디지털 변환 동작 및 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작을 준비할 수 있다. 이후, 상관 이중 샘플링부(250)는 리셋 전압의 아날로그 투 디지털 변환 동작 및 광전 변환 전압의 아날로그 투 디지털 변환 동작의 코스 비교 모드 및 파인 비교 모드에서 제 1 스위치를 턴오프시킴으로써 멀티 입력 비교부(240)의 입력 단자와 멀티 입력 비교부(240)의 출력 단자를 서로 차단시킬 수 있다. 그 결과, 멀티 입력 비교부(240)는 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 비교하여 비교 결과 신호(CRS)를 생성할 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(200)는 상관 이중 샘플링부(250)에 의하여 리셋 전압에 상응하는 제 1 디지털 신호와 광전 변환 전압에 상응하는 제 2 디지털 신호의 차에 해당하는 디지털 신호(DS)를 출력할 수 있으므로, 액티브 픽셀 어레이의 공정 오차 또는 아날로그 투 디지털 변환 동작에서 발생할 수 있는 오프셋 전압을 제거할 수 있다.
램프 오프셋 제거부(255)는 램프 초기 전압(RIV)과 램프 전압(RV)에 대하여 램프 오프셋 제거 동작을 수행할 수 있다. 즉, 램프 오프셋 제거부(255)는 오토 제로 모드에서 램프 초기 전압(RIV)의 입력 단자, 램프 전압(RV)의 입력 단자 및 멀티 입력 비교부(240)의 입력 단자를 서로 연결함으로써 램프 초기 전압(RIV)과 램프 전압(RV) 사이의 오프셋 전압을 제거할 수 있다. 상술한 바와 같이, 멀티 입력 비교부(240)에는 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)이 입력되어 서로 비교됨으로써 비교 결과 신호(CRS)가 생성될 수 있다. 이 때, 램프 전압(RV)과 램프 초기 전압(RIV)은 코스 비교 모드에서 동일한 레벨을 가짐으로써, 비교 결과 신호(CRS)에 실질적으로 영향을 주지 않아야 한다. 그러나, 램프 전압(RV)과 램프 초기 전압(RIV)이 동일하게 인가되더라도, 외부 노이즈 등에 의하여 램프 전압(RV)과 램프 초기 전압(RIV) 사이에 오프셋 전압이 발생되어, 코스 비교 모드에서 램프 전압(RV)과 램프 초기 전압(RIV)이 서로 다른 레벨을 가질 수 있다. 이에, 램프 오프셋 제거부(255)는 오토 제로 모드에서 램프 초기 전압(RIV)과 램프 전압(RV) 사이의 오프셋 전압을 제거할 수 있다. 일 실시예에서, 램프 오프셋 제거부(255)는 램프 초기 전압(RIV)의 입력 단자와 멀티 입력 비교부(240)의 입력 단자 사이에 연결되는 제 2 커패시터 및 램프 전압(RV)의 입력 단자와 멀티 입력 비교부(240)의 입력 단자 사이에 연결되는 제 2 스위치를 포함할 수 있다. 이 때, 제 2 스위치는 오토 제로 모드에서 턴온되고, 리셋 전압의 아날로그 투 디지털 변환 동작 및 광전 변환 전압의 아날로그 투 디지털 변환 동작의 코스 비교 모드 및 파인 비교 모드에서는 턴오프될 수 있다. 그 결과, 오토 제로 모드에서 제 2 스위치가 턴온됨에 따라, 램프 전압(RV)의 입력 단자, 램프 초기 전압(RIV)의 입력 단자 및 멀티 입력 비교부(240)의 입력 단자가 제 2 커패시터를 통해 연결됨으로써 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 오프셋 전압이 제거될 수 있다. 이와 같이, 램프 오프셋 제거부(255)는 코스 비교 모드에서 램프 전압(RV)과 램프 초기 전압(RIV)이 불일치함에 따라 발생하는 오차를 방지할 수 있다.
이와 같이, 아날로그 투 디지털 컨버터(200)는 하나의 램프 전압(RV)을 이용하기 때문에 종래의 아날로그 투 디지털 컨버터의 문제점이었던 램프 전압 사이의 기울기 부정합 및 오프셋 부정합을 방지할 수 있다. 또한, 멀티 입력 비교부(240)를 중심으로 기준 전압 선택부(220), 선택 제어 신호 생성부(260) 및 디지털 신호 생성부(280)가 상호 간에 피드백하여 동작하기 때문에, 아날로그 투 디지털 컨버터(200)는 코스 비교 모드와 파인 비교 모드의 이중 모드로 연속적인 동작을 수행하면서도, 샘플링 커패시터를 구비하지 않을 수 있다. 따라서, 종래의 아날로그 투 디지털 컨버터의 문제점이었던 샘플링 커패시터에 기인한 시간 잡음 및 전력 소모가 방지될 수 있다. 나아가, 아날로그 투 디지털 컨버터(200)는 상관 이중 샘플링부(250)를 구비하여 액티브 픽셀 어레이의 공정 오차 또는 아날로그 투 디지털 변환 동작에서 발생할 수 있는 오프셋 전압을 제거할 수 있고, 램프 오프셋 제거부(255)를 구비하여 코스 비교 모드에서 램프 전압(RV)과 램프 초기 전압(RIV)이 불일치함에 따라 발생하는 오차까지 방지할 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(200)는 선형성 특성 및 열 고정 패턴 노이즈 특성 등이 개선되기 때문에, 아날로그 투 디지털 컨버터(200)를 포함하는 이미지 센서는 고품질의 이미지를 생성할 수 있다. 나아가, 아날로그 투 디지털 컨버터(200)는 간단한 구조로 제조되기 때문에 이미지 센서의 단위 픽셀들의 개수 및 프레임 레이트가 증가하거나, 또는 비트 해상도가 증가하더라도, 소비 전력을 상대적으로 적게 소모면서도 신호 변환 시간을 크게 감소시킬 수 있다. 이에, 아날로그 투 디지털 컨버터(200)는 고화소의 이미지 센서에 널리 적용될 수 있다. 한편, 이미지 센서는 액티브 픽셀 어레이에 연결되는 컬럼 라인(column line)들의 수만큼 아날로그 투 디지털 컨버터(200)를 포함하고, 액티브 픽셀 어레이에 연결되는 컬럼 라인들은 각각 아날로그 투 디지털 컨버터(200)들과 연결될 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(200)는 컬럼 아날로그 투 디지털 변환 방식에 적용될 수 있으나, 이에 한정되는 것은 아니다.
도 13은 도 12의 아날로그 투 디지털 컨버터에 구비된 상관 이중 샘플링부를 나타내는 회로도이다.
도 13을 참조하면, 상관 이중 샘플링부(250)는 제 1 커패시터(252) 및 제 1 스위치(254)를 포함할 수 있다. 상술한 바와 같이, 상관 이중 샘플링부(250)는 픽셀 출력 전압(PV)에 대하여 상관 이중 샘플링 동작을 수행할 수 있다.
제 1 커패시터(252)는 픽셀 출력 전압(PV)의 입력 단자와 멀티 입력 비교부(240)의 입력 단자 사이에 연결될 수 있다. 즉, 제 1 커패시터(252)의 제 1 단자는 픽셀 출력 전압(PV)의 입력 단자에 연결되고, 재 1 커패시터(252)의 제 2 단자는 멀티 입력 비교부(240)의 입력 단자 및 제 1 스위치(254)의 제 1 단자에 연결될 수 있다. 또한, 제 1 스위치(254)는 멀티 입력 비교부(240)의 입력 단자와 멀티 입력 비교부(240)의 출력 단자 사이에 연결될 수 있다. 즉, 제 1 스위치(254)의 제 1 단자는 제 1 커패시터(252)의 제 2 단자에 연결되고, 제 1 스위치(254)의 제 2 단자는 멀티 입력 비교부(240)의 출력 단자에 연결될 수 있다. 상술한 바와 같이, 제 1 스위치(254)는 오토 제로 모드에서 턴온되고, 리셋 전압의 아날로그 투 디지털 변환 동작 및 광전 변환 전압의 아날로그 투 디지털 변환 동작의 코스 비교 모드 및 파인 비교 모드에서는 턴오프될 수 있다. 그 결과, 오토 제로 모드에서 멀티 입력 비교부(240)의 입력 단자와 멀티 입력 비교부(240)의 출력 단자가 서로 연결되어 리셋 전압에 대한 아날로그 투 디지털 변환 동작 및 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작이 준비될 수 있고, 아날로그 투 디지털 변환 동작 및 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작의 코스 비교 모드 및 파인 비교 모드에서는 멀티 입력 비교부(240)로 하여금 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 비교하여 비교 결과 신호(CRS)를 생성하도록 할 수 있다. 그 결과, 상관 이중 샘플링부(250)에 의하여 액티브 픽셀 어레이의 공정 오차 또는 아날로그 투 디지털 변환 동작에서 발생할 수 있는 오프셋 전압이 제거되므로, 아날로그 투 디지털 컨버터(200)는 단위 픽셀에서 출력되는 아날로그 신호(즉, 리셋 전압-광전 변환 전압)를 디지털 신호(DS)로 정확하게 변환할 수 있다. 다만, 도 13에 도시된 상관 이중 샘플링부(250)는 하나의 예시로서, 요구되는 조건에 따라 다양하게 설계 변경될 수 있다.
도 14는 도 12의 아날로그 투 디지털 컨버터에 구비된 램프 오프셋 제거부를 나타내는 회로도이다.
도 14를 참조하면, 램프 오프셋 제거부(255)는 제 2 커패시터(257) 및 제 2 스위치(259)를 포함할 수 있다. 상술한 바와 같이, 램프 오프셋 제거부(255)는 램프 초기 전압(RIV)과 램프 전압(RV)에 대하여 램프 오프셋 제거 동작을 수행할 수 있다.
제 2 커패시터(257)는 램프 초기 전압(RIV)의 입력 단자와 멀티 입력 비교부(240)의 입력 단자 사이에 연결될 수 있다. 즉, 제 2 커패시터(257)의 제 1 단자는 램프 초기 전압(RIV)의 입력 단자에 연결되고, 제 2 커패시터(257)의 제 2 단자는 멀티 입력 비교부(240)의 제 1 입력 단자에 연결될 수 있다. 제 2 스위치(259)는 램프 전압(RV)의 입력 단자와 멀티 입력 비교부(240)의 입력 단자 사이에 연결될 수 있다. 즉, 제 2 스위치(259)의 제 1 단자는 램프 전압(RV)의 입력 단자에 연결되고, 제 2 스위치(259)의 제 2 단자는 제 2 커패시터(257)의 제 2 단자에 연결될 수 있다. 또한, 램프 전압(RV)의 입력 단자는 멀티 입력 비교부(240)의 제 2 입력 단자에 연결될 수 있다. 제 2 스위치(259)는 오토 제로 모드에서 턴온되고, 리셋 전압의 아날로그 투 디지털 변환 동작 및 광전 변환 전압의 아날로그 투 디지털 변환 동작의 코스 비교 모드 및 파인 비교 모드에서는 턴오프될 수 있다. 그 결과, 오토 제로 모드에서 제 2 스위치(259)가 턴온됨에 따라 램프 전압(RV)의 입력 단자, 램프 초기 전압(RIV)의 입력 단자 및 멀티 입력 비교부(240)의 제 1 및 제 2 입력 단자가 제 2 커패시터를 통해 연결됨으로써 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 오프셋 전압이 제거될 수 있다. 따라서, 램프 오프셋 제거부(255)에 의하여 코스 비교 모드에서 램프 전압(RV)과 램프 초기 전압(RIV)의 불일치에서 기인하는 오차가 방지되므로, 아날로그 투 디지털 컨버터(200)는 단위 픽셀에서 출력되는 아날로그 신호(즉, 픽셀 출력 전압(PV))를 디지털 신호(DS)로 정확하게 변환할 수 있다. 다만, 도 14에 도시된 램프 오프셋 제거부(255)는 하나의 예시로서, 요구되는 조건에 따라 다양하게 설계 변경될 수 있다.
도 15는 도 12의 아날로그 투 디지털 컨버터에서 상관 이중 샘플링부 및 램프 오프셋 제거부가 동시에 구비된 일 예를 나타내는 회로도이다.
도 15를 참조하면, 아날로그 투 디지털 컨버터(200)는 상관 이중 샘플링부(250)와 램프 오프셋 제거부(255)를 동시에 구비할 수 있다. 상술한 바와 같이, 상관 이중 샘플링부(250)는 픽셀 출력 전압(PV)에 대하여 상관 이중 샘플링 동작을 수행할 수 있고, 램프 오프셋 제거부(255)는 램프 초기 전압(RIV)과 램프 전압(RV)에 대하여 램프 오프셋 제거 동작을 수행할 수 있다. 상관 이중 샘플링부(250) 및 램프 오프셋 제거부(255)에 대해서는 도 13 및 도 14를 참조하여 설명한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
도 16은 도 12의 아날로그 투 디지털 컨버터의 동작을 나타내는 순서도이다.
도 16을 참조하면, 아날로그 투 디지털 컨버터(200)는 오토 제로 동작을 수행(Step S320)한 이후에, 리셋 전압(reset voltage)에 대한 아날로그 투 디지털 변환 동작을 수행(Step S340)하고, 광전 변환 신호(conversion voltage)에 대한 아날로그 투 디지털 변환 동작을 수행(Step S360)할 수 있다. 상술한 바와 같이, 아날로그 투 디지털 컨버터(200)는 상관 이중 샘플링 동작을 수행할 수 있다. 이를 위하여, 아날로그 투 디지털 컨버터(200)는 상관 이중 샘플링 동작을 수행하는 상관 이중 샘플링부(250)를 구비할 수 있다. 따라서, 아날로그 투 디지털 컨버터(200)는 리셋 전압에 대한 아날로그 투 디지털 변환을 수행함으로써 제 1 디지털 신호를 생성하고, 광전 변환 전압에 대한 아날로그 투 디지털 변환을 수행함으로써 제 2 디지털 신호를 생성한 후, 제 1 디지털 신호에서 제 2 디지털 신호를 감산한 값에 상응하는 디지털 신호(DS)를 출력할 수 있다. 그 결과, 아날로그 투 디지털 컨버터(200)는 액티브 픽셀 어레이의 공정 오차 또는 아날로그 투 디지털 변환 동작에서 발생할 수 있는 오프셋 전압을 제거할 수 있다. 이에 대해서는 도 17을 참조하여 자세하게 설명하기로 한다.
도 17은 도 12의 아날로그 투 디지털 컨버터의 동작의 일 예를 나타내는 타이밍도이다.
도 17을 참조하면, 아날로그 투 디지털 컨버터(200)는 상관 이중 샘플링 동작을 수행하기 위하여 오토 제로 동작을 수행한 이후에, 리셋 전압에 대한 아날로그 투 디지털 변환 동작을 수행하고, 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작을 수행할 수 있다. 도 17에 도시된 바와 같이, 아날로그 투 디지털 컨버터(200)는 리셋 전압에 대한 아날로그 투 디지털 변환 동작을 수행함에 있어서 코스 비교 모드(CC MODE)와 파인 비교 모드(FC MODE)의 이중 모드를 연속적으로 수행할 수 있고, 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작을 수행함에 있어서도 코스 비교 모드(CC MODE)와 파인 비교 모드(FC MODE)의 이중 모드를 연속적으로 수행할 수 있다. 상술한 바와 같이, 아날로그 투 디지털 컨버터(200)는 리셋 전압에 대한 아날로그 투 디지털 변환 동작을 수행하여 제 1 디지털 신호를 생성하고, 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작을 수행하여 제 2 디지털 신호를 생성한 후, 제 1 디지털 신호에서 제 2 디지털 신호를 감산한 값에 상응하는 디지털 신호(DS)를 출력할 수 있다. 이를 위하여, 아날로그 투 디지털 컨버터(200)는 오토 제로 동작, 리셋 전압에 대한 아날로그 투 디지털 변환 동작 및 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작 순으로 상관 이중 샘플링 동작을 수행할 수 있다. 우선, 아날로그 투 디지털 컨버터(200)는 아날로그 투 디지털 변환 동작을 수행하기에 앞서, 오토 제로 동작을 수행할 수 있다. 일 실시예에서, 오토 제로 동작은 이미지 센서의 타이밍 컨트롤 회로에서 출력되는 스위칭 신호(SW)에 기초(예를 들어, 스위칭 신호(SW)가 활성화)하여 상관 이중 샘플링부(250)의 제 1 스위치를 턴온시킴으로써 이루어질 수 있다. 그 결과, 상관 이중 샘플링부(250)에 의하여 멀티 입력 비교부(240)의 입력 단자와 멀티 입력 비교부(240)의 출력 단자가 서로 연결되기 때문에, 리셋 전압에 대한 아날로그 투 디지털 변환 동작 및 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작은 준비될 수 있다. 이후, 이미지 센서의 타이밍 컨트롤 회로에서 출력되는 스위칭 신호(SW)에 기초(예를 들어, 스위칭 신호(SW)가 비활성화)하여 오토 제로 동작은 종료될 수 있다.
아날로그 투 디지털 컨버터(200)는 이미지 센서의 타이밍 컨트롤 회로로부터 출력되는 초기 제어 전압(RN)에 기초하여 기준 전압 선택부(220)를 초기화시킬 수 있다. 그 결과, 제 1 기준 전압이 결정될 수 있다. 일 실시예에서, 제 1 기준 전압은 램프 초기 전압(RIV)에 상응할 수 있다. 이후, 리셋 전압에 대한 아날로그 투 디지털 변환 동작이 수행될 수 있다. 상술한 바와 같이, 리셋 전압에 대한 아날로그 투 디지털 변환 동작은 코스 비교 모드와 파인 비교 모드의 이중 모드가 연속적으로 수행되는 방식으로 이루어질 수 있다. 코스 비교 모드에서 제 1 내지 제 n 기준 전압(CV1, ..., CVn)이 순차적으로 선택됨으로써 선택 기준 전압(CV)이 결정되고, 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점의 선택 기준 전압(CV)이 최종 기준 전압으로 선택될 수 있다. 도 17에서는 제 1 내지 제 n 기준 전압(CV1, ..., CVn)이 n이 클수록 기 설정된 레벨(dV)만큼 작은 예가 도시되어 있다. 한편, 비교 결과 신호(CRS)는 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)이 비교(즉, [수식 1]을 이용하여 계산)됨으로써 계속적으로 생성될 수 있다. 이 때, 아날로그 투 디지털 컨버터(200)는 코스 비교 모드의 시작 시점부터 비교 결과 신호(CRS)가 제 1 극성(예를 들어, 양의 극성)에서 제 2 극성(예를 들어, 음의 극성)으로 변경되는 제 1 시점까지 클럭 신호(CLK)를 카운트함으로써 픽셀 출력 전압(PV)인 리셋 전압의 상위 비트들(MSBs)을 계산할 수 있다. 이후, 파인 비교 모드에서 램프 전압(RV)이 일정한 기울기로 작아짐에 따라 비교 결과 신호(CRS)는 변화하게 된다. 상술한 바와 같이, 램프 전압(RV)은 파인 비교 모드에서 일정한 기울기로 기 설정된 전압(dV)의 정수배만큼 작아질 수 있는데, 도 17에서는 파인 비교 모드에서 램프 전압(RV)이 기 설정된 전압(dV)의 두 배만큼 작아지는 예가 도시되어 있다. 한편, 비교 결과 신호(CRS)는 최종 기준 전압(FCV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)이 비교(즉, [수식 1]을 이용하여 계산)됨으로써 계속적으로 생성될 수 있다. 이 때, 아날로그 투 디지털 컨버터(200)는 비교 결과 신호(CRS)가 제 2 극성(예를 들어, 음의 극성)에서 제 1 극성(예를 들어, 양의 극성)으로 변경되는 제 2 시점부터 파인 비교 모드의 종료 시점까지 클럭 신호(CLK)를 카운트함으로써 픽셀 출력 전압(PV)인 리셋 전압의 하위 비트들(LSBs)을 계산할 수 있다. 이후, 아날로그 투 디지털 컨버터(200)는 코스 비교 모드에서 계산된 리셋 전압의 상위 비트들(MSBs)과 파인 비교 모드에서 계산된 리셋 전압의 하위 비트들(LSBs)을 합하여 리셋 전압에 상응하는 제 1 디지털 신호를 생성할 수 있다.
아날로그 투 디지털 컨버터(200)는 이미지 센서의 타이밍 컨트롤 회로로부터 출력되는 초기 제어 전압(RN)에 기초하여 기준 전압 선택부(220)를 다시 초기화시킬 수 있다. 그 결과, 제 1 기준 전압이 결정될 수 있다. 일 실시예에서, 제 1 기준 전압은 램프 초기 전압(RIV)에 상응할 수 있다. 이후, 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작이 수행될 수 있다. 상술한 바와 같이, 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작은 코스 비교 모드와 파인 비교 모드의 이중 모드가 연속적으로 수행되는 방식으로 이루어질 수 있다. 코스 비교 모드에서 제 1 내지 제 n 기준 전압(CV1, ..., CVn)이 순차적으로 선택됨으로써 선택 기준 전압(CV)이 결정되고, 비교 결과 신호(CRS)가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점의 선택 기준 전압(CV)이 최종 기준 전압으로 선택될 수 있다. 도 15에서는 제 1 내지 제 n 기준 전압(CV1, ..., CVn)이 n이 클수록 기 설정된 레벨(dV)만큼 작아지는 예가 도시되어 있다. 비교 결과 신호(CRS)는 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)이 비교(즉, [수식 1]을 이용하여 계산)됨으로써 계속적으로 생성될 수 있다. 이 때, 아날로그 투 디지털 컨버터(200)는 코스 비교 모드의 시작 시점부터 비교 결과 신호(CRS)가 제 1 극성(예를 들어, 양의 극성)에서 제 2 극성(예를 들어, 음의 극성)으로 변경되는 제 1 시점까지 클럭 신호(CLK)를 카운트함으로써 픽셀 출력 전압(PV)인 광전 변환 전압의 상위 비트들(MSBs)을 계산할 수 있다. 이후, 파인 비교 모드에서 램프 전압(RV)이 일정한 기울기로 작아짐에 따라 비교 결과 신호(CRS)는 변화하게 된다. 상술한 바와 같이, 램프 전압(RV)은 파인 비교 모드에서 일정한 기울기로 기 설정된 전압(dV)의 정수배만큼 작아질 수 있는데, 도 17에서는 파인 비교 모드에서 램프 전압(RV)이 기 설정된 전압(dV)의 두 배만큼 작아지는 예가 도시되어 있다. 한편, 비교 결과 신호(CRS)는 최종 기준 전압(FCV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)이 비교(즉, [수식 1]을 이용하여 계산)됨으로써 계속적으로 생성될 수 있다. 이 때, 아날로그 투 디지털 컨버터(200)는 비교 결과 신호(CRS)가 제 2 극성(예를 들어, 음의 극성)에서 제 1 극성(예를 들어, 양의 극성)으로 변경되는 제 2 시점부터 파인 비교 모드의 종료 시점까지 클럭 신호(CLK)를 카운트함으로써 픽셀 출력 전압(PV)인 광전 변환 전압의 하위 비트들(LSBs)을 계산할 수 있다. 이후, 아날로그 투 디지털 컨버터(200)는 코스 비교 모드에서 계산된 광전 변환 전압의 상위 비트들(MSBs)과 파인 비교 모드에서 계산된 광전 변환 전압의 하위 비트들(LSBs)을 합하여 광전 변환 전압에 상응하는 제 2 디지털 신호를 생성할 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(200)는 상관 이중 샘플링 동작을 수행함으로써 리셋 전압에 상응하는 제 1 디지털 신호에서 광전 변환 전압에 상응하는 제 2 디지털 신호를 감산한 값에 상응하는 디지털 신호(DS)를 출력할 수 있다.
도 18은 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 18을 참조하면, 아날로그 투 디지털 컨버터(700)는 기준 전압 선택부(720), 멀티 입력 비교부(740), 선택 제어 신호 생성부(760), 디지털 신호 생성부(780) 및 상위 비트 생성부(790)를 포함할 수 있다.
기준 전압 선택부(720)는 선택 제어 신호(SCS)에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 선택 기준 전압(CV)으로 출력할 수 있다. 이 때, 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)는 코스 비교 모드에서 최종 기준 전압(FCV)이 결정되기 전까지 입력되고, 선택 기준 전압(CV)을 유지하기 위한 선택 제어 신호(SCS)는 코스 비교 모드에서 최종 기준 전압(FCV)이 결정된 후부터 파인 비교 모드가 종료될 때까지 입력될 수 있다. 일 실시예에서, 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함할 수 있고, 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 크거나 작을 수 있다. 기준 전압 선택부(720)는 코스 비교 모드에서 최종 기준 전압(FCV)이 결정될 때까지 이진 탐색 트리 알고리즘(binary search tree algorithm)으로 제 1 내지 제 n 기준 전압 중에서 하나를 선택 기준 전압(CV)으로 선택할 수 있다. 그 결과, 선택 기준 전압(CV)으로 제 1 내지 제 n 기준 전압을 순차 선택하는 것과 비교하여, 코스 비교 모드의 수행 시간이 짧아지므로, 아날로그 투 디지털 컨버터(700)는 고속으로 동작할 수 있다.
멀티 입력 비교부(740)는 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 입력받기 위한 복수의 입력 단자들을 포함하고, 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 비교함으로써 비교 결과 신호(CRS)를 생성할 수 있다. 멀티 입력 비교부(740)가 비교 결과 신호(CRS)를 생성함에 있어서, 코스 비교 모드에서는 램프 전압(RV)이 램프 초기 전압(RIV)으로 유지되어 제 2 전압차가 0이 되므로, 비교 결과 신호(CRS)는 실질적으로 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차에 의존할 수 있고, 파인 비교 모드에서는 선택 기준 전압(CV)이 최종 기준 전압(FCV)으로 유지되고 픽셀 출력 전압(PV)은 고정된 값이므로, 비교 결과 신호(CRS)는 실질적으로 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 제 2 전압차에 의존할 수 있다.
선택 제어 신호 생성부(760)는 비교 결과 신호(CRS) 및 비교 모드 신호(SC)에 기초하여 선택 제어 신호(SCS)를 생성할 수 있다. 예를 들어, 아날로그 투 디지털 컨버터(700)의 코스 비교 모드는 비교 모드 신호(SC)가 제 1 논리 레벨을 갖는 구간에 상응할 수 있고, 아날로그 투 디지털 컨버터(700)의 파인 비교 모드는 비교 모드 신호(SC)가 제 2 논리 레벨을 갖는 구간에 상응할 수 있다. 구체적으로, 선택 제어 신호 생성부(760)는 코스 비교 모드에서 비교 결과 신호(CRS)가 가장 작은 값을 갖는 제 1 시점(즉, 최종 기준 전압(FCV)이 결정되기 전)까지 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)를 출력할 수 있고, 상기 제 1 시점부터 파인 비교 모드가 종료할 때까지 최종 기준 전압(FCV)을 유지하기 위한 선택 제어 신호(SCS)를 생성할 수 있다.
상위 비트 생성부(790)는 코스 비교 모드에서 비교 결과 신호(CRS)에 기초하여 연속 근사(successive approximation) 방식으로 상위 비트들(CDC)을 생성할 수 있다. 일 실시예에서, 상위 비트 생성부(790)는 제 1 내지 제 n 기준 전압에 각각 상위 비트들(CDC)이 맵핑되도록 설정하고, 제 1 내지 제 n 기준 전압 중에서 최종 기준 전압(FCV)이 결정되면 최종 기준 전압(FCV)에 상응하는 상위 비트들(CDC)을 선택할 수 있다. 예를 들어, 상위 비트 생성부(790)는 코스 비교 모드에서 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차에 의존하는 비교 결과 신호(CRS)가 기 설정된 범위 내의 값을 가지게 될 때, 그 때의 선택 기준 전압(CV)을 최종 기준 전압(FCV)으로 결정하고, 설정된 맵핑에 따라 상기 최종 기준 전압(FCV)에 상응하는 상위 비트들(CDC)을 선택할 수 있다.
디지털 신호 생성부(780)는 파인 비교 모드에서 비교 결과 신호(CRS)에 기초하여 클럭 신호 카운트 방식으로 하위 비트들을 생성하고, 생성된 하위 비트들 및 상위 비트 생성부(790)에서 출력되는 상위 비트들에 기초하여 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DS)를 생성할 수 있다. 일 실시예에서, 디지털 신호 생성부(780)는 상위 비트들(CDC)과 하위 비트들의 합을 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DS)로서 출력할 수 있다.
도 19는 도 18의 아날로그 투 디지털 컨버터에서 이진 탐색 트리 알고리즘에 의하여 기준 전압이 선택되는 일 예를 나타내는 도면이다.
도 19를 참조하면, 선택 기준 전압(CV)은 코스 비교 모드에서 이진 탐색 트리 알고리즘에 의하여 제 1 내지 제 n 기준 전압(CV1, …, CVn) 중에서 선택될 수 있다. 예를 들어, A 루프에서는 선택 기준 전압(CV)으로 제 1 기준 전압(CV1)과 제 n 기준 전압(CV)의 중간 값에 해당하는 제 m 기준 전압(CVm)이 선택될 수 있다. 이 때, 비교 결과 신호(CRS)의 극성이 제 1 극성이면 B 루프에서 제 m 기준 전압(CVm)과 제 n 기준 전압(CVn)의 중간 값을 선택 기준 전압(CV)으로 선택(즉, AB1)하고, 비교 결과 신호(CRS)의 극성이 제 2 극성이면 B 루프에서 제 1 기준 전압(CV1)과 제 m 기준 전압(CVm)의 중간 값을 선택 기준 전압(CV)으로 선택(즉, AB2)할 수 있다. 이와 동일한 방식으로, B 루프, C 루프, D 루프 등에서 선택 기준 전압(CV)은 갱신될 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(700)는 코스 비교 모드에서 비교 결과 신호(CRS)가 가장 작은 값을 갖는 제 1 시점(즉, 최종 기준 전압(FCV)이 결정되기 전)까지 이진 탐색 트리 알고리즘으로 선택 기준 전압(CV)을 선택하기 때문에, 제 1 내지 제 n 기준 전압(CV1, …, CVn)을 순차 선택하는 경우에 비하여 최종 선택 전압(FCV)을 상대적으로 빨리 결정할 수 있다. 그 결과, 아날로그 투 디지털 컨버터(700)는 코스 비교 모드에 소요되는 시간을 줄일 수 있어 아날로그 투 디지털 변환 동작을 고속으로 수행할 수 있다.
도 20은 도 18의 아날로그 투 디지털 컨버터에서 상위 비트들이 계산되는 일 예를 나타내는 도면이다.
도 20을 참조하면, 아날로그 투 디지털 컨버터(700)에서 상위 비트 생성부(790)는 코스 비교 모드에서 비교 결과 신호(CRS)에 기초하여 연속 근사 방식으로 상위 비트들을 생성할 수 있다. 이 때, 상위 비트 생성부(790)는 제 1 내지 제 n 기준 전압에 각각 상위 비트들(CDC)이 맵핑되도록 설정하고, 제 1 내지 제 n 기준 전압 중에서 최종 기준 전압(FCV)이 결정되면, 그에 상응하는 상위 비트들(CDC)을 선택하는 방식으로 상위 비트들(CDC)을 출력할 수 있다. 반면에, 아날로그 투 디지털 컨버터(700)에서 하위 비트들은 디지털 신호 생성부(780)에 의하여 클럭 신호(CLK)가 카운트됨으로써 계산될 수 있다. 이후, 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DS)는 상위 비트 생성부(790)에서 출력되는 상위 비트들(CDC)과 디지털 신호 생성부(780)에서 계산되는 하위 비트들에 기초하여 생성될 수 있다.
도 21은 도 18의 아날로그 투 디지털 컨버터의 동작의 일 예를 나타내는 타이밍도이다.
도 21을 참조하면, 아날로그 투 디지털 컨버터(700)는 코스 비교 모드와 파인 비교 모드의 이중 모드를 연속적으로 수행할 수 있다. 이 때, 클럭 신호(CLK)는 코스 비교 모드에서는 입력되지 않고, 파인 비교 모드에서만 하위 비트들(LSBs)을 계산하기 위하여 입력될 수 있다. 램프 초기 전압(RIV)은 제 1 기준 전압(CV1)에 상응할 수 있고, 램프 전압(RV)은 코스 비교 모드에서 램프 초기 전압(RIV)으로 유지될 수 있다. 램프 전압(RV)은 파인 비교 모드에서 제 1 내지 제 n 기준 전압(CV1, ..., CVn) 사이의 전압차인 기 설정된 전압(dV)의 정수배만큼 일정한 기울기로 커지거나 또는 작아질 수 있다. 다만, 도 21에서는 램프 전압(RV)이 파인 비교 모드에서 기 설정된 전압(dV)만큼 커지는 것이 도시되어 있다. 선택 기준 전압(CV)의 후보로서 제 1 내지 제 n 기준 전압(CV1, ..., CVn)이 존재하고, 제 1 내지 제 n 기준 전압(CV1, ..., CVn)은 n이 클수록 기 설정된 전압만큼 클 수 있다. 이 때, 선택 기준 전압(CV)은 이진 탐색 트리 알고리즘에 의하여 제 1 내지 제 n 기준 전압(CV1, ..., CVn) 중에서 선택될 수 있다.
코스 비교 모드에서, 아날로그 투 디지털 컨버터(700)는 이진 탐색 트리 알고리즘으로 제 1 내지 제 n 기준 전압(CV1, ..., CVn) 중에서 하나를 선택 기준 전압(CV)으로 결정할 수 있고, 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차에 의존하는 비교 결과 신호(CRS)가 기 설정된 범위 내의 값을 가지게 될 때, 그 때의 선택 기준 전압(CV)을 최종 기준 전압(FCV)으로 결정할 수 있다. 예를 들어, 제 1 기준 전압(CV1)과 제 n 기준 전압(CVn)의 중간 값에 해당하는 제 m 기준 전압(CVm)이 선택 기준 전압(CV)으로 선택되면, 제 m 기준 전압(CVm)은 픽셀 출력 전압(PV)과 비교되고, 제 m 기준 전압(CVm)과 픽셀 출력 전압(PV) 사이의 제 1 전압차에 의존하는 비교 결과 신호(CRS)가 기 설정된 범위 내의 값을 가지지 않기 때문에, 선택 기준 전압(CV)은 변경될 수 있다. 이 때, 픽셀 출력 전압(PV)이 제 m 기준 전압(CVm)보다 크므로, 다음 루프에서는 제 m 기준 전압(CVm)과 제 n 기준 전압(CVn)의 중간 값에 해당하는 기준 전압이 선택 기준 전압(CV)으로 선택될 수 있다. 이러한 방식으로, 아날로그 투 디지털 컨버터(700)는 코스 비교 모드에서 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차에 의존하는 비교 결과 신호(CRS)가 기 설정된 범위 내의 값을 가지게 될 때까지 선택 기준 전압(CV)을 갱신하여 최종 기준 전압(FCV)을 결정할 수 있다.
파인 비교 모드에서, 램프 전압(RV)이 일정한 기울기로 커짐에 따라 비교 결과 신호(CRS)는 변화하게 된다. 즉, 비교 결과 신호(CRS)가 최종 기준 전압(FCV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)이 비교(즉, [수식 1]을 이용하여 계산)됨으로써 계속적으로 생성될 수 있다. 이 때, 비교 결과 신호(CRS)는 램프 전압(RV)이 일정한 기울기로 커지기 때문에 점차 작아지게 되고, 아날로그 투 디지털 컨버터(700)는 비교 결과 신호(CRS)가 제 2 극성(예를 들어, 양의 극성)에서 제 1 극성(예를 들어, 음의 극성)으로 변경되는 제 2 시점(T2)부터 파인 비교 모드의 종료 시점까지 클럭 신호(CLK)를 카운트함으로써 하위 비트들(LSBs)을 계산할 수 있다. 이후, 아날로그 투 디지털 컨버터(700)는 상위 비트 생성부(790)에서 출력된 상위 비트들(MSBs)과 디지털 신호 생성부(780)에서 생성된 하위 비트들(LSBs)을 합하여 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DS)를 출력할 수 있다. 다만, 도 21에 도시된 상위 비트들(MSBs)과 하위 비트들(LSBs)의 계산은 하나의 예시로서, 그 계산 방식은 요구되는 조건에 따라 다양하게 변경될 수 있다.
도 22는 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 22를 참조하면, 아날로그 투 디지털 컨버터(900)는 기준 전압 선택부(920), 멀티 입력 비교부(940), 선택 제어 신호 생성부(960), 디지털 신호 생성부(980) 및 상위 비트 생성부(990)를 포함할 수 있다. 실시예에 따라, 아날로그 투 디지털 컨버터(900)는 상관 이중 샘플링부(950) 및/또는 램프 오프셋 제거부(955)를 더 포함할 수 있다. 기준 전압 선택부(920), 멀티 입력 비교부(940), 선택 제어 신호 생성부(960), 디지털 신호 생성부(980) 및 상위 비트 생성부(990)에 대해서는 도 18을 참조하여 설명한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
상관 이중 샘플링부(950)는 픽셀 출력 전압(PV)에 대하여 상관 이중 샘플링 동작을 수행할 수 있다. 즉, 상관 이중 샘플링부(950)에 의하여 아날로그 투 디지털 컨버터(900)는 리셋 전압에 대한 아날로그 투 디지털 변환을 수행함으로써 제 1 디지털 신호를 생성하고, 광전 변환 전압에 대한 아날로그 투 디지털 변환을 수행함으로써 제 2 디지털 신호를 생성한 후, 제 1 디지털 신호에서 제 2 디지털 신호를 감산한 값에 상응하는 디지털 신호(DS)를 출력할 수 있다. 램프 오프셋 제거부(955)는 램프 초기 전압(RIV)과 램프 전압(RV)에 대하여 램프 오프셋 제거 동작을 수행할 수 있다. 즉, 램프 오프셋 제거부(955)는 오토 제로 모드에서 램프 초기 전압(RIV)의 입력 단자, 램프 전압(RV)의 입력 단자 및 멀티 입력 비교부(940)의 입력 단자를 서로 연결함으로써 램프 초기 전압(RIV)과 램프 전압(RV) 사이의 오프셋 전압을 제거할 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(900)는 상관 이중 샘플링부(950) 및 램프 오프셋 제거부(955)를 구비함으로써, 리셋 전압에 대한 아날로그 투 디지털 변환 동작 및 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작을 준비할 수 있다.
도 23은 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 23을 참조하면, 아날로그 투 디지털 컨버터(300)는 기준 전압 선택부(320), 멀티 입력 비교부(340), 선택 제어 신호 생성부(360), 디지털 신호 생성부(380) 및 상위 비트 생성부(390)를 포함할 수 있다.
기준 전압 선택부(320)는 선택 제어 신호(SCS)에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 선택 기준 전압(CV)으로 출력할 수 있다. 이 때, 선택 기준 전압(CV)을 갱신하기 위한 선택 제어 신호(SCS)는 코스 비교 모드에서 최종 기준 전압(FCV)이 결정되기 전까지 입력되고, 선택 기준 전압(CV)을 유지하기 위한 선택 제어 신호(SCS)는 코스 비교 모드에서 최종 기준 전압(FCV)이 결정된 후부터 파인 비교 모드가 종료될 때까지 입력될 수 있다. 일 실시예에서, 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함할 수 있고, 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 크거나 또는 작을 수 있다. 기준 전압 선택부(320)는 코스 비교 모드에서 최종 기준 전압(FCV)이 결정될 때까지 선택 기준 전압(CV)으로 제 1 내지 제 n 기준 전압을 순차 선택할 수 있다.
멀티 입력 비교부(340)는 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 입력받기 위한 복수의 입력 단자들을 포함하고, 선택 기준 전압(CV), 픽셀 출력 전압(PV), 램프 초기 전압(RIV) 및 램프 전압(RV)을 비교함으로써 비교 결과 신호(CRS)를 생성할 수 있다. 멀티 입력 비교부(340)가 비교 결과 신호(CRS)를 생성함에 있어서, 코스 비교 모드에서는 램프 전압(RV)이 램프 초기 전압(RIV)으로 유지되어 제 2 전압차가 0이 되므로, 비교 결과 신호(CRS)는 실질적으로 선택 기준 전압(CV)과 픽셀 출력 전압(PV) 사이의 제 1 전압차에 의존할 수 있고, 파인 비교 모드에서는 선택 기준 전압(CV)이 최종 기준 전압(FCV)으로 유지되고 픽셀 출력 전압(PV)은 고정된 값이므로, 비교 결과 신호(CRS)는 실질적으로 램프 전압(RV)과 램프 초기 전압(RIV) 사이의 제 2 전압차에 의존할 수 있다.
선택 제어 신호 생성부(360)는 비교 결과 신호(CRS) 및 비교 모드 신호(SC)에 기초하여 선택 제어 신호(SCS)를 생성할 수 있다. 이 때, 선택 제어 신호 생성부(360)는 비교 결과 신호(CRS)의 극성 변화에 상응하는 레지스터 데이터(RTD)를 저장하기 위한 저장 블록 예를 들어, 레지스터를 포함할 수 있다. 그 결과, 레지스터 데이터(RTD)가 상위 비트 생성부(390)으로 출력되면, 기 설정된 맵핑에 따라 레지스터 데이터(RTD)에 대응되는 상위 비트들(CDC)이 결정될 수 있다. 한편, 아날로그 투 디지털 컨버터(300)의 코스 비교 모드는 비교 모드 신호(SC)가 제 1 논리 레벨을 갖는 구간에 상응할 수 있고, 아날로그 투 디지털 컨버터(300)의 파인 비교 모드는 비교 모드 신호(SC)가 제 2 논리 레벨을 갖는 구간에 상응할 수 있다.
상위 비트 생성부(390)는 코스 비교 모드에서 선택 제어 신호 생성부(360)에서 출력되는 레지스터 데이터(RTD)에 기초하여 상위 비트들(CDC)을 생성할 수 있다. 즉, 아날로그 투 디지털 컨버터(300)는 코스 비교 모드에서 클럭 신호 카운트 방식 즉, 클럭 신호(CLK)를 카운트하여 비트들을 계산하는 방식으로 상위 비트들(CDC)을 계산하지 않는다. 일 실시예에서, 상위 비트 생성부(390)는 레지스터 데이터(RTD)에 각각 상위 비트들(CDC)이 맵핑되도록 설정하고, 비교 결과 신호(CRS)의 극성이 변화될 때의 레지스터 데이터(RTD)에 대응되는 상위 비트들(CDC)을 선택할 수 있다. 이후, 디지털 신호 생성부(380)는 파인 비교 모드에서 비교 결과 신호(CRS)에 기초하여 클럭 신호 카운트 방식으로 하위 비트들을 생성하고, 생성된 하위 비트들과 상위 비트 생성부(390)에서 출력되는 상위 비트들(CDC)의 합을 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DS)로서 출력할 수 있다.
도 24는 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 24를 참조하면, 아날로그 투 디지털 컨버터(400)는 기준 전압 선택부(420), 멀티 입력 비교부(440), 선택 제어 신호 생성부(460), 디지털 신호 생성부(480) 및 상위 비트 생성부(490)를 포함할 수 있다. 실시예에 따라, 아날로그 투 디지털 컨버터(400)는 상관 이중 샘플링부(450) 및/또는 램프 오프셋 제거부(455)를 더 포함할 수 있다. 기준 전압 선택부(420), 멀티 입력 비교부(440), 선택 제어 신호 생성부(460), 디지털 신호 생성부(480) 및 상위 비트 생성부(490)에 대해서는 도 23을 참조하여 설명한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
상관 이중 샘플링부(450)는 픽셀 출력 전압(PV)에 대하여 상관 이중 샘플링 동작을 수행할 수 있다. 즉, 상관 이중 샘플링부(450)에 의하여 아날로그 투 디지털 컨버터(400)는 리셋 전압에 대한 아날로그 투 디지털 변환을 수행함으로써 제 1 디지털 신호를 생성하고, 광전 변환 전압에 대한 아날로그 투 디지털 변환을 수행함으로써 제 2 디지털 신호를 생성한 후, 제 1 디지털 신호에서 제 2 디지털 신호를 감산한 값에 상응하는 디지털 신호(DS)를 출력할 수 있다. 램프 오프셋 제거부(455)는 램프 초기 전압(RIV)과 램프 전압(RV)에 대하여 램프 오프셋 제거 동작을 수행할 수 있다. 즉, 램프 오프셋 제거부(455)는 오토 제로 모드에서 램프 초기 전압(RIV)의 입력 단자, 램프 전압(RV)의 입력 단자 및 멀티 입력 비교부(440)의 입력 단자를 서로 연결함으로써 램프 초기 전압(RIV)과 램프 전압(RV) 사이의 오프셋 전압을 제거할 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(400)는 상관 이중 샘플링부(450) 및 램프 오프셋 제거부(455)를 구비함으로써, 리셋 전압에 대한 아날로그 투 디지털 변환 동작 및 광전 변환 전압에 대한 아날로그 투 디지털 변환 동작을 준비할 수 있다.
도 25는 본 발명의 실시예들에 따른 아날로그 투 디지털 변환 방법을 나타내는 블록도이다.
도 25를 참조하면, 아날로그 투 디지털 변환 방법은 선택 기준 전압, 픽셀 출력 전압, 램프 초기 전압 및 램프 전압을 비교하여 비교 결과 신호를 생성(Step S1200)하고, 비교 결과 신호에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 선택 기준 전압으로 출력(Step S1400)하며, 비교 결과 신호에 기초하여 픽셀 출력 전압에 상응하는 디지털 신호를 생성(Step S1600)할 수 있다. 즉, 아날로그 투 디지털 변환 방법은 하나의 루프(loop)를 형성하여 피드백하는 방식으로 코스 비교 모드 및 파인 비교 모드의 이중 모드를 수행할 수 있다. 이에 대해서는 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터에서 자세하게 설명한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다. 이와 같이, 아날로그 투 디지털 변환 방법은 하나의 램프 전압을 이용하기 때문에 램프 전압 사이의 기울기 부정합 및 오프셋 부정합을 방지할 수 있고, 코스 비교 모드에서 외부로부터 계단 형태의 코스 전압을 입력받지 않기 때문에 샘플링 커패시터에 기인한 시간 잡음 및 전력 소모를 방지할 수 있다. 이와 같이, 아날로그 투 디지털 변환 방법은 이미지 센서의 단위 픽셀들의 개수 및 프레임 레이트가 증가하거나, 또는 비트 해상도가 증가하더라도, 이미지 센서로 하여금 고품질의 이미지를 생성하게 할 수 있다.
도 26은 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 구비하는 이미지 센서를 나타내는 블록도이다.
도 26을 참조하면, 이미지 센서(500)는 액티브 픽셀 어레이(510), 아날로그 투 디지털 컨버팅 회로(520), 전압 생성 회로(530), 수직 주사 회로(540), 수평 주사 회로(550), 타이밍 컨트롤 회로(560), 증폭 회로(570) 및 디지털 신호 프로세싱 회로(580)를 포함할 수 있다. 이 때, 이미지 센서(500)는 액티브 픽셀 어레이(510)에 연결되는 컬럼 라인들의 수만큼 아날로그 투 디지털 컨버팅 회로(520) 내에 아날로그 투 디지털 컨버터들(522)을 포함하고, 액티브 픽셀 어레이(510)에 연결되는 컬럼 라인들은 각각 아날로그 투 디지털 컨버터들(522)과 연결될 수 있다. 즉, 이미지 센서(500)는 컬럼 아날로그 투 디지털 변환 방식을 채용할 수 있다.
액티브 픽셀 어레이(510)는 복수의 단위 픽셀들(미도시)을 포함할 수 있다. 이러한 단위 픽셀들은 액티브 픽셀 어레이(510) 내에서 매트릭스(matrix) 형태로 배열될 수 있으며, 각각 포토다이오드와 신호 생성 회로를 포함할 수 있다. 이 때, 단위 픽셀들은 신호 생성 회로에 포함되는 트랜지스터들의 개수에 따라 3-트랜지스터 구조, 4-트랜지스터 구조, 5-트랜지스터 구조 등으로 구분될 수 있다. 액티브 픽셀 어레이(510)에는 행(row)마다 로우 라인(row line)들이 배선되고, 열(column)마다 컬럼 라인(column line)들이 배선될 수 있다. 예를 들어, 액티브 픽셀 어레이(510)가 m*n개의 단위 픽셀들을 포함하는 경우, 액티브 픽셀 어레이(510)에는 n개의 로우 라인들 및 m개의 컬럼 라인들이 배선될 수 있다. 액티브 픽셀 어레이(510)의 로우 어드레스(row address) 및 로우 주사(row scan)는 수직 주사 회로(540)에 의하여 로우 라인들을 통해 제어될 수 있고, 액티브 픽셀 어레이(510)의 컬럼 어드레스(column address) 및 컬럼 주사(row scan)는 수평 주사 회로(550)에 의하여 로우 라인들을 통해 제어될 수 있다. 실시예에 따라, 이미지 센서(500)가 베이어 패턴(bayer pattern) 기술을 채용하는 경우, 액티브 픽셀 어레이(510) 내의 단위 픽셀들은 각각 적색광(RED), 녹색광(GREEN) 및 청색광(BLUE), 또는 마젠타광(MAGENTA), 옐로우광(YELLOW) 및 시안광(CYAN)을 수광하도록 배치될 수 있다. 실시예에 따라, 이미지 센서(500)가 오토 다크 레벨 보상(Auto Dark Level Compensation; ADLC) 기술을 채용하는 경우, 액티브 픽셀 어레이(510) 주변에는 단위 픽셀들에 광이 들어가지 않도록 차광되어 있는 옵티컬 블랙 픽셀 어레이(미도시)가 배치될 수 있다.
아날로그 투 디지털 컨버팅 회로(520)는 액티브 픽셀 어레이(510)의 단위 픽셀들에서 출력되는 픽셀 출력 전압(PV)들을 디지털 신호(DS)들로 변환할 수 있다. 이 때, 아날로그 투 디지털 컨버팅 회로(520)는 복수의 기준 전압들 중에서 선택되는 선택 기준 전압, 픽셀 출력 전압(PV), 램프 초기 전압 및 램프 전압(RV)의 비교 결과 신호에 기초하여 디지털 신호(DS)들을 생성하는 적어도 하나 이상의 아날로그 투 디지털 컨버터(522)를 구비할 수 있다. 즉, 아날로그 투 디지털 컨버팅 회로(520)에는 적어도 하나 이상의 아날로그 투 디지털 컨버터(522)가 컬럼 라인들을 따라 배열될 수 있다. 상술한 바와 같이, 아날로그 투 디지털 컨버터(522)는 하나의 램프 전압을 이용하기 때문에 램프 전압 사이의 기울기 부정합 및 오프셋 부정합을 방지할 수 있고, 샘플링 커패시터를 구비하지 않아 샘플링 커패시터에 기인한 시간 잡음 및 전력 소모를 방지할 수 있다.
이를 위하여, 아날로그 투 디지털 컨버터(522)는 선택 제어 신호에 기초하여 기준 전압들 중에서 하나를 선택하여 선택 기준 전압으로 출력하는 기준 전압 선택부, 선택 기준 전압, 픽셀 출력 전압(PV), 램프 초기 전압 및 램프 전압(RV)을 비교하여 비교 결과 신호를 생성하는 멀티 입력 비교부, 비교 결과 신호 및 비교 모드 신호에 기초하여 선택 제어 신호를 생성하는 선택 제어 신호 생성부 및 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DV)를 생성하는 디지털 신호 생성부를 포함할 수 있다. 또는, 선택 제어 신호에 기초하여 기준 전압들 중에서 하나를 선택하여 선택 기준 전압으로 출력하는 기준 전압 선택부, 선택 기준 전압, 픽셀 출력 전압(PV), 램프 초기 전압 및 램프 전압(RV)을 비교하여 비교 결과 신호를 생성하는 멀티 입력 비교부, 비교 결과 신호 및 비교 모드 신호에 기초하여 상기 선택 제어 신호를 생성하는 선택 제어 신호 생성부, 코스 비교 모드에서 비교 결과 신호에 기초하여 연속 근사 방식으로 상위 비트들을 생성하는 상위 비트 생성부 및 파인 비교 모드에서 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 하위 비트들을 생성하고 상위 비트들 및 하위 비트들에 기초하여 픽셀 출력 전압(PV)에 상응하는 디지털 신호(DS)를 생성하는 디지털 신호 생성부를 포함할 수 있다.
실시예에 따라, 아날로그 투 디지털 컨버터(522)는 픽셀 출력 전압(PV)에 대하여 상관 이중 샘플링 동작을 수행하는 상관 이중 샘플링부 및/또는 램프 초기 전압과 램프 전압(RV)에 대하여 램프 오프셋 제거 동작을 수행하는 램프 오프셋 제거부를 더 포함할 수 있다. 다만, 아날로그 투 디지털 컨버터(522)에 대해서는 상술한 바 있으므로, 중복되는 설명은 생략하기로 한다. 아날로그 투 디지털 컨버팅 회로(520)는 타이밍 컨트롤 회로(560)에서 출력되는 제어 신호들(CTL2)에 기초하여 신호 변환 동작을 수행할 수 있으며, 이러한 신호 변환 동작은 수직 주사 회로(540)가 액티브 픽셀 어레이(510)의 로우 라인들을 선택하는 주기 즉, 수평 스캔 주기마다 이루어질 수 있다.
전압 생성 회로(530)는 아날로그 투 디지털 컨버팅 회로(522)에 사용되는 복수의 전압들(예를 들어, 기준 전압들, 램프 초기 전압, 램프 전압 등)을 생성하여 아날로그 투 디지털 컨버터(522)에 각각 공급할 수 있다. 수직 주사 회로(540)는 타이밍 컨트롤 회로(560)로부터 제어 신호들(CTL1)을 입력받아 액티브 픽셀 어레이(510)의 로우 어드레스 및 로우 주사를 제어할 수 있다. 즉, 수직 주사 회로(540)는 액티브 픽셀 어레이(510)의 로우 라인들 중에서 해당 로우 라인을 선택하기 위하여 해당 로우 라인을 활성화시키는 신호를 공급할 수 있다. 일 실시예에서, 수직 주사 회로(540)는 액티브 픽셀 어레이(510) 내의 로우 라인을 선택하는 수직 디코더 및 선택된 로우 라인을 활성화시키는 신호를 공급하는 수직 드라이버를 포함할 수 있다. 수평 주사 회로(550)는 타이밍 컨트롤 회로(560)로부터 제어 신호들(CTL4)을 입력받아 액티브 픽셀 어레이(510)의 컬럼 어드레스 및 컬럼 주사를 제어할 수 있다. 즉, 수평 주사 회로(550)는 아날로그 투 디지털 컨버팅 회로(520)에서 출력되는 다지털 신호(DS)를 수평 전송선(HTL)과 증폭 회로(570)를 거쳐 디지털 신호 프로세싱 회로(580)로 출력할 수 있다. 예를 들어, 수평 주사 회로(550)는 수평 주사 제어 신호(HSC)를 아날로그 투 디지털 컨버팅 회로(520)에 출력함으로써, 아날로그 투 디지털 컨버팅 회로(520) 내의 아날로그 투 디지털 컨버터(522)들을 순차적으로 선택할 수 있다. 일 실시예에서, 수평 주사 회로(550)는 아날로그 투 디지털 컨버팅 회로(520) 내의 아날로그 투 디지털 컨버터(522)를 선택하는 수평 디코더 및 선택된 아날로그 투 디지털 컨버터(522)의 출력을 수평 전송선(HTL)으로 유도하는 수평 드라이버를 포함할 수 있다. 한편, 수평 전송선(HTL)은 디지털 신호(DS)를 출력하기 위한 비트 폭을 가질 수 있다.
타이밍 컨트롤 회로(560)는 마스터 클럭 신호(미도시)에 기초하여 수직 주사 회로(540), 아날로그 투 디지털 컨버팅 회로(520), 램프 전압 생성 회로(530) 및 수평 주사 회로(550) 등을 제어할 수 있다. 즉, 타이밍 컨트롤 회로(560)는 수직 주사 회로(540), 아날로그 투 디지털 컨버팅 회로(520), 램프 전압 생성 회로(530) 및 수평 주사 회로(550) 등의 동작에 요구되는 클럭 신호, 타이밍 컨트롤 신호 등과 같은 제어 신호들(CTL1, CTL2, CTL3, CTL4)을 공급할 수 있다. 일 실시예에서, 타이밍 컨트롤 회로(560)는 로직 제어 회로, 위상 고정 루프(Phase Lock Loop; PLL) 회로, 타이밍 제어 회로 및 통신 인터페이스 회로 등을 포함할 수 있다. 증폭 회로(570)는 아날로그 투 디지털 컨버팅 회로(520) 내의 아날로그 투 디지털 컨버터(522)들로부터 출력되는 디지털 신호(DS)를 증폭하여 디지털 신호 프로세싱 회로(580)에 출력할 수 있다. 도 26에서는 증폭 회로(570)가 하나로 도시되어 있지만, 증폭 회로(570)는 복수 개일 수 있다. 디지털 신호 프로세싱 회로(580)는 디지털 컨버팅 회로(520) 내의 아날로그 투 디지털 컨버터(522)들로부터 출력되어 수평 전송선(HTL) 및 증폭 회로(570)를 거친 디지털 신호(DS)에 기초하여 이미지 신호(IMG)를 생성할 수 있다. 이 때, 이미지 신호(IMG)는 2차원 이미지에 상응할 수 있다. 일 실시예에서, 디지털 신호 프로세싱 회로(580)는 센스 회로, 감산 회로 및 출력 회로 등을 포함할 수 있다. 이후, 디지털 신호 프로세싱 회로(580)에서 출력되는 이미지 신호(IMG)는 액정 표시 장치(Liquid Crystal Display; LCD)와 같은 디스플레이 상에서 구현될 수 있다.
도 27은 도 26의 이미지 센서에 구비된 액티브 픽셀 어레이에 배치되는 단위 픽셀을 나타내는 도면이다.
도 27을 참조하면, 액티브 픽셀 어레이에 배치되는 단위 픽셀(600)은 광 감지 소자(620)와 신호 생성 회로(640)를 포함할 수 있다. 이 때, 단위 픽셀(600)은 신호 생성 회로(640)에 포함되는 트랜지스터들의 개수에 따라 3-트랜지스터 구조, 4-트랜지스터 구조, 5-트랜지스터 구조 등으로 구분될 수 있다. 도 25에서는 단위 픽셀(600)이 포토다이오드(PD), 트랜스퍼 트랜지스터(TR1), 리셋 트랜지스터(TR2), 소스 폴로워 트랜지스터(TR3), 셀렉트 트랜지스터(TR4) 및 바이어스 트랜지스터(TR5)로 이루어진 5-트랜지스터 구조가 도시되어 있다. 다만, 이것은 하나의 예시로서, 단위 화소(600)의 트랜지스터 개수 및 그에 따른 구조는 요구되는 조건에 따라 다양하게 설계 변경될 수 있다.
광 감지 소자(620)는 외부에서 입사하는 광을 수광하여 광전 변환을 수행함으로써 그에 상응하는 전하를 생성할 수 있다. 이 때, 광 감지 소자(620)는 포토다이오드(PD)일 수 있다. 이후, 신호 생성 회로(640)는 광 감지 소자(620)에서 생성된 전하에 기초하여 픽셀 출력 전압(PV)을 출력할 수 있다. 픽셀 출력 전압(PV)은 아날로그 신호로서, 이미지 센서(500)의 아날로그 투 디지털 컨버팅 회로(520) 내의 아날로그 투 디지털 컨버터(522)에 의하여 디지털 신호(DS)로 변환될 수 있다. 상술한 바와 같이, 이미지 센서(500)가 베이어 패턴 기술을 채용하는 경우, 단위 픽셀(600)은 적색광(RED), 녹색광(GREEN) 또는 청색광(BLUE)에 상응하는 아날로그 신호를 생성하거나, 또는 마젠타광(MAGENTA), 옐로우광(YELLOW) 또는 시안광(CYAN)에 상응하는 아날로그 신호(즉, 픽셀 출력 전압(PV))를 생성할 수 있다. 이를 위하여, 단위 픽셀(600) 상에는 적색 필터, 녹색 필터, 청색 필터 등의 컬러 필터가 배치되거나, 또는 마젠타 필터, 옐로우 필터, 시안 필터 등의 컬러 필터가 배치될 수 있다.
포토다이오드(PD)는 트랜스퍼 트랜지스터(TR1)와 접지 단자(GND) 사이에 위치하여 광전 변환을 수행할 수 있다. 신호 생성 회로(640)는 트랜스퍼 트랜지스터(TR1), 리셋 트랜지스터(TR2), 소스 폴로워 트랜지스터(TR3), 셀렉트 트랜지스터(TR4) 및 바이어스 트랜지스터(TR5)를 포함할 수 있고, 커패시터(C)에 의하여 플로팅 확산 노드(FDN)가 형성될 수 있다. 구체적으로, 트랜스퍼 트랜지스터(TR1)는 게이트 단자에 트랜스퍼 신호(TX)가 입력되고, 제 1 단자에 포토다이오드(PD)가 연결되며, 제 2 단자에 플로팅 확산 노드(FD)가 연결될 수 있다. 이에, 트랜스퍼 트랜지스터(TR1)는 포토다이오드(PD)에 의해 광전 변환되어 생성된 전하를 플로팅 확산 노드(FD)로 전달할 수 있다. 리셋 트랜지스터(TR2)는 게이트 단자에 리셋 신호(RX)가 입력되고, 제 1 단자가 플로팅 확산 노드(FD)에 연결되며, 제 2 단자가 전원 전압(VDD)에 연결될 수 있다. 소스 폴로워 트랜지스터(TR3)는 게이트 단자가 플로팅 확산 노드(FD)에 연결되고, 제 1 단자가 셀렉트 트랜지스터(TR4)의 제 2 단자에 연결되며, 제 2 단자가 전원 전압(VDD)에 연결될 수 있다. 셀렉트 트랜지스터(TR4)는 게이트 단자에 로우 선택 신호(SX)가 입력되고, 제 1 단자는 출력단(OUT)에 연결되며, 제 2 단자가 소스 폴로워 트랜지스터(TR3)의 제 1 단자에 연결될 수 있다. 바이어스 트랜지스터(TR5)는 게이트 단자에 바이어스 전압(BIAS)이 입력되고, 제 1 단자가 출력단(OUT)에 연결되며, 제 2 단자가 접지 단자(GND)에 연결될 수 있다.
단위 화소(600)의 동작을 살펴보면, 외부에서 입사하는 광이 포토다이오드(PD)에 의하여 전하로 변환되고, 트랜스퍼 트랜지스터(TR1)의 게이트 단자에 트랜스퍼 신호(TX)가 입력됨으로써 트랜스퍼 트랜지스터(TR1)가 턴온되면, 상기 전하가 플로팅 확산 노드(FD)로 전달될 수 있다. 이 때, 리셋 트랜지스터(TR2)는 턴오프 상태를 유지하고, 플로팅 확산 노드(FD)에 존재하는 전하에 의하여 플로팅 확산 노드(FD)의 전위 및 소스 폴로워 트랜지스터(TR3)의 게이트 전위는 변하게 된다. 소스 폴로워 트랜지스터(TR3)의 게이트 전위 변화는 소스 폴로워 트랜지스터(TR3)의 제 1 단자 또는 셀렉트 트랜지스터(TR4)의 제 2 단자의 바이어스를 변화시키고, 셀렉트 트랜지스터(TR4)의 게이트 단자에 로우 선택 신호(SX)가 입력되면 픽셀 출력 전압(PV)이 출력단(OUT)으로 출력될 수 있다. 이후, 리셋 신호(RX)에 의하여 리셋 트랜지스터(TR2)가 턴온 상태로 바뀌게 되면, 센싱 과정이 초기화될 수 있다. 즉, 플로팅 확산 노드(FD)에 존재하는 전하가 전원 전압(VDD)을 공급하는 전압원으로 배출되게 되어 센싱 과정이 초기화되는 것이다. 그 결과, 플로팅 확산 노드(FD)의 전압은 실질적으로 전원 전압(VDD)에 상응할 수 있다.
상술한 바와 같이, 아날로그 투 디지털 컨버터(522)는 실시예에 따라 픽셀 출력 전압(PV)에 대하여 상관 이중 샘플링 동작을 수행하는 상관 이중 샘플링부를 포함할 수 있다. 그 결과, 단위 픽셀(600)은 상관 이중 샘플링 동작에 요구되는 픽셀 출력 전압(PV) 즉, 리셋 전압과 광전 변환 전압을 출력할 수 있다. 구체적으로, 트랜스퍼 트랜지스터(TR1)와 리셋 트랜지스터(TR2)를 턴온시키고 셀렉트 트랜지스터(TR4)를 턴오프시킴으로써 포토다이오드(PD)를 완전히 공핍(fully depletion)시켜 외부에서 입사하는 광을 센싱하기 위한 준비를 한다. 이후, 트랜스퍼 트랜지스터(TR1)를 턴오프시킨 상태에서 포토다이오드(PD)는 외부에서 입사하는 광을 흡수하여 광전 변환을 수행한다. 이 때, 리셋 트랜지스터(TR2) 및 셀렉트 트랜지스터(TR4)를 턴온시키면, 플로팅 확산 노드(FD)에 전원 전압(VDD)이 인가되면서 픽셀 출력 전압(PV)으로서 리셋 전압이 출력된다. 이후, 트랜스퍼 트랜지스터(TR1)를 턴온시켜 포토다이오드(PD)에 의하여 생성된 전하가 플로팅 확산 노드(FD)에 인가되면서 픽셀 출력 전압(PV)으로서 광전 변환 전압이 출력된다. 이에, 아날로그 투 디지털 컨버터(522)는 리셋 전압의 아날로그 투 디지털 변환 동작 및 광전 변환 전압의 아날로그 투 디지털 변환 동작을 수행함으로써 상관 이중 샘플링 동작을 수행할 수 있다.
도 28은 도 27의 이미지 센서를 구비하는 전자 기기의 일 예를 나타내는 블록도이다.
도 28을 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 이미지 센서(500)를 포함할 수 있다. 한편, 도 28에는 도시되지 않았지만, 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030) 및 입출력 장치(1040)에 연결되어 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(500)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 상술한 바와 같이, 이미지 센서(500)는 아날로그 투 디지털 변환 회로(520) 내에 복수의 아날로그 투 디지털 컨버터(522)들을 포함할 수 있는데, 이러한 아날로그 투 디지털 컨버터(522)는 하나의 램프 전압을 이용하기 때문에 램프 전압 사이의 기울기 부정합 및 오프셋 부정합을 방지할 수 있고, 멀티 입력 비교기(multi-input comparator)를 이용하기 때문에 샘플링 커패시터를 구비하지 않아 샘플링 커패시터에 기인한 시간 잡음 및 전력 소모를 방지할 수 있다. 이와 같이, 아날로그 투 디지털 컨버터(522)의 선형성 특성 및 열 고정 패턴 노이즈 특성 등이 개선되므로, 이미지 센서(500)는 고품질의 이미지를 생성할 수 있다. 이를 위하여, 아날로그 투 디지털 컨버터(522)는 기준 전압 선택부, 멀티 입력 비교부, 선택 제어 신호 생성부 및 디지털 신호 생성부를 포함하거나 또는 기준 전압 선택부, 멀티 입력 비교부, 선택 제어 신호 생성부, 디지털 신호 생성부 및 상위 비트 생성부를 포함할 수 있고, 실시예에 따라 상관 이중 샘플링부 및/또는 램프 오프셋 제거부를 더 포함할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 중복되는 설명은 생략하기로 한다. 이미지 센서(500)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 전자 기기(1000)는 이미지 센서를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다.
도 29는 도 28의 전자 기기에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 29를 참조하면, 전자 기기(1000)는 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1010), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 전자 기기(1000)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 전자 기기(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다. 한편, 전자 기기(1000)는 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 전자 기기(1000)는 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 전자 기기(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명은 이미지 센서 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용되어 고품질의 이미지를 생성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 아날로그 투 디지털 컨버터 120: 기준 전압 선택부
140: 멀티 입력 비교부 160: 선택 제어 신호 생성부
180: 디지털 신호 생성부

Claims (20)

  1. 선택 제어 신호에 기초하여 복수의 기준 전압들 중에서 하나를 반복적으로 선택하여 선택 기준 전압으로 출력하는 기준 전압 선택부;
    상기 선택 기준 전압, 픽셀 출력 전압, 램프 초기 전압 및 램프 전압을 비교하여 비교 결과 신호를 생성하는 멀티 입력 비교부; 및
    상기 비교 결과 신호 및 비교 모드 신호에 기초하여 상기 선택 제어 신호를 생성하는 선택 제어 신호 생성부를 포함하고,
    상기 멀티 입력 비교부는 상기 선택 기준 전압과 상기 픽셀 출력 전압 사이의 제 1 전압차를 생성하는 제 1 연산 블록, 상기 램프 전압과 상기 램프 초기 전압 사이의 제 2 전압차를 생성하는 제 2 연산 블록, 및 상기 제 1 전압차와 상기 제 2 전압차 사이의 차를 증폭하여 상기 비교 결과 신호를 생성하는 증폭 블록을 포함하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  2. 제 1 항에 있어서,
    상기 비교 결과 신호에 기초하여 상기 픽셀 출력 전압에 상응하는 디지털 신호를 생성하는 디지털 신호 생성부를 더 포함하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  3. 제 2 항에 있어서, 상기 비교 모드 신호가 제 1 논리 레벨을 가질 때 코스(coarse) 비교 모드로 동작하고, 상기 비교 모드 신호가 제 2 논리 레벨을 가질 때 파인(fine) 비교 모드로 동작하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  4. 제 3 항에 있어서, 상기 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함하고, 상기 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 크며, 상기 램프 전압은 상기 코스 비교 모드에서 상기 램프 초기 전압으로 유지되고, 상기 파인 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 커지는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  5. 제 3 항에 있어서, 상기 기준 전압들은 제 1 내지 제 n (단, n은 1보다 큰 정수) 기준 전압을 포함하고, 상기 제 1 내지 제 n 기준 전압은 n이 클수록 기 설정된 전압만큼 작으며, 상기 램프 전압은 상기 코스 비교 모드에서 상기 램프 초기 전압으로 유지되고, 상기 파인 비교 모드에서 일정한 기울기로 상기 기 설정된 전압의 정수배만큼 작아지는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  6. 제 3 항에 있어서, 상기 기준 전압 선택부는
    상기 선택 제어 신호에 기초하여 상기 선택 기준 전압을 선택하기 위한 출력 제어 신호를 생성하는 기준 전압 제어 블록; 및
    상기 출력 제어 신호에 기초하여 상기 기준 전압들 중에서 하나를 출력하는 기준 전압 출력 블록을 포함하는 아날로그 투 디지털 컨버터.
  7. 제 6 항에 있어서, 상기 기준 전압 선택부는 상기 코스 비교 모드에서 상기 비교 결과 신호가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점에 기초하여 최종 기준 전압을 결정하고, 상기 파인 비교 모드에서 상기 최종 기준 전압을 유지하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  8. 제 7 항에 있어서, 상기 기준 전압 선택부는 상기 제 1 시점에서의 상기 선택 기준 전압을 상기 최종 기준 전압으로 결정하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  9. 삭제
  10. 제 1 항에 있어서, 상기 멀티 입력 비교부는 아래 [수식 1]을 이용하여 상기 비교 결과 신호를 생성하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
    [수식 1]
    CRS=A(CV-PV+RIV-RV)
    (단, CRS는 상기 비교 결과 신호이고, A는 전압 이득이며, CV는 상기 선택 기준 전압이고, PV는 상기 픽셀 출력 전압이며, RIV는 상기 램프 초기 전압이고, RV는 상기 램프 전압이다.)
  11. 제 3 항에 있어서, 상기 선택 제어 신호 생성부는
    클럭 신호, 상기 비교 결과 신호 및 상기 비교 모드 신호에 대하여 논리 연산을 수행하여 상기 선택 제어 신호를 생성하는 논리 소자를 포함하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  12. 제 11 항에 있어서, 상기 선택 제어 신호 생성부는 상기 코스 비교 모드에서 최종 기준 전압이 결정되기 전까지 상기 선택 기준 전압을 갱신하기 위한 상기 선택 제어 신호를 생성하고, 상기 파인 비교 모드에서 상기 최종 기준 전압을 유지하기 위한 상기 선택 제어 신호를 생성하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  13. 제 3 항에 있어서, 상기 디지털 신호 생성부는
    상기 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 상위 비트들 및 하위 비트들을 계산하는 카운터 블록;
    상기 코스 비교 모드에서 상기 상위 비트들을 저장하는 제 1 저장 블록;
    상기 파인 비교 모드에서 상기 하위 비트들을 저장하는 제 2 저장 블록; 및
    상기 상위 비트들과 상기 하위 비트들을 합하여 상기 디지털 신호를 생성하는 덧셈 블록을 포함하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  14. 제 13 항에 있어서, 상기 디지털 신호 생성부는 상기 코스 비교 모드에서 상기 비교 결과 신호가 제 1 극성에서 제 2 극성으로 변경되는 제 1 시점까지 클럭 신호를 카운트하여 상위 비트들을 계산하고, 상기 파인 비교 모드에서 상기 비교 결과 신호가 상기 제 2 극성에서 상기 제 1 극성으로 변경되는 제 2 시점부터 상기 클럭 신호를 카운트하여 하위 비트들을 계산하며, 상기 상위 비트들과 상기 하위 비트들을 합하여 상기 디지털 신호를 생성하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  15. 제 3 항에 있어서,
    상기 픽셀 출력 전압에 대하여 상관 이중 샘플링 동작을 수행하는 상관 이중 샘플링부를 더 포함하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  16. 제 15 항에 있어서, 상기 상관 이중 샘플링부는
    상기 픽셀 출력 전압의 입력 단자와 상기 멀티 입력 비교부의 입력 단자 사이에 연결되는 제 1 커패시터; 및
    상기 멀티 입력 비교부의 상기 입력 단자와 상기 멀티 입력 비교부의 출력 단자 사이에 연결되는 제 1 스위치를 포함하고,
    상기 제 1 스위치는 오토 제로 모드에서 턴온되고, 상기 코스 비교 모드 및 상기 파인 비교 모드에서 턴오프되는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  17. 제 3 항에 있어서,
    상기 램프 초기 전압과 상기 램프 전압에 대하여 램프 오프셋 제거 동작을 수행하는 램프 오프셋 제거부를 더 포함하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  18. 제 17 항에 있어서, 상기 램프 오프셋 제거부는
    상기 램프 초기 전압의 입력 단자와 상기 멀티 입력 비교부의 입력 단자 사이에 연결되는 제 2 커패시터; 및
    상기 램프 전압의 입력 단자와 상기 멀티 입력 비교부의 상기 입력 단자 사이에 연결되는 제 2 스위치를 포함하고,
    상기 제 2 스위치는 오토 제로 모드에서 턴온되고, 상기 코스 비교 모드 및 상기 파인 비교 모드에서 턴오프되는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
  19. 복수의 단위 픽셀들을 구비하는 액티브 픽셀 어레이;
    상기 액티브 픽셀 어레이의 로우 어드레스(row address) 및 로우 주사(row scan)를 제어하는 수직 주사 회로;
    상기 액티브 픽셀 어레이의 컬럼 어드레스(column address) 및 컬럼 주사(column scan)를 제어하는 수평 주사 회로;
    상기 단위 픽셀들에서 출력되는 픽셀 출력 전압들을 디지털 신호로 변환하는 아날로그 투 디지털 컨버팅 회로;
    상기 아날로그 투 디지털 컨버팅 회로에 사용되는 복수의 전압들을 생성하는 전압 생성 회로; 및
    상기 디지털 신호에 대하여 디지털 신호 프로세싱을 수행하여 이미지 신호를 출력하는 디지털 신호 프로세싱 회로를 포함하고,
    상기 아날로그 투 디지털 컨버팅 회로는 복수의 기준 전압들 중에서 선택되는 선택 기준 전압, 상기 픽셀 출력 전압, 램프 초기 전압 및 램프 전압의 비교 결과 신호에 기초하여 상기 디지털 신호를 생성하는 적어도 하나 이상의 아날로그 투 디지털 컨버터를 구비하며,
    상기 아날로그 투 디지털 컨버터는 상기 선택 기준 전압과 상기 픽셀 출력 전압 사이의 제 1 전압차를 생성하고, 상기 램프 전압과 상기 램프 초기 전압 사이의 제 2 전압차를 생성하며, 상기 제 1 전압차와 상기 제 2 전압차 사이의 차를 증폭하여 상기 비교 결과 신호를 생성하는 것을 특징으로 하는 이미지 센서.
  20. 제 19 항에 있어서, 상기 아날로그 투 디지털 컨버터는
    선택 제어 신호에 기초하여 상기 기준 전압들 중에서 하나를 반복적으로 선택하여 상기 선택 기준 전압으로 출력하는 기준 전압 선택부;
    상기 선택 기준 전압, 상기 픽셀 출력 전압, 상기 램프 초기 전압 및 상기 램프 전압을 비교하여 상기 비교 결과 신호를 생성하는 멀티 입력 비교부;
    상기 비교 결과 신호 및 비교 모드 신호에 기초하여 상기 선택 제어 신호를 생성하는 선택 제어 신호 생성부; 및
    상기 비교 결과 신호에 기초하여 상기 픽셀 출력 전압에 상응하는 상기 디지털 신호를 생성하는 디지털 신호 생성부를 포함하는 것을 특징으로 하는 이미지 센서.
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