KR101673191B1 - 비정상적 피크를 감소시키는 전류 입력 아날로그 디지털 변환 회로 - Google Patents

비정상적 피크를 감소시키는 전류 입력 아날로그 디지털 변환 회로 Download PDF

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Abstract

비정상적 피크를 감소시키는 전류 입력 아날로그 디지털 변환 회로가 게시된다. 본 발명의 전류 입력 아날로그 디지털 변환 회로는 신호 입력단으로 수신되는 상기 입력 전류에 기반하는 활성화 주기를 가지는 디지털 신호를 생성하는 디지털 변환 블락으로서, 상기 신호 입력단은 센싱 기준 전압으로 셋팅되며, 상기 디지털 신호를 생성하기 위한 센싱 동작에서 상기 센싱 기준 전압으로 복원되도록 구동되는 상기 디지털 변환 블락; 바이어스 전류를 생성하여 예비단으로 공급하는 바이어스 제공 블락으로서, 상기 예비단은 상기 디지털 신호의 비활성화 상태에서 상기 센싱 기준 전압으로 제어되는 상기 바이어스 제공 블락; 상기 디지털 신호의 활성화에 응답하여, 상기 예비단의 상기 바이어스 전류를 상기 신호 입력단으로 제공하는 바이어스 스위치; 및 상기 디지털 신호의 활성화를 카운팅하여 디지털 데이터를 발생하는 카운터를 구비한다. 본 발명의 전류 입력 아날로그 디지털 변환 회로에 의하면, 상기 신호 입력단의 비정상적인 전압 피크가 감소되어, 결과적으로 전체적이 성능이 향상된다.

Description

비정상적 피크를 감소시키는 전류 입력 아날로그 디지털 변환 회로{CHARGE INPUT ADC CIRCUIT REDUCING ABNORMAL PEAK}
본 발명은 아날로그 디지털 변환(ADC: analog-to-digital conversion) 회로에 관한 것으로, 특히, 전류 입력 ADC 회로에 관한 것이다.
아날로그 성분 데이터의 디지털화는 디지털 통신 수신기 등의 다양한 애플리케이션에서 필요하다. 아날로그 디지털 변환(ADC) 회로는 아날로그 성분의 데이터를 샘플링해서 디지털화하는 회로로서, 다양한 형태로 개발되고 있다.
그중의 하나가 전류 입력 ADC 회로이다. 전류 입력 ADC 회로는 아날로그 성분의 데이터인 저레벨의 입력 전류를 디지털 데이터로 변환하는 회로이다. 전류 입력 ADC 회로는 가끔 쿨롱 측정기(Coulomb-meter)라고도 불리는데, 그 이유는 전류 입력 ADC 회로가 그들의 변환 시간 동안의 입력 전류의 적분치를 측정하는데, 이것이 쿨롱 단위로 측정되는 전하와 등가이기 때문이다.
통상적으로, 전류 입력 ADC 회로는 입력 전류를 수신하는 신호 입력단의 순전류량을 디지털화하여 디지털 신호를 생성하고, 소정 시간 동안의 디지털 신호의 활성화를 카운팅하여 상기 디지털 데이터를 생성하는 방식이다. 이때, 상기 디지털 신호의 활성화 주기의 균일성이 전류 입력 ADC 회로의 성능을 결정하는 중요한 요소이다.
그런데, 상기 입력 전류를 수신하는 신호 입력단의 비정상적인 전압 피크는 상기 디지털 신호의 활성화 주기의 균일성을 저해시키며, 결과적으로 전류 입력 아날로그 디지털 변환 회로의 성능을 저하시키는 요인으로 작용한다.
본 발명의 목적은 입력 전류를 수신하는 신호 입력단의 비정상적인 피크를 감소시켜, 전체적으로 성능이 개선되는 전류 입력 아날로그 디지털 변환 회로를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 입력 전류를 디지털 데이터로 변환하는 전류 입력 아날로그 디지털 변환 회로에 관한 것이다. 본 발명의 전류 입력 아날로그 디지털 변환 회로는 신호 입력단으로 수신되는 상기 입력 전류에 기반하는 활성화 주기를 가지는 디지털 신호를 생성하는 디지털 변환 블락으로서, 상기 신호 입력단은 센싱 기준 전압으로 셋팅되며, 상기 디지털 신호를 생성하기 위한 센싱 동작에서 상기 센싱 기준 전압으로 복원되도록 구동되는 상기 디지털 변환 블락; 바이어스 전류를 생성하여 예비단으로 공급하는 바이어스 제공 블락으로서, 상기 예비단은 상기 디지털 신호의 비활성화 상태에서 상기 센싱 기준 전압으로 제어되는 상기 바이어스 제공 블락; 상기 디지털 신호의 활성화에 응답하여, 상기 예비단의 상기 바이어스 전류를 상기 신호 입력단으로 제공하는 바이어스 스위치; 및 상기 디지털 신호의 활성화를 카운팅하여 디지털 데이터를 발생하는 카운터를 구비한다.
상기와 같은 구성의 본 발명의 전류 입력 아날로그 디지털 변환 회로에서는 입력 전류를 수신하는 신호 입력단에 연결되기 직전의 예비단이 상기 신호 입력단의 레벨과 동일하게 제어된다. 이에 따라, 본 발명의 전류 입력 아날로그 디지털 변환 회로에 의하면, 상기 신호 입력단의 비정상적인 전압 피크가 감소되어, 결과적으로 전체적이 성능이 향상된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 전류 입력 아날로그 디지털 변환 회로를 나타내는 도면이다.
도 2는 도 1의 전류 입력 아날로그 디지털 변환 회로에서의 주요 단자 및 신호의 변화를 설명하기 위한 도면이다.
도 3은 본 발명의 비교예에 따른 전류 입력 아날로그 디지털 변환 회로를 나타내는 도면이다.
도 4는 도 3의 전류 입력 아날로그 디지털 변환 회로에서의 주요 단자 및 신호의 변화를 설명하기 위한 도면이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
( 실시예 )
도 1은 본 발명의 일실시예에 따른 전류 입력 아날로그 디지털 변환 회로를 나타내는 도면이다.
본 발명의 전류 입력 아날로그 디지털 변환 회로는 신호 입력단(NIN)으로 수신되는 아날로그 성분의 데이터인 입력 전류(ISC)를 디지털 성분의 데이터인 디지털 데이터(DOUT)로 변환하는 장치이다. 즉, 상기 디지털 데이터(DOUT)는 상기 입력 전류(ISC)의 크기에 따른 데이터값을 가진다. 그리고, 상기 디지털 데이터(DOUT)는 2진수의 데이터로서, 다수개의 비트들로 구성되는 것이 바람직하다.
도 1에서, 참조 부호 'MSC'는 신호 입력단(NIN)에 인가되는 입력 전류(ISC)를 발생하는 요소의 등가 회로이다.
본 실시예에서, 상기 입력 전류(ISC)는 신호 입력단(NIN)에서 방출되는 경우를 양(+)의 값으로 한다. 만약, 상기 입력 전류(ISC)가 음(-)의 값일 때는, 상기 입력 전류(ISC)는 신호 입력단(NIN)으로 주입되는 경우가 된다.
그리고, 상기 바이어스 전류(IBS)는 신호 입력단(NIN) 쪽으로 주입되는 경우를 양(+)의 값으로 한다. 만약, 상기 바이어스 전류(IBS)가 음(-)의 값일 때는, 상기 바이어스 전류(IBS)는 신호 입력단(NIN) 쪽에서 방출되는 경우가 된다.
도 1을 참조하면, 본 발명의 전류 입력 아날로그 디지털 변환 회로는 디지털 변환 블락(100), 바이어스 제공 블락(200), 바이어스 스위치(300) 및 카운터(400)를 구비한다.
상기 디지털 변환 블락(100)은 상기 신호 입력단(NIN)에서의 주입 또는 방출되는 상기 입력 전류(ISC)에 기반하는 활성화 주기를 가지는 디지털 신호(XDIG)를 생성한다.
본 실시예에서, 상기 입력 전류(ISC)가 클수록, 상기 디지털 신호(XDIG)의 활성화 주기는 짧아진다. 이에 따라, 상기 카운터(400)에서 생성되는 상기 디지털 데이터(DOUT)의 값은 증가된다.
그리고, 상기 디지털 변환 블락(100)은 상기 신호 입력단(NIN)을 센싱 기준 전압(VRFA)으로 셋팅하며, 상기 디지털 신호(XDIG)를 생성하기 위한 센싱 동작에서 센싱 기준 전압(VRFA)으로 복원시키도록 구동된다.
상기 디지털 변환 블락(100)은 구체적으로 전류 집적부(110) 및 디지털 변환부(130)를 구비한다.
상기 전류 집적부(110)는 상기 신호 입력단(NIN)에서의 순전류량을 집적하여 집적 전압(VITG)을 생성한다. 여기서, 상기 신호 입력단(NIN)으로 주입되는 순전류량은 주입되는 상기 바이어스 전류(IBS)에서 방출되는 상기 입력 전류(ISC)를 뺀 값이다.
본 실시예에서, 상기 전류 집적부(110)는 상기 신호 입력단(NIN)을 센싱 동작 중에 센싱 기준 전압(VRFA)으로 복원시키도록 구동된다.
즉, 상기 신호 입력단(NIN)은 거시적으로 상기 센싱 기준 전압(VRFA)을 유지한다. 그리고, 상기 신호 입력단(NIN)의 전압 레벨이 순간적으로 상기 센싱 기준 전압(VRFA)에서 벗어나면, 상기 전류 집적부(110)에 의하여 발생되는 집적 전압(VITG)에 의하여 네거티브 피드백된다. 이에 따라, 상기 신호 입력단(NIN)은 상기 센싱 기준 전압(VRFA)으로 복원된다.
상기 전류 집적부(110)는 더욱 구체적으로 집적 증폭기(111) 및 커플링 캐패시터(113)를 구비한다.
상기 집적 증폭기(111)는 상기 신호 입력단(NIN)의 순전류량에 따른 순간 전압을 센싱 기준 전압(VRFA)과 비교하여 반전 증폭한다. 이에 따라, 상기 입력 전류(ISC)가 클수록, 상기 집적 전압(VITG)의 레벨은 높아진다.
상기 커플링 캐패시터(113)는 상기 신호 입력단(NIN)를 상기 집적 전압(VITG)이 제공되는 상기 집적 증폭기(111)의 출력 노드에 커플링시킨다. 이에 따라, 상기 신호 입력단(NIN)은 상기 집적 증폭기(111)에 의한 반전 증폭이 수행된 후에도 상기 센싱 기준 전압(VRFA)으로 복원된다.
상기 디지털 변환부(130)는 상기 집적 전압(VITG)을 상기 디지털 신호(XDIG)로 변환하여 출력한다.
상기 디지털 변환부(130)는 더욱 구체적으로 비교 앰프(131) 및 플립-플럽(133)을 구비한다.
상기 비교 앰프(131)는 상기 집적 전압(VITG)을 변환 기준 전압(VRFP)과 비교하여 비교 신호(XCMP)를 발생한다. 이때, 상기 비교 신호(XCMP)는 상기 변환 기준 전압(VRFP)에 대한 상기 집적 전압(VITG)의 대소관계에 의존되는 논리상태를 가진다.
즉, 상기 집적 전압(VITG)이 상기 변환 기준 전압(VRFP)보다 높은 경우에, 상기 비교 신호(XCMP)는 "H"로 활성화된다. 그리고, 상기 집적 전압(VITG)이 상기 변환 기준 전압(VRFP)보다 낮은 경우에, 상기 비교 신호(XCMP)는 "L"로 비활성화된다.
상기 플립-플럽(133)은 상기 비교 신호(XCMP)를 입력하여 상기 디지털 신호(XDIG)를 발생한다. 이때, 상기 디지털 신호(XDIG)의 논리상태는 상기 클락 신호(CLK)의 활성화 시점에서의 상기 비교 신호(XCMP)의 논리상태에 의존된다.
바람직하기로는, 상기 플립-플럽(133)은 상기 비교 신호(XCMP)의 입력으로 하고, 상기 디지털 신호(XDIG)를 출력으로 하며, 상기 클락 신호(CLK)를 클락으로 하는 D 플립-플럽이다.
상기와 같은 구성의 디지털 변환부(130)에 의하면, 상기 디지털 신호(XDIG)는 상기 클락 신호(CLK)의 활성화 시점에서의 상기 변환 기준 전압(VRFP)에 대한 상기 집적 전압(VITG)의 대소관계에 의존되는 논리상태를 가지게 된다.
즉, 상기 클락 신호(CLK)의 활성화 시점에서의 상기 집적 전압(VITG)이 상기 변환 기준 전압(VRFP) 이상이면, 상기 디지털 신호(XDIG)는 논리 상태로 "H"로 천이한다(t11들, 도 2 참조).
그리고, 상기 클락 신호(CLK)의 활성화 시점에서의 상기 집적 전압(VITG)이 상기 변환 기준 전압(VRFP)보다 낮으면, 상기 디지털 신호(XDIG)는 논리 상태로 "L"로 천이한다(t12들, 도 2 참조).
상기 바이어스 제공 블락(200)은 바이어스 전류(IBS)를 예비단(NPR)으로 공급한다. 이때, 상기 예비단(NPR)은 상기 디지털 신호(XDIG)의 "L"로의 비활성화 상태에서 상기 센싱 기준 전압(VRFA)으로 제어된다.
상기 바이어스 제공 블락(200)은 구체적으로 바이어스 소스(210) 및 예비 제어부(230)를 구비한다.
상기 바이어스 소스(210)는 상기 바이어스 전류(IBS)를 생성하여 상기 예비단(NPR)으로 제공한다. 바람직하기로는, 상기 바이어스 소스(210)는 소스 단자와 드레인 단자가 전원 전압(VDD) 및 상기 예비단(NPR)에 연결되고, 바이어스 전압(VBS)에 의하여 게이팅되는 피모스 트랜지스터로 구현된다.
상기 예비 제어부(230)는 상기 디지털 신호(XDIG)의 "L"로의 비활성화 상태에서 상기 예비단(NPR)을 상기 센싱 기준 전압(VRFA)으로 제어하도록 구동된다.
상기 예비 제어부(230)는 더욱 구체적으로 바이어스 버퍼(231) 및 제어 스위치(233)를 구비한다.
상기 바이어스 버퍼(231)는 상기 센싱 기준 전압(VRFA)을 버퍼링하여 출력한다. 바람직하기로는, 상기 바이어스 버퍼(231)는 양(+)의 입력 단자로 상기 센싱 기준 전압(VRFA)을 수신하여, 출력 단자가 음(-)의 입력 단자에 연결되는 연산 증폭기로 구현된다.
상기 제어 스위치(233)는 상기 디지털 신호(XDIG)의 "L"로의 비활성화에 응답하여 상기 바이어스 버퍼(231)의 출력을 상기 예비단(NPR)으로 제공한다.
상기와 같은 구성을 가지는 바이어스 제공 블락(200)에 의하면, 상기 예비단(NPR)은 상기 바이어스 전류(IBS)를 수신하며, 상기 센싱 기준 전압(VRFA)으로 제어된다.
즉, 상기 바이어스 제공 블락(200)에 의하면, 상기 디지털 신호(XDIG)가 "H"로의 활성화하는 동안에, 상기 예비단(NPR)은 전원 전압(VDD)에서 제공되는 상기 바이어스 전류(IBS)를 수신한다. 그리고, 상기 디지털 신호(XDIG)가 "H"로의 활성화하는 동안뿐만 아니라, 상기 디지털 신호(XDIG)가 "L"로의 비활성화하는 동안에도, 상기 예비단(NPR)은 상기 센싱 기준 전압(VRFA)으로 제어된다.
그리고, 상기 바이어스 스위치(300)는 상기 디지털 신호(XDIG)의 "H"로의 활성화에 응답하여, 상기 예비단(NPR)의 상기 바이어스 전류(IBS)를 상기 신호 입력단(NIN)으로 제공한다.
상기 카운터(400)는 변환 시간 내에 발생되는 상기 디지털 신호(XDIG)를 카운팅하여 디지털 데이터(DOUT)를 발생한다. 본 실시예에서, 상기 변환 시간은 주어진 일정한 개수의 상기 클락 신호(CLK)가 발생하는 시간이다.
정리하면, 상기 디지털 신호(XDIG)가 "H"로의 활성화하여 상기 신호 입력단(NIN)에 연결되기 직전의 상기 예비단(NPR)의 전압레벨은 상기 신호 입력단(NIN)과 동일한 전압 레벨인 상기 센싱 기준 전압(VRFA)으로 제어된다.
이에 따라, 본 발명의 전류 입력 아날로그 디지털 변환 회로에서는, 상기 신호 입력단(NIN)의 정상적인 전압 피크가 제거된다.(도 2의 P1 참조)
그 결과, 본 발명의 전류 입력 아날로그 디지털 변환 회로에 의하면, 상기 디지털 신호(XDIG)의 활성화 주기(T11, T12)는 균일하게 유지되며, 전체적인 성능이 개선된다.
이러한 본 발명의 효과는 후술되는 비교예와 비교하면, 더욱 명확하다.
( 비교예 )
도 3은 본 발명의 비교예에 따른 전류 입력 아날로그 디지털 변환 회로를 나타내는 도면이다.
도 3에 있어서, 도 1과 동일한 구성요소에 대해서는, 동일한 참조번호 및 참조부호가 부여된다. 그리고, 도 1과 상이한 도 3의 구성요소에 대해서는 도 1의 구성요소에 참조번호 및 참조부호에 첨자(')가 부여된다.
이는 단지 설명의 편의를 위한 것으로서, 이에 의하여 본 발명의 기술적 사상이 제한되지는 않는다.
도 3의 전류 입력 아날로그 디지털 변환 회로도, 도 1의 전류 입력 아날로그 디지털 변환 회로와 마찬가지로, 디지털 변환 블락(100), 바이어스 제공 블락(200'), 바이어스 스위치(300) 및 카운터(400)를 구비한다.
이때, 도 3의 디지털 변환 블락(100), 바이어스 스위치(300) 및 카운터(400)는 도 1의 디지털 변환 블락(100), 바이어스 스위치(300) 및 카운터(400)와 동일하게 구현된다.
하지만, 도 3에서 예비단(NPR)에 바이어스 전류(IBS)를 제공하는 바이어스 제공블락(200')의 구성은 도 1의 바이어스 제공블락(200)의 구성과 상이하다.
즉, 도 3의 바이어스 제공블락(200')에는, 바이어스 소스(210) 만이 구비되며, 도 1의 예비 제어부(230)는 구비되지 않는다.
이와 같은 구성을 가지는 도 3의 바이어스 제공블락(200')에 의하면, 상기 예비단(NPR)은, 상기 디지털 신호(XDIG)가 "L"로의 비활성화하는 동안에, 상기 전원 전압(VDD)으로 된다(도 4 참조).
다시 기술하자면, 상기 디지털 신호(XDIG)가 "H"로의 활성화하여 상기 신호 입력단(NIN)에 연결되기 직전의 상기 예비단(NPR)의 전압레벨은, 상기 전원 전압(VDD)으로 상기 센싱 기준 전압(VRFA)인 상기 신호 입력단(NIN)과 상이하다.
이에 따라, 도 3의 전류 입력 아날로그 디지털 변환 회로의 상기 신호 입력단(NIN)에서는, 전압이 비정상적으로 상승하는 피크가 발생된다(도 4의 P2들 참조). 이에 따라, 상기 집적 전압(VITG)은 비정상적으로 상기 비교 기준 전압(VRFP)보다 높게 상승되는 영역이 발생된다(도 4의 P3들 참조).
결과적으로, 상기와 같은 비교예의 전류 입력 아날로그 디지털 변환 회로에 의하면, 상기 디지털 신호(XDIG)의 활성화 주기는 균일성이 상실된다(도 4의 T21, 22 참조).
이에 따라, 비교예의 전류 입력 아날로그 디지털 변환 회로는, 본 발명의 전류 입력 아날로그 디지털 변환 회로에 비하여, 전체적으로 성능이 저하된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (5)

  1. 입력 전류를 디지털 데이터로 변환하는 전류 입력 아날로그 디지털 변환 회로에 있어서,
    신호 입력단으로 수신되는 상기 입력 전류에 기반하는 활성화 주기를 가지는 디지털 신호를 생성하는 디지털 변환 블락으로서, 상기 신호 입력단은 센싱 기준 전압으로 셋팅되며, 상기 디지털 신호를 생성하기 위한 센싱 동작에서 상기 센싱 기준 전압으로 복원되도록 구동되는 상기 디지털 변환 블락;
    바이어스 전류를 생성하여 예비단으로 공급하는 바이어스 제공 블락으로서, 상기 예비단은 상기 디지털 신호의 비활성화 상태에서 상기 센싱 기준 전압으로 제어되는 상기 바이어스 제공 블락;
    상기 디지털 신호의 활성화에 응답하여, 상기 예비단의 상기 바이어스 전류를 상기 신호 입력단으로 제공하는 바이어스 스위치; 및
    상기 디지털 신호의 활성화를 카운팅하여 디지털 데이터를 발생하는 카운터를 구비하는 것을 특징으로 하는 전류 입력 아날로그 디지털 변환 회로.
  2. 제1항에 있어서, 상기 디지털 변환 블락은
    상기 신호 입력단에서의 순전류량을 집적하여 집적 전압을 생성하며, 상기 센싱 동작에서 상기 신호 입력단을 상기 센싱 기준 전압으로 복원되도록 구동되는 전류 집적부; 및
    상기 집적 전압을 상기 디지털 신호로 변환하여 출력하는 디지털 변환부로서, 상기 디지털 신호는 클락 신호의 활성화 시점에서의 변환 기준 전압에 대한 상기 집적 전압의 대소관계에 의존되는 논리상태를 가지는 상기 디지털 변환부를 구비하는 것을 특징으로 하는 전류 입력 아날로그 디지털 변환 회로.
  3. 제2항에 있어서, 상기 디지털 변환부는
    비교 신호를 발생하는 비교 앰프로서, 상기 비교 신호는 상기 변환 기준 전압에 대한 상기 집적 전압의 대소관계에 의존되는 논리상태를 가지는 상기 비교 앰프; 및
    상기 비교 신호를 입력하여 상기 디지털 신호를 발생하는 플립-플럽으로서, 상기 디지털 신호의 논리상태는 상기 클락 신호의 활성화 시점에서의 상기 비교 신호의 논리상태에 의존되는 상기 플립-플럽을 구비하는 것을 특징으로 하는 전류 입력 아날로그 디지털 변환 회로.
  4. 제1항에 있어서, 상기 바이어스 제공 블락은
    상기 바이어스 전류를 생성하여, 상기 예비단으로 제공하는 바이어스 소스; 및
    상기 디지털 신호의 비활성화 상태에서 상기 예비단을 상기 센싱 기준 전압으로 제어하도록 구동되는 예비 제어부를 구비하는 것을 특징으로 하는 전류 입력 아날로그 디지털 변환 회로.
  5. 제4항에 있어서, 상기 예비 제어부는
    상기 센싱 기준 전압을 버퍼링하여 출력하는 바이어스 버퍼; 및
    상기 디지털 신호의 비활성화에 응답하여 상기 바이어스 버퍼의 출력을 상기 예비단으로 제공하는 제어 스위치를 구비하는 것을 특징으로 하는 전류 입력 아날로그 디지털 변환 회로.
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