KR102589710B1 - 증폭회로 및 그의 구동 방법, 그리고 그를 포함하는 이미지 센싱 장치 - Google Patents

증폭회로 및 그의 구동 방법, 그리고 그를 포함하는 이미지 센싱 장치 Download PDF

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Abstract

본 발명의 일실시예는 증폭회로 및 그의 구동 방법, 그리고 그를 포함하는 이미지 센싱 장치에 관한 것으로, 제1 및 제2 전류 간의 전류차를 이용하여 상기 제1 및 제2 전류에 대응하는 제1 및 제2 전압 간의 전압차를 1차적으로 증폭하기 위한 제1 증폭블록; 및 상기 제1 및 제2 전압 간의 전압차를 2차적으로 증폭하여 제1 및 제2 증폭신호를 생성하기 위한 제2 증폭블록을 포함하는 증폭회로를 제공한다.

Description

증폭회로 및 그의 구동 방법, 그리고 그를 포함하는 이미지 센싱 장치{AMPLIFIER CIRCUIT, METHOD OF DRIVING THE SAME AND IMAGE SENSING DEVICE WITH THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 증폭회로 및 그의 구동 방법, 그리고 그를 포함하는 이미지 센싱 장치에 관한 것이다.
수요자의 요구에 따라, 반도체 장치의 동작 속도는 더욱 증가되고, 반도체 장치의 소모 전력은 더욱 감소되고 있다. 반도체 장치의 성능이 향상됨에 따라, 유효한 데이터를 감지(sensing) 및 증폭하는 기능은 반도체 장치의 필수 동작 과정 중 하나이다.
반도체 장치는 증폭회로를 포함한다. 통상적으로, 상기 증폭회로는 감지증폭기를 말한다. 상기 감지증폭기는 증폭 대상신호의 전압 또는 전류 레벨을 기준값으로 검출하고 그 검출결과를 증폭한다.
특히, 상기 래치 타입의 감지증폭기는 출력이 입력에 영향을 주는 positive feedback 구조를 가짐에 따라 다른 타입의 감지증폭기에 비하여 저전력(low poswer) 및 고속(high speed)의 특성을 가지는 장점이 있다.
반면, 상기 래치 타입의 감지증폭기는 내부 소자들의 특성 편차에 의해 발생하는 offset 때문에 의도된 증폭 결과를 출력하지 못하는 문제점이 있다. 여기서, 상기 내부 소자는 트랜지스터 등을 포함할 수 있다. 그리고, 상기 래치 타입의 감지증폭기는 노이즈, line coupling 간섭 등이 입력에 영향을 미치는 경우에도 의도된 증폭 결과를 출력하지 못하는 문제점이 있다.
한편, 상기 반도체 장치는 이미지 센싱 장치를 예로 들 수 있다. 상기 이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 실시예는 내부 소자들의 특성 편차를 무시하면서도 노이즈, line coupling 간섭 등에 둔감한 증폭회로 및 그의 구동 방법, 그리고 그를 포함하는 이미지 센싱 장치를 제공한다.
본 발명의 일 측면에 따르면, 증폭회로는 제1 및 제2 전류 간의 전류차를 이용하여 상기 제1 및 제2 전류에 대응하는 제1 및 제2 전압 간의 전압차를 1차적으로 증폭하기 위한 제1 증폭블록; 및 상기 제1 및 제2 전압 간의 전압차를 2차적으로 증폭하여 제1 및 제2 증폭신호를 생성하기 위한 제2 증폭블록을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 증폭회로의 구동 방법은 제1 구간 동안 제1 및 제2 전류를 각각 제1 및 제2 충전부에 충전하는 단계; 및 제2 구간 동안 상기 제1 및 제2 충전부에 걸린 제1 및 제2 전압 간의 전압차를 증폭하는 단계를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 이미지 센싱 장치는 복수의 픽셀신호를 생성하기 위한 픽셀 어레이; 상기 복수의 픽셀신호에 대응하는 복수의 제1 전류와 공통 램프신호에 대응하는 제2 전류 간의 전류차를 이용하여 상기 제1 및 제2 전류에 대응하는 제1 및 제2 전압 간의 전압차를 증폭함으로써, 상기 복수의 픽셀신호에 대응하는 복수의 증폭신호를 생성하기 위한 복수의 증폭회로; 및 상기 복수의 증폭신호에 응답하여 복수의 디지털신호를 생성하기 위한 복수의 신호변환회로를 포함할 수 있다.
본 발명의 실시예는 내부 소자들의 특성 편차를 무시할 수 있는 특징을 가지면서 노이즈, line coupling 간섭 등에 둔감한 특성을 가짐으로써 증폭 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 증폭회로의 구성도이다.
도 2는 본 발명의 제2 실시예에 따른 증폭회로의 구성도이다.
도 3은 도 1 및 도 2에 도시된 증폭회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 5는 도 4에 도시된 제1 증폭회로의 일예를 보인 내부 구성도이다.
도 6은 도 4에 도시된 제1 증폭회로의 다른 예를 보인 내부 구성도이다.
도 7은 도 4에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 제1 실시예에 따른 증폭회로의 구성도가 도시되어 있다.
도 1을 참조하면, 증폭회로는 제1 증폭블록(10)과 제2 증폭블록(20)을 포함할 수 있다.
제1 증폭블록(10)은 제1 전류(I1)와 제2 전류(I2) 간의 전류차를 이용하여 제1 전류(I1)와 제2 전류(I2)에 대응하는 제1 전압과 제2 전압 간의 전압차를 1차적으로 증폭할 수 있다. 예컨대, 제1 증폭블록(10)은 전류차가 존재하는 제1 전류(I1) 및 제2 전류(I2)를 일정 시간(이하 "제1 증폭 구간"이라 칭함) 동안 각각 충전함으로써 제1 전압과 제2 전압 간의 전압차를 증폭할 수 있다. 상기 전류차가 존재한다는 것은 제1 전류(I1)에 의해 충전되는 전하량과 제2 전류(I2)에 의해 충전되는 전하량이 다르다는 의미일 수 있다, 상기 전류차가 존재하는 경우에는 상기 제1 증폭 구간 동안 상기 제1 전압과 제2 전압 간의 전압차가 증폭될 수 있다. 상기 전압차의 증폭 수준은 제2 증폭블록(20)의 내부 소자들의 특성 편차, line coupling 간섭, 노이즈 등을 고려하여 결정될 수 있다. 그리고, 상기 전압차의 증폭 수준은 제1 전류(I1)의 세기, 제2 전류(I2)의 세기, 제1 충전부(C1)의 용량, 제2 충전부(C2)의 용량 등의 설계 변경을 통해 조절 가능하다.
예컨대, 제1 증폭블록(10)은 제1 충전부(C1)와 제2 충전부(C2)를 포함할 수 있다.
제1 충전부(C1)는 제1 전류(I1)를 충전할 수 있다. 제1 충전부(C1)는 제1 전류(I1)가 입력되는 제1 입력 노드와 저전압(VSS)이 공급되는 저전압 노드 사이에 접속될 수 있다. 예컨대, 제1 충전부(C1)는 제1 커패시터를 포함할 수 있다.
제2 충전부(C2)는 제2 전류(I2)를 충전할 수 있다. 제2 충전부(C2)는 제2 전류(I2)가 입력되는 제2 입력 노드와 상기 저전압 노드 사이에 접속될 수 있다. 예컨대, 제2 충전부(C2)는 제2 커패시터를 포함할 수 있다.
제2 증폭블록(20)은 상기 제1 및 제2 전압 간의 전압차를 2차적으로 증폭하여 제1 및 제2 증폭신호(VOUTN, VOUTP)를 생성할 수 있다. 상기 제1 전압은 제1 충전부(C1)에 걸린 전압에 대응할 수 있다. 즉, 상기 제1 전압은 상기 제1 입력 노드를 통해 생성될 수 있다. 상기 제2 전압은 제2 충전부(C2)에 걸린 전압에 대응할 수 있다. 즉, 상기 제2 전압은 상기 제2 입력 노드를 통해 생성될 수 있다. 제2 증폭블록(20)은 제1 및 제2 제어신호(CTRL1, CTRL2)에 응답하여, 상기 제1 증폭 구간 동안 디스에이블될 수 있고, 상기 제1 증폭 구간에 후속하는 제2 증폭 구간 동안 인에이블될 수 있다.
예컨대, 제2 증폭블록(20)은 래치 타입의 감지증폭기(latch type sense amplifier)를 포함할 수 있다. 제2 증폭블록(20)은 제1 증폭부(P1, N1), 제2 증폭부(P2, N2), 제1 접속부(SW1), 제2 접속부(SW2), 제1 전압 공급부(SW3), 및 제2 전압 공급부(SW4)를 포함할 수 있다.
제1 증폭부(P1, N1)는 상기 제1 전압에 기초하여 고전압(VDD)과 저전압(VSS) 사이에서 스윙하는 제1 증폭신호(VOUTN<1>)를 생성할 수 있다. 예컨대, 제1 증폭부(P1, N1)는 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터는 상기 제1 입력 노드에 게이트단이 접속될 수 있고, 고전압(VDD)이 공급되는 고전압 노드와 제1 증폭신호(VOUTN<1>)가 출력되는 제1 출력 노드 사이에 소오스단과 드레인단이 접속될 수 있다. 상기 제1 NMOS 트랜지스터는 상기 제1 입력 노드에 게이트단이 접속될 수 있고, 상기 제1 출력 노드와 상기 저전압 노드 사이에 드레인단과 소오스단이 접속될 수 있다.
제2 증폭부(P2, N2)는 상기 제2 전압에 기초하여 고전압(VDD)과 저전압(VSS) 사이에서 스윙하는 제2 증폭신호(VOUTP)를 생성할 수 있다. 예컨대, 제2 증폭부(P2, N2)는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함할 수 있다. 상기 제2 PMOS 트랜지스터는 상기 제2 입력 노드에 게이트단이 접속될 수 있고, 상기 고전압 노드와 제2 증폭신호(VOUTP)가 출력되는 제2 출력 노드 사이에 소오스단과 드레인단이 접속될 수 있다. 상기 제2 NMOS 트랜지스터는 상기 제2 입력 노드에 게이트단이 접속될 수 있고, 상기 제2 출력 노드와 상기 저전압 노드 사이에 드레인단과 소오스단이 접속될 수 있다.
제1 접속부(SW1)는 제1 제어신호(CTRL1)에 응답하여 상기 제2 입력 노드와 상기 제1 출력 노드를 선택적으로 접속할 수 있다. 제1 접속부(SW1)는 제1 제어신호(CTRL1)에 응답하여, 상기 제1 증폭 구간 동안 상기 제2 입력 노드와 상기 제1 출력 노드를 미접속할 수 있고, 상기 제2 증폭 구간 동안 상기 제2 입력 노드와 상기 제1 출력 노드를 접속할 수 있다. 예컨대, 제1 접속부(SW1)는 제1 스위칭 소자를 포함할 수 있다.
제2 접속부(SW2)는 제1 제어신호(CTRL1)에 응답하여 상기 제1 입력 노드와 상기 제2 출력 노드를 선택적으로 접속할 수 있다. 제2 접속부(SW2)는 제1 제어신호(CTRL1)에 응답하여, 상기 제1 증폭 구간 동안 상기 제1 입력 노드와 상기 제2 출력 노드를 미접속할 수 있고, 상기 제2 증폭 구간 동안 상기 제1 입력 노드와 상기 제2 출력 노드를 접속할 수 있다. 예컨대, 제2 접속부(SW1)는 제2 스위칭 소자를 포함할 수 있다.
제1 전압 공급부(SW3)는 제2 제어신호(CTRL2)에 응답하여 고전압(VDD)을 제1 증폭부(P1, N1)에게 선택적으로 공급할 수 있다. 제1 전압 공급부(SW1)는 제2 제어신호(CTRL2)에 응답하여, 상기 제1 증폭 구간 동안 고전압(VDD)을 제1 증폭부(P1, N1)에게 미공급할 수 있고, 상기 제2 증폭 구간 동안 고전압(VDD)을 제1 증폭부(P1, N1)에게 공급할 수 있다. 예컨대, 제1 전압 공급부(SW3)는 제3 스위칭 소자를 포함할 수 있다.
제2 전압 공급부(SW4)는 제2 제어신호(CTRL2)에 응답하여 고전압(VDD)을 제2 증폭부(P2, N2)에게 선택적으로 공급할 수 있다. 제2 전압 공급부(SW4)는 제2 제어신호(CTRL2)에 응답하여, 상기 제1 증폭 구간 동안 고전압(VDD)을 제2 증폭부(P2, N2)에게 미공급할 수 있고, 상기 제2 증폭 구간 동안 고전압(VDD)을 제2 증폭부(P2, N2)에게 공급할 수 있다.
한편, 도 2에는 본 발명의 제2 실시예에 따른 증폭회로의 구성도가 도시되어 있다.
도 2를 참조하면, 증폭회로는 제1 증폭블록(30)과 제2 증폭블록(40)을 포함할 수 있다.
제1 증폭블록(30)은 도 1에 도시된 제1 증폭블록(10)과 동일할 수 있으므로, 그에 대한 설명은 생략한다.
제2 증폭블록(40)은 래치 타입의 감지증폭기(latch type sense amplifier)를 포함할 수 있으며, 도 1에 도시된 제2 증폭블록(20)과 매우 유사할 수 있다. 즉, 제2 증폭블록(40)은 제1 증폭부(P1, N1), 제2 증폭부(P2, N2), 제1 접속부(SW1), 제2 접속부(SW2), 제1 전압 공급부(SW3), 및 제2 전압 공급부(SW4)를 포함할 수 있다. 이 중에서 제1 증폭부(P1, N1), 제2 증폭부(P2, N2), 제1 전압 공급부(SW3), 및 제2 전압 공급부(SW4)는 도 1에 도시된 그것들과 동일하므로, 이하에서는 제1 접속부(SW1)와 제2 접속부(SW2)만을 설명하기로 한다.
제1 접속부(SW1)는 제1 제어신호(CTRL1)에 응답하여 제1 증폭부(P1, N1)의 입력 경로를 선택적으로 접속할 수 있다. 제1 접속부(SW1)는 제1 제어신호(CTRL1)에 응답하여, 상기 제1 증폭 구간 동안 제1 증폭부(P1, N1)의 입력 경로를 미접속할 수 있고, 상기 제2 증폭 구간 동안 제1 증폭부(P1, N1)의 입력 경로를 접속할 수 있다. 제1 증폭부(P1, N1)의 입력 경로는 상기 제1 전압이 입력되는 경로를 포함할 수 있다.
제2 접속부(SW2)는 제1 제어신호(CTRL1)에 응답하여 제2 증폭부(P2, N2)의 입력 경로를 선택적으로 접속할 수 있다. 제2 접속부(SW2)는 제1 제어신호(CTRL1)에 응답하여, 상기 제1 증폭 구간 동안 제2 증폭부(P2, N2)의 입력 경로를 미접속할 수 있고, 상기 제2 증폭 구간 동안 제2 증폭부(P2, N2)의 입력 경로를 접속할 수 있다. 제2 증폭부(P2, N2)의 입력 경로는 상기 제2 전압이 입력되는 경로를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 및 제2 실시예에 따른 증폭회로의 동작을 설명한다.
본 발명의 제1 및 제2 실시예에 따른 증폭회로의 전체적인 동작은 동일하므로, 제1 실시예만을 대표적으로 설명한다.
도 3에는 본 발명의 제1 실시예에 따른 증폭회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 3을 참조하면, 제1 증폭블록(10)은 제1 증폭 구간(S) 동안 제1 전류(I1)와 제2 전류(I2) 간의 전류차를 이용하여 제1 전류(I1)와 제2 전류(I2)에 대응하는 제1 전압과 제2 전압 간의 전압차를 증폭할 수 있다. 예컨대, 제1 증폭블록(10)은 제1 증폭 구간(S) 동안 제1 전류(I1)와 제2 전류(I2)를 각각 제1 충전부(C1)와 제2 충전부(C2)에 충전함으로써, 상기 제1 전압과 제2 전압 간의 전류차를 증폭할 수 있다. 전류차가 존재하는 제1 전류(I1) 및 제2 전류(I2)가 입력되면, 단위 시간당 제1 충전부(C1)에 충전되는 전하량과 제2 충전부(C2)에 충전되는 전하량이 다를 수 있다. 제1 충전부(C1)에 충전되는 전하량과 제2 충전부(C2)에 충전되는 전하량과의 차이는 제1 증폭 구간(S) 동안 점차 증가할 것이며, 결국 제1 충전부(C1)에 걸린 상기 제1 전압과 제2 충전부에 걸린 제2 전압 간의 전압차가 증폭된 결과를 얻을 수 있다.
여기서, 상기 전압차의 증폭 수준은 제2 증폭블록(20)의 내부 소자들의 특성 편차, line coupling 간섭, 노이즈 등을 고려하여 결정될 수 있다. 따라서, 상기 전압차가 상기 특성 편차를 극복할 만큼의 수준으로 증폭되는 경우 제2 증폭블록(20)의 증폭 동작시 상기 특성 편차를 무시할 수 있다. 또한, line coupling 간섭, 노이즈 등이 일시적으로 제1 전류(I1) 또는 제2 전류(I2)에 영향을 미치더라도 상기 전압차가 역전될 가능성은 희박하다.
제2 증폭블록(20)은 제1 및 제2 제어신호(CTRL1, CTRL2)에 응답하여 제1 증폭 구간(S) 동안 디스에이블될 수 있다. 예컨대, 제2 증폭블록(20)은 제1 제어신호(CTRL1)에 응답하여, 상기 제1 입력 노드와 상기 제2 출력 노드를 제1 증폭 구간(S) 동안 전기적으로 분리할 수 있고 상기 제2 입력 노드와 상기 제1 출력 노드를 제1 증폭 구간(S) 동안 전기적으로 분리할 수 있다. 그리고, 제2 증폭블록(20)은 제2 제어신호(CTRL2)에 응답하여 제1 증폭 구간(S) 동안 고전압(VDD)을 공급받지 않을 수 있다.
제2 증폭블록(20)은 제1 및 제2 제어신호(CTRL1, CTRL2)에 응답하여 제2 증폭 구간(D) 동안 인에이블될 수 있다. 예컨대, 제2 증폭블록(20)은 제1 제어신호(CTRL1)에 응답하여, 상기 제1 입력 노드와 상기 제2 출력 노드를 제2 증폭 구간(D) 동안 접속할 수 있고 상기 제2 입력 노드와 상기 제1 출력 노드를 제2 증폭 구간(D) 동안 접속할 수 있다. 그리고, 제2 증폭블록(20)은 제2 제어신호(CTRL2)에 응답하여 제2 증폭 구간(D) 동안 고전압(VDD)을 공급받을 수 있다.
제2 증폭블록(20)은 제2 증폭 구간(D) 동안 상기 제1 전압과 상기 제2 전압 간의 전압차를 2차적으로 증폭할 수 있다. 예컨대, 제2 증폭블록(20)은 상기 제1 전압에 기초하여 고전압(VDD)과 저전압(VSS) 사이에서 스윙하는 제1 증폭신호(VOUTN<1>)를 생성할 수 있고, 상기 제2 전압에 기초하여 고전압(VDD)과 저전압(VSS) 사이에서 스윙하는 제2 증폭신호(VOUTP)를 생성할 수 있다.
이와 같은 본 발명의 실시예들에 따르면, 실질적인 증폭 동작을 실시하기 전에 두 입력의 레벨 차이를 미리 증폭해 놓음으로써, 상기 실질적인 증폭 동작을 실시할 때 내부 소자들의 특성 편차를 무시할 수 있으면서도 노이즈, line coupling 간섭 등에 둔감할 수 있는 이점이 있다.
이하에서는 앞서 설명한 증폭회로들이 적용된 반도체 장치의 일예를 설명한다. 비록 상기 반도체 장치는 이미지 센싱 장치를 예로 들어 설명하지만, 반드시 이에 한정되는 것은 아니다.
도 4에는 본 발명의 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 4를 참조하면, 이미지 센싱 장치(100)는 픽셀 어레이(110), 제1 내지 제n 증폭회로(120), 및 복수의 신호변환회로(130)를 포함할 수 있다.
픽셀 어레이(110)는 로우(row)와 컬럼(column)에 맞춰 배열된 복수의 픽셀(PX)을 포함할 수 있다. 예컨대, 픽셀 어레이(110)는 n*m 개의 픽셀(PX)을 포함할 수 있다. 픽셀 어레이(110)는 단위 로우 시간마다 제1 내지 제n 픽셀신호(VPX<1:n>)를 생성할 수 있다.
제1 내지 제n 증폭회로(120)는 제1 내지 제n 픽셀신호(VPX<1:n>)와 공통 램프신호(VRAMP)에 응답하여 제1 내지 제n 증폭신호(VOUTN<1:n>)를 생성할 수 있다. 예컨대, 제1 증폭회로(AC1)는 제1 픽셀신호(VPX<1>)에 대응하는 제1 전류와 공통 램프신호(VRAMP)에 대응하는 제2 전류 간의 전류차를 이용하여 상기 제1 전류와 상기 제2 전류에 대응하는 제1 전압과 제2 전압 간의 전압차를 증폭함으로써, 제1 픽셀신호(VPX<1>)에 대응하는 제1 증폭신호(VOUTN<1>)를 생성할 수 있다. 제1 증폭신호(VOUTN<1>)는 제1 픽셀신호(VPX<1>)의 전압 레벨에 대응하는 구간 동안 토글링할 수 있다.
제1 내지 제n 신호변환회로(130)는 제1 내지 제n 증폭신호(VOUTN<1:n>)에 응답하여 제1 내지 제n 디지털신호(DOUT<1:n>)를 생성할 수 있다. 예컨대, 제1 신호변환회로(SC1)는 제1 증폭신호(VOUTN<1>)의 토글링 횟수를 카운팅함으로써 제1 디지털신호(DOUT<1>)를 생성할 수 있다.
도 5에는 도 4에 도시된 제1 증폭회로(AC1)의 일예를 보인 구성도가 도시되어 있다.
도 5를 참조하면, 제1 증폭회로(AC1)는 제1 증폭블록(1201), 및 제2 증폭블록(1203)을 포함할 수 있다.
제1 증폭블록(1201)은 클럭신호(CLK)에 응답하여 제1 전류(I1)와 제2 전류(I2) 간의 전류차를 이용하여 상기 제1 전압과 상기 제2 전압 간의 전압차를 1차적으로 증폭할 수 있다. 예컨대, 제1 증폭블록(1201)은 클럭신호(CLK)의 주기마다 상기 제1 전압과 상기 제2 전압 간의 전압차를 증폭할 수 있다.
제1 증폭블록(1201)은 소오스 전류 생성부(CS), 제1 전류 생성부(P1, P2), 제1 충전부(C1), 제2 전류 생성부(P3, P4), 및 제2 충전부(C2)를 포함할 수 있다.
소오스 전류 생성부(CS)는 고전압(VDD)을 이용하여 소오스 전류(IB)를 생성할 수 있다.
제1 전류 생성부(P1, P2)는 제1 픽셀신호(VPX<1>)와 클럭신호(CLK)에 응답하여 소오스 전류(IB)를 기초로 한 제1 전류(I1)를 선택적으로 생성할 수 있다. 예컨대, 제1 전류 생성부(P1, P2)는 제1 및 제2 PMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터는 제1 픽셀신호(VPX<1>)를 게이트단으로 입력받을 수 있고, 소오스 전류 생성부(CS)와 상기 제2 PMOS 트랜지스터 사이에 소오스단과 드레인단이 접속될 수 있다. 상기 제2 PMOS 트랜지스터는 클럭신호(CLK)를 게이트단으로 입력받을 수 있고, 상기 제1 PMOS 트랜지스터와 제1 충전부(C1) 사이에 소오스단과 드레인단이 접속될 수 있다. 상기와 같이 구성된 경우, 제1 전류 생성부(P1, P2)는 논리 로우 레벨의 클럭신호(CLK)에 응답하여 제1 증폭 구간 동안 제1 픽셀신호(VPX<1>)의 전압 레벨에 대응하는 제1 전류(I1)를 생성할 수 있고, 논리 하이 레벨의 클럭신호(CLK)에 응답하여 상기 제1 증폭 구간에 후속하는 제2 증폭 구간 동안 제1 전류(I1)를 생성하지 않을 수 있다.
제1 충전부(C1)는 상기 제1 증폭 구간 동안 제1 전류(I1)를 충전할 수 있다. 예컨대, 제1 충전부(C1)는 제1 커패시터를 포함할 수 있다. 상기 제1 커패시터는 상기 제2 PMOS 트랜지스터의 드레인단과 저전압(VSS)이 공급되는 저전압 노드 사이에 접속될 수 있다. 이하에서는 상기 제2 PMOS 트랜지스터와 상기 제1 커패시터 사이의 노드를 제1 입력 노드라 칭한다.
제2 전류 생성부(P3, P4)는 공통 램프신호(VRAMP)와 클럭신호(CLK)에 응답하여 소오스 전류(IB)를 기초로 한 제2 전류(I2)를 선택적으로 생성할 수 있다. 예컨대, 제2 전류 생성부(P3, P4)는 제3 및 제4 PMOS 트랜지스터를 포함할 수 있다. 상기 제3 PMOS 트랜지스터는 공통 램프신호(VRAMP)를 게이트단으로 입력받을 수 있고, 소오스 전류 생성부(CS)와 상기 제4 PMOS 트랜지스터 사이에 소오스단과 드레인단이 접속될 수 있다. 상기 제4 PMOS 트랜지스터는 클럭신호(CLK)를 게이트단으로 입력받을 수 있고, 상기 제3 PMOS 트랜지스터와 제2 충전부(C2) 사이에 소오스단과 드레인단이 접속될 수 있다. 상기와 같이 구성된 경우, 제2 전류 생성부(P3, P4)는 논리 로우 레벨의 클럭신호(CLK)에 응답하여 상기 제1 증폭 구간 동안 공통 램프신호(VRAMP)의 전압 레벨에 대응하는 제2 전류(I2)를 생성할 수 있고, 논리 하이 레벨의 클럭신호(CLK)에 응답하여 상기 제2 증폭 구간 동안 제2 전류(I2)를 생성하지 않을 수 있다.
제2 충전부(C2)는 상기 제2 증폭 구간 동안 제2 전류(I2)를 충전할 수 있다. 예컨대, 제2 충전부(C2)는 제2 커패시터를 포함할 수 있다. 상기 제2 커패시터는 상기 제4 PMOS 트랜지스터의 드레인단과 상기 저전압 노드 사이에 접속될 수 있다. 이하에서는 상기 제4 PMOS 트랜지스터와 상기 제2 커패시터 사이의 노드를 제2 입력 노드라 칭한다.
제2 증폭블록(1203)은 클럭신호(CLK)와 클럭바신호(CLKB)에 응답하여 상기 제1 및 제2 전압 간의 전압차를 2차적으로 증폭하여 제1 정신호(VOUTN<1>)와 제1 부신호(VOUTP<1>)를 생성할 수 있다. 여기서, 제1 정신호(VOUTN<1>)와 제1 부신호(VOUTP<1>) 중 제1 정신호(VOUTN<1>)가 제1 신호변환회로(SC1)에게 출력되는 제1 증폭신호(VOUTN<1>)일 수 있다. 본 발명의 실시예에서는 제1 정신호(VOUTN<1>)를 제1 증폭신호(VOUTN<1>)로써 이용하는 것으로 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 제1 부신호(VOUTP<1>)를 제1 증폭신호로써 이용하는 것도 가능하다. 상기 제1 전압은 제1 충전부(C1)에 걸린 전압에 대응할 수 있다. 즉, 상기 제1 전압은 상기 제1 입력 노드를 통해 생성될 수 있다. 상기 제2 전압은 제2 충전부(C2)에 거린 전압에 대응할 수 있다. 즉, 상기 제2 전압은 상기 제2 입력 노드를 통해 생성될 수 있다. 클럭신호(CLK)와 클럭바신호(CLKB)는 서로 반전 관계일 수 있다. 제2 증폭블록(1203)은 클럭신호(CLK)와 클럭바신호(CLKB)에 응답하여, 상기 제1 증폭 구간 동안 디스에이블될 수 있고, 상기 제2 증폭 구간 동안 인에이블될 수 있다.
제2 증폭블록(1203)은 래치 타입의 감지증폭기(latch type sense amplifier)를 포함할 수 있다. 예컨대, 제2 증폭블록(1203)은 제1 증폭부(P5, N1), 제2 증폭부(P6, N2), 제1 접속부(N3), 제2 접속부(N4), 제1 전압 공급부(P7), 제2 전압 공급부(P8), 제1 초기화부(N5), 및 제2 초기화부(N6)를 포함할 수 있다.
제1 증폭부(P5, N1)는 상기 제1 전압에 기초하여 고전압(VDD)과 저전압(VSS) 사이에서 스윙하는 제1 증폭신호(VOUTN<1>)를 생성할 수 있다. 예컨대, 제1 증폭부(P5, N1)는 제5 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함할 수 있다. 상기 제5 PMOS 트랜지스터는 상기 제1 입력 노드에 게이트단이 접속될 수 있고, 고전압(VDD)이 공급되는 고전압 노드와 제1 증폭신호(VOUTN<1>)가 출력되는 제1 출력 노드 사이에 소오스단과 드레인단이 접속될 수 있다. 상기 제1 NMOS 트랜지스터는 상기 제1 입력 노드에 게이트단이 접속될 수 있고, 상기 제1 출력 노드와 상기 저전압 노드 사이에 드레인단과 소오스단이 접속될 수 있다.
제2 증폭부(P6, N2)는 상기 제2 전압에 기초하여 고전압(VDD)과 저전압(VSS) 사이에서 스윙하는 제1 부신호(VOUTP<1>)를 생성할 수 있다. 예컨대, 제2 증폭부(P2, N2)는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함할 수 있다. 상기 제6 PMOS 트랜지스터는 상기 제2 입력 노드에 게이트단이 접속될 수 있고, 상기 고전압 노드와 제1 부신호(VOUTP<1>)가 출력되는 제2 출력 노드 사이에 소오스단과 드레인단이 접속될 수 있다. 상기 제2 NMOS 트랜지스터는 상기 제2 입력 노드에 게이트단이 접속될 수 있고, 상기 제2 출력 노드와 상기 저전압 노드 사이에 드레인단과 소오스단이 접속될 수 있다.
제1 접속부(N3)는 클럭신호(CLK)에 응답하여 상기 제2 입력 노드와 상기 제1 출력 노드를 선택적으로 접속할 수 있다. 제1 접속부(N3)는 클럭신호(CTRL1)에 응답하여, 상기 제1 증폭 구간 동안 상기 제2 입력 노드와 상기 제1 출력 노드를 미접속할 수 있고, 상기 제2 증폭 구간 동안 상기 제2 입력 노드와 상기 제1 출력 노드를 접속할 수 있다. 예컨대, 제1 접속부(N3)는 제3 NMOS 트랜지스터를 포함할 수 있다. 상기 제3 NMOS 트랜지스터는 클럭신호(CLK)를 게이트단으로 입력받을 수 있고, 상기 제2 입력 노드와 상기 제1 출력 노드 사이에 소오스단과 드레인단이 접속될 수 있다.
제2 접속부(N4)는 클럭신호(CLK)에 응답하여 상기 제1 입력 노드와 상기 제2 출력 노드를 선택적으로 접속할 수 있다. 제2 접속부(N4)는 클럭신호(CLK)에 응답하여, 상기 제1 증폭 구간 동안 상기 제1 입력 노드와 상기 제2 출력 노드를 미접속할 수 있고, 상기 제2 증폭 구간 동안 상기 제1 입력 노드와 상기 제2 출력 노드를 접속할 수 있다. 예컨대, 제2 접속부(N4)는 제4 NMOS 트랜지스터를 포함할 수 있다. 상기 제4 NMOS 트랜지스터는 클럭신호(CLK)를 게이트단으로 입력받을 수 있고, 상기 제1 입력 노드와 상기 제2 출력 노드 사이에 소오스단과 드레인단이 접속될 수 있다.
제1 전압 공급부(P7)는 클럭바신호(CLKB)에 응답하여 고전압(VDD)을 제1 증폭부(P5, N1)에게 선택적으로 공급할 수 있다. 제1 전압 공급부(P7)는 클럭바신호(CLKB)에 응답하여, 상기 제1 증폭 구간 동안 고전압(VDD)을 제1 증폭부(P5, N1)에게 미공급할 수 있고, 상기 제2 증폭 구간 동안 고전압(VDD)을 제1 증폭부(P5, N1)에게 공급할 수 있다. 예컨대, 제1 전압 공급부(P7)는 제7 PMOS 트랜지스터를 포함할 수 있다. 상기 제7 PMOS 트랜지스터는 클럭바신호(CLKB)를 게이트단으로 입력받을 수 있고, 상기 고전압 노드와 상기 제5 PMOS 트랜지스터의 소오스단 사이에 소오스단과 드레인단이 접속될 수 있다.
제2 전압 공급부(P8)는 클럭바신호(CLKB)에 응답하여 고전압(VDD)을 제2 증폭부(P6, N2)에게 선택적으로 공급할 수 있다. 제2 전압 공급부(P8)는 클럭바신호(CLKB)에 응답하여, 상기 제1 증폭 구간 동안 고전압(VDD)을 제2 증폭부(P6, N2)에게 미공급할 수 있고, 상기 제2 증폭 구간 동안 고전압(VDD)을 제2 증폭부(P6, N2)에게 공급할 수 있다. 예컨대, 제2 전압 공급부(P8)는 제8 PMOS 트랜지스터를 포함할 수 있다. 상기 제8 PMOS 트랜지스터는 클럭바신호(CLKB)를 게이트단으로 입력받을 수 있고, 상기 고전압 노드와 상기 제6 PMOS 트랜지스터의 소오스단 사이에 소오스단과 드레인단이 접속될 수 있다.
제1 초기화부(N5)는 클럭바신호(CLKB)에 응답하여 상기 제1 출력 노드를 저전압(VSS)으로 초기화할 수 있다. 제1 초기화부(N5)는 클럭바신호(CLKB)에 응답하여 상기 제1 증폭 구간 동안만 상기 제1 출력 노드를 저전압(VSS)으로 초기화할 수 있다. 예컨대, 제1 초기화부(N5)는 제5 NMOS 트랜지스터를 포함할 수 있다. 상기 제5 NMOS 트랜지스터는 클럭바신호(CLKB)를 게이트단으로 입력받을 수 있고, 상기 저전압 노드와 상기 제1 출력 노드 사이에 소오스단과 드레인단이 접속될 수 있다. 본 발명의 실시예에서는 초기화 전압으로써 저전압(VSS)을 이용하는 것으로 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 설계에 따라 고전압(VDD) 또는 고전압(VDD)과 저전압(VSS) 사이의 전압(예:VDD/2)을 상기 초기화 전압으로써 이용할 수도 있다.
제2 초기화부(N6)는 클럭바신호(CLKB)에 응답하여 상기 제2 출력 노드를 저전압(VSS)으로 초기화할 수 있다. 제2 초기화부(N6)는 클럭바신호(CLKB)에 응답하여 상기 제1 증폭 구간 동안만 상기 제2 출력 노드를 저전압(VSS)으로 초기화할 수 있다. 예컨대, 제3 초기화부(N6)는 제6 NMOS 트랜지스터를 포함할 수 있다. 상기 제6 NMOS 트랜지스터는 클럭바신호(CLKB)를 게이트단으로 입력받을 수 있고, 상기 저전압 노드와 상기 제2 출력 노드 사이에 소오스단과 드레인단이 접속될 수 있다. 본 발명의 실시예에서는 초기화 전압으로써 저전압(VSS)을 이용하는 것으로 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 설계에 따라 고전압(VDD) 또는 고전압(VDD)과 저전압(VSS) 사이의 전압(예:VDD/2)을 상기 초기화 전압으로써 이용할 수도 있다.
한편, 도 6에는 도 4에 도시된 제1 증폭회로(AC1)의 다른 예를 보인 구성도가 도시되어 있다.
도 6을 참조하면, 제1 증폭회로(AC1)는 제1 증폭블록(1205)과 제2 증폭블록(1207)을 포함할 수 있다.
제1 증폭블록(1205)은 도 5에 도시된 제1 증폭블록(1201)과 동일할 수 있으므로, 그에 대한 설명은 생략한다.
제2 증폭블록(1207)은 래치 타입의 감지증폭기(latch type sense amplifier)를 포함할 수 있으며, 도 5에 도시된 제2 증폭블록(1203)과 매우 유사할 수 있다. 즉, 제2 증폭블록(1207)은 제1 증폭부(P5, N1), 제2 증폭부(P6, N2), 제1 접속부(N3), 제2 접속부(N4), 제1 전압 공급부(P7), 제2 전압 공급부(P8), 제1 초기화부(N5), 및 제2 초기화부(N6)를 포함할 수 있다. 이 중에서 제1 증폭부(P5, N1), 제2 증폭부(P6, N2), 제1 전압 공급부(P7), 제2 전압 공급부(P8), 제1 초기화부(N5), 및 제2 초기화부(N6)는 도 5에 도시된 그것들과 동일하므로, 이하에서는 제1 접속부(N3)와 제2 접속부(N4)만을 설명하기로 한다.
제1 접속부(N3)는 클럭신호(CLK)에 응답하여 제1 증폭부(P5, N1)의 입력 경로를 선택적으로 접속할 수 있다. 제1 접속부(N3)는 클럭신호(CLK)에 응답하여, 상기 제1 증폭 구간 동안 제1 증폭부(P5, N1)의 입력 경로를 미접속할 수 있고, 상기 제2 증폭 구간 동안 제1 증폭부(P5, N1)의 입력 경로를 접속할 수 있다. 제1 증폭부(P5, N1)의 입력 경로는 상기 제1 전압이 입력되는 경로를 포함할 수 있다.
제2 접속부(N4)는 클럭호(CLK)에 응답하여 제2 증폭부(P6, N2)의 입력 경로를 선택적으로 접속할 수 있다. 제2 접속부(N4)는 클럭신호(CLK)에 응답하여, 상기 제1 증폭 구간 동안 제2 증폭부(P6, N2)의 입력 경로를 미접속할 수 있고, 상기 제2 증폭 구간 동안 제2 증폭부(P6, N2)의 입력 경로를 접속할 수 있다. 제2 증폭부(P6, N2)의 입력 경로는 상기 제2 전압이 입력되는 경로를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 이미지 센싱 장치(100)의 동작을 도 7을 참조하여 설명한다.
도 7에는 본 발명의 실시예에 따른 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 도 7에는 설명의 편의를 위해 제1 픽셀신호(VPX<1>)와 관련된 동작만이 도시되어 있음에 유의한다.
도 7을 참조하면, 픽셀 어레이(110)는 제1 픽셀신호(VPX<1>)를 생성할 수 있다. 제1 픽셀신호(VPX<1>)는 입사광에 대응하는 전압 레벨을 가질 수 있다.
제1 증폭회로(AC1)는 제1 픽셀신호(VPX<1>)와 공통 램프신호(VRAMP)를 비교하고 그 비교결과에 따른 제1 증폭신호(VOUTN<1>)를 생성할 수 있다. 예컨대, 공통 램프신호(VRAMP)는 램핑 구간 중 비교 구간마다 예정된 전압 레벨만큼씩 하강할 수 있고, 제1 증폭회로(AC1)는 클럭신호(CLK)와 클럭바신호(CLKB)에 응답하여, 상기 비교 구간마다 제1 픽셀신호(VPX<1>)와 공통 램프신호(VRAMP)를 비교함으로써 제1 증폭신호(VOUTN<1>)를 생성할 수 있다. 클럭신호(CLK)와 클럭바신호(CLKB)는 상기 램핑 구간 동안 토글링할 수 있고, 클럭신호(CLK)와 클럭바신호(CLKB)는 서로 반전 관계일 수 있으며, 클럭신호(CLK) 및 클럭바신호(CLKB)의 한 주기는 상기 비교 구간에 대응할 수 있다. 상기 비교 구간마다 실시되는 제1 증폭회로(AC1)의 비교 동작을 더욱 자세하게 설명하면 다음과 같다.
제1 증폭회로(AC1)는 상기 비교 구간 중 제1 증폭 구간(S) 동안 제1 픽셀신호(VPX<1>)에 대응하는 제1 전류(I1)와 공통 램프신호(VRAMP)에 대응하는 제2 전류(I2) 간의 전류차를 이용하여 제1 전류(I1)와 제2 전류(I2)에 대응하는 제1 전압과 제2 전압 간의 전압차를 1차적으로 증폭한 다음, 상기 비교 구간 중 제2 증폭 구간(D) 동안 상기 제1 전압과 상기 제2 전압 간의 전압차를 2차적으로 증폭함으로써, 제1 픽셀신호(VPX<1>)에 대응하는 제1 증폭신호(VOUTN<1>)를 생성할 수 있다. 한편, 제1 증폭회로(AC1)는 상기 제1 증폭 구간(S) 동안 제1 증폭신호(VOUTN<1>)를 저전압(VSS)으로 초기화할 수 있다. 이에 따라, 제1 증폭신호(VOUTN<1>)는 상기 램핑 구간 중 제1 픽셀신호(VPX<1>)의 전압 레벨에 대응하는 구간 동안 토글링할 수 있다. 예컨대, 제1 증폭신호(VOUTN<1>)는 상기 램핑 구간 중 제1 픽셀신호(VPX<1>)의 전압 레벨이 공통 램프신호(VRAMP)의 전압 레벨보다 낮은 구간 동안 토글링할 수 있다.
제1 신호변환회로(SC1)는 제1 증폭신호(VOUTN<1>)에 응답하여 제1 디지털신호(DOUT<1>)를 생성할 수 있다. 예컨대, 제1 신호변환회로(SC1)는 제1 증폭신호(VOUTN<1>)의 토글링 횟수를 카운팅하고 그 카운팅 결과에 따른 제1 디지털신호(DOUT<1>)를 생성할 수 있다.
이와 같은 본 발명의 실시예에 따른 이미지 센싱 장치는, 픽셀신호와 램프신호 간의 전압차를 증폭할 때 내부 소자들의 특성 편차를 무시할 수 있으면서도 노이즈, line coupling 간섭 등에 둔감할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 제1 증폭블록 20 : 제2 증폭블록

Claims (20)

  1. 제1 전류가 입력되는 제1 입력 노드와 제2 전류가 입력되는 제2 입력 노드에 접속되고, 상기 제1 및 제2 전류 간의 전류차를 이용하여 상기 제1 및 제2 전류에 대응하는 제1 및 제2 전압 간의 전압차를 1차적으로 증폭하기 위한 제1 증폭블록; 및
    상기 제1 입력 노드와 상기 제2 입력 노드 사이에 접속되고, 상기 제1 및 제2 전압 간의 전압차를 2차적으로 증폭하여 제1 및 제2 증폭신호를 생성하기 위한 제2 증폭블록
    을 포함하는 증폭회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 증폭블록은,
    상기 제1 전류를 충전하기 위한 제1 충전부; 및
    상기 제2 전류를 충전하기 위한 제2 충전부를 포함하는 증폭회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 충전부는 상기 제1 전류가 입력되는 제1 입력 노드와 저전압이 공급되는 저전압 노드 사이에 접속되고,
    상기 제2 충전부는 상기 제2 전류가 입력되는 제2 입력 노드와 상기 저전압 노드 사이에 접속되는 증폭회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1 전압은 상기 제1 충전부에 걸린 전압에 대응하며 상기 제1 입력 노드를 통해 생성되고,
    상기 제2 전압은 상기 제2 충전부에 걸린 전압에 대응하며 상기 제2 입력 노드를 통해 생성되는 증폭회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 증폭블록은 래치 타입의 감지증폭기(latch type sense amplifier)를 포함하는 증폭회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제2 증폭블록은,
    상기 제1 전압에 기초하여 고전압과 저전압 사이에서 스윙하는 상기 제1 증폭신호를 생성하기 위한 제1 증폭부; 및
    상기 제2 전압에 기초하여 상기 고전압과 상기 저전압 사이에서 스윙하는 상기 제2 증폭신호를 생성하기 위한 제2 증폭부를 포함하는 증폭회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제2 증폭블록은,
    제1 제어신호에 응답하여, 상기 제2 증폭부의 입력 노드 - 상기 제2 전압이 입력되는 노드를 포함함 - 와 상기 제1 증폭부의 출력 노드 - 상기 제1 증폭신호가 출력되는 노드를 포함함 - 를 선택적으로 접속하기 위한 제1 접속부; 및
    상기 제1 제어신호에 응답하여, 상기 제1 증폭부의 입력 노드 - 상기 제1 전압이 입력되는 노드를 포함함 - 와 상기 제2 증폭부의 출력 노드 - 상기 제2 증폭신호가 출력되는 노드를 포함함 - 를 선택적으로 접속하기 위한 제2 접속부를 더 포함하는 증폭회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제2 증폭블록은,
    제1 제어신호에 응답하여, 상기 제1 증폭부의 입력 경로 - 상기 제1 전압이 입력되는 경로를 포함함 - 를 선택적으로 접속하기 위한 제1 접속부; 및
    상기 제1 제어신호에 응답하여, 상기 제2 증폭부의 입력 경로 - 상기 제2 전압이 입력되는 경로를 포함함 - 를 선택적으로 접속하기 위한 제2 접속부를 더 포함하는 증폭회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제2 증폭블록은,
    제2 제어신호에 응답하여 상기 고전압을 상기 제1 증폭부에게 공급하기 위한 제1 전압 공급부; 및
    상기 제2 제어신호에 응답하여 상기 고전압을 상기 제2 증폭부에게 공급하기 위한 제2 전압 공급부를 더 포함하는 증폭회로.
  10. 제1 구간 동안, 제1 전류가 입력되는 제1 입력 노드에 접속된 제1 충전부에 상기 제1 전류를 충전하고 제2 전류가 입력되는 제2 입력 노드에 접속된 제2 충전부에 상기 제2 전류를 충전하는 단계; 및
    제2 구간 동안, 상기 제1 입력 노드와 상기 제2 입력 노드 사이에 접속된 증폭블록이 상기 제1 및 제2 충전부에 걸린 제1 및 제2 전압 간의 전압차를 증폭하는 단계
    를 포함하는 증폭회로의 구동 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 전압차를 증폭하는 단계는 제1 및 제2 증폭부에 의해 실시되며,
    상기 제1 및 제2 증폭부는 상기 제1 구간 동안 디스에이블되는 증폭회로의 구동 방법.
  12. 복수의 픽셀신호를 생성하기 위한 픽셀 어레이;
    상기 복수의 픽셀신호와 공통 램프신호에 응답하여 상기 복수의 픽셀신호에 대응하는 복수의 증폭신호를 생성하기 위한 복수의 증폭회로; 및
    상기 복수의 증폭신호에 응답하여 복수의 디지털신호를 생성하기 위한 복수의 신호변환회로를 포함하고,
    상기 복수의 증폭회로 각각은,
    픽셀신호에 대응하는 제1 전류가 입력되는 제1 입력 노드와 상기 공통 램프신호에 대응하는 제2 전류가 입력되는 제2 입력 노드에 접속되고, 제1 제어신호에 응답하여 상기 제1 전류에 대응하는 제1 전압과 제2 전류에 대응하는 제2 전압 간의 전압차를 1차적으로 증폭하기 위한 제1 증폭블록; 및
    상기 제1 입력 노드와 상기 제2 입력 노드 사이에 접속되고, 상기 제1 제어신호와 제2 제어신호에 응답하여 상기 제1 및 제2 전압 간의 전압차를 2차적으로 증폭하기 위한 제2 증폭블록을 포함하는 이미지 센싱 장치.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 증폭블록은,
    고전압을 이용하여 소오스 전류를 생성하기 위한 소오스 전류 생성부;
    각각의 픽셀신호와 상기 제1 제어신호에 응답하여 상기 소오스 전류를 기초로 한 상기 제1 전류를 선택적으로 생성하기 위한 제1 전류 생성부;
    상기 제1 전류를 충전하기 위한 제1 충전부;
    상기 공통 램프신호와 상기 제1 제어신호에 응답하여 상기 소오스 전류를 기초로 한 상기 제2 전류를 선택적으로 생성하기 위한 제2 전류 생성부; 및
    상기 제2 전류를 충전하기 위한 제2 충전부를 포함하는 이미지 센싱 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 충전부는 상기 제1 전류가 입력되는 제1 입력 노드와 저전압이 공급되는 저전압 노드 사이에 접속되고,
    상기 제2 충전부는 상기 제2 전류가 입력되는 제2 입력 노드와 상기 저전압 노드 사이에 접속되는 이미지 센싱 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 전압은 상기 제1 충전부에 걸린 전압에 대응하며 상기 제1 입력 노드를 통해 생성되고,
    상기 제2 전압은 상기 제2 충전부에 걸린 전압에 대응하며 상기 제2 입력 노드를 통해 생성되는 이미지 센싱 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제2 증폭블록은 래치 타입의 감지증폭기(latch type sense amplifier)를 포함하는 이미지 센싱 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제2 증폭블록은,
    상기 제1 전압에 기초하여 고전압과 저전압 사이에서 스윙하는 제1 증폭신호를 생성하기 위한 제1 증폭부;
    상기 제2 전압에 기초하여 상기 고전압과 상기 저전압 사이에서 스윙하는 제2 증폭신호를 생성하기 위한 제2 증폭부;
    상기 제1 제어신호에 응답하여, 상기 제2 증폭부의 입력 노드 - 상기 제2 전압이 입력되는 노드를 포함함 - 와 상기 제1 증폭부의 출력 노드 - 상기 제1 증폭신호가 출력되는 노드를 포함함 - 를 선택적으로 접속하기 위한 제1 접속부;
    상기 제1 제어신호에 응답하여, 상기 제1 증폭부의 입력 노드 - 상기 제1 전압이 입력되는 노드를 포함함 - 와 상기 제2 증폭부의 출력 노드 - 상기 제2 증폭신호가 출력되는 노드를 포함함 - 를 선택적으로 접속하기 위한 제2 접속부;
    상기 제2 제어신호에 기초하여 상기 고전압을 상기 제1 증폭부에게 공급하기 위한 제1 전압 공급부;
    상기 제2 제어신호에 기초하여 상기 고전압을 상기 제2 증폭부에게 공급하기 위한 제2 전압 공급부;
    상기 제2 제어신호에 기초하여 상기 제1 증폭부의 출력 노드를 예정된 전압 - 상기 고전압 또는 상기 저전압 또는 상기 고전압과 상기 저전압 사이의 전압을 포함함 - 으로 초기화하기 위한 제1 초기화부; 및
    상기 제2 제어신호에 기초하여 상기 제2 증폭부의 출력 노드를 상기 예정된 전압으로 초기화하기 위한 제2 초기화부를 포함하는 이미지 센싱 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제2 증폭블록은,
    상기 제1 전압에 기초하여 고전압과 저전압 사이에서 스윙하는 제1 증폭신호를 생성하기 위한 제1 증폭부;
    상기 제2 전압에 기초하여 상기 고전압과 상기 저전압 사이에서 스윙하는 제2 증폭신호를 생성하기 위한 제2 증폭부;
    상기 제1 제어신호에 응답하여 상기 제1 증폭부의 입력 경로 - 상기 제1 전압이 입력되는 경로를 포함함 - 를 선택적으로 접속하기 위한 제1 접속부;
    상기 제1 제어신호에 응답하여 상기 제2 증폭부의 입력 경로 - 상기 제2 전압이 입력되는 경로를 포함함 - 를 선택적으로 접속하기 위한 제2 접속부;
    상기 제2 제어신호에 기초하여 상기 고전압을 상기 제1 증폭부에게 공급하기 위한 제1 전압 공급부;
    상기 제2 제어신호에 기초하여 상기 고전압을 상기 제2 증폭부에게 공급하기 위한 제2 전압 공급부;
    상기 제2 제어신호에 기초하여 상기 제1 증폭부의 출력 노드를 예정된 전압 - 상기 고전압 또는 상기 저전압 또는 상기 고전압과 상기 저전압 사이의 전압을 포함함 - 으로 초기화하기 위한 제1 초기화부; 및
    상기 제2 제어신호에 기초하여 상기 제2 증폭부의 출력 노드를 상기 예정된 전압으로 초기화하기 위한 제2 초기화부를 포함하는 이미지 센싱 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 제어신호는 제1 클럭신호를 포함하고,
    상기 제2 제어신호는 제2 클럭신호를 포함하며,
    상기 제1 및 제2 클럭신호는 서로 반전 관계인 이미지 센싱 장치.
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