JP2010157950A - 半導体集積回路 - Google Patents

Abstract

【課題】電源ノイズ耐性の優れた低消費電流の増幅器を提供する。
【解決手段】トランジスタ対（ＭＮ１，ＭＮ２）を用いて電流／電圧変換容量素子（ＣＬ１，ＣＬ２）を第１の電源（ＶＳＳ）レベルにプリチャージする。このプリチャージ完了後、第２の電源から、差動トランジスタ対（ＭＰ１，ＭＰ２）を介して定電流を入力信号（ＶＩＰ，ＶＩＮ）に応じて振り分けて容量素子に供給する。
【選択図】図１

Description

この発明は、半導体集積回路に関し、特に、消費電流を低減しつつ電源ノイズの影響を低減する電圧増幅機能を有する半導体集積回路に関する。

ＣＭＯＳ（相補金属−絶縁膜−半導体）プロセスのデジタル集積回路においては、アナログ回路をも集積するアナログ／デジタル混載集積回路が一般に用いられている。このアナログ回路およびデジタル回路間を接続するインターフェイス部として、アナログ／デジタルコンバータ（ＡＤＣ）が用いられており、そのＡＤＣの重要性が増大している。

ＡＤＣには、逐次比較型、パイプライン型、フラッシュ型、ΔΣ型および二重積分型等さまざまな方式がある。しかしながら、いずれの方式であっても、電圧比較を行なうコンパレータが必要とされる。また、このような半導体集積回路においては、電池を電源として動作し、また安定動作のための発熱の低減などの要因から、コンパレータなどに低消費電流動作が求められる。

また、このような半導体集積回路は、車載機器においても広く用いられており、この車載機器における動作環境には、大きな電源ノイズが存在する。したがって、このような車載機器においても正確に動作させるために、電源ノイズ耐性の大きなコンパレータ等の構成部品が、極めて重要となる。

低消費電流動作を実現することを意図するコンパレータの一例が、特許文献（特開２００１−９４４２５号公報）に示されている。この特許文献１に示されるコンパレータは、入力信号と基準信号とを比較するチョッパ型コンパレータであり、以下の構成を備える。すなわち、特許文献１のコンパレータは、第１および第２の電源の間に直列に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）およびＮチャネルＭＯＳトランジスタで構成されるリニアアンプを備える。このリニアアンプのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート（制御電極）に、それぞれ異なるゲートバイアス電圧を印加する。これらのリニアアンプのＰおよびＮチャネルＭＯＳトランジスタのゲートと入力端子のとの間には、それぞれ第１および第２の容量素子が配置される。このトランジスタのゲートにバイアス電圧で印加した状態で、基準電圧を容量素子に印加し、容量素子を、この基準電圧よりプリチャージする。この後、ゲートバイアス電圧および基準電圧の供給を停止した後、入力信号を、これらの第１および第２の容量素子に伝達する。リニアアンプのＰおよびＮチャネルＭＯＳトランジスタのゲート電位は、入力電圧と基準電圧の差に応じた電圧レベルとなり、この差電圧に応じてリニアアンプの出力電圧を生成する。

この特許文献１においては、リニアアンプのトランジスタのゲート電位をそれぞれ異なるバイアス電圧により設定し、第１および第２の容量素子のプリチャージ時のリニアアンプのＰおよびＮチャネルＭＯＳトランジスタを流れる貫通電流量を低減して消費電流の低減を図る。また、その増幅動作時においては、入力信号と基準電圧の差分に応じて出力信号を生成しており、この１段のチョッパ型コンパレータの出力電圧振幅が小さくなる。この特許文献１においては、この出力電圧振幅の小さいことを補償するため、このチョッパ型コンパレータの出力電圧を容量結合によりさらに増幅する第２のチョッパ型コンパレータを設ける構成を示している。この第２のチョッパ型コンパレータは、プリチャージ時、その入出力が短絡され、増幅動作時、入力段の容量素子を介して第１段のチョッパ型コンパレータの出力電圧を受けて増幅する。

また、低消費電流動作を実現することを図る別の構成のコンパレータが、特許文献２（特開平１０−１０７６００号公報）に示されている。この特許文献２に示されるコンパレータは、差動入力電圧と差動入力基準電圧とを受け、これらの入力電圧の電圧レベルを比較照合する全差動チョッパ型比較手段と、全差動チョッパ型比較手段から出力される差動出力を容量結合を介して受ける全差動型増幅手段とを備える。このコンパレータは、リセット動作期間および比較動作期間を有しており、全差動型増幅手段は、比較動作期間においてオフセット補償された出力ラッチ手段として動作し、差動デジタル電圧を生成して出力する。

特許文献２は、全差動チョッパ型比較器の正相入力端子および逆相入力端子をそれぞれ正相出力端子および逆相出力端子に接続することにより、このコンパレータ回路の素子数を低減するとともに、比較動作期間において全差動型増幅手段における貫通電流量を抑制して、このコンパレータ回路全体の消費電力を低減することを図っている。

特開２００１−９４４２５号公報 特開平１０−１０７６００号公報

上述の特許文献１に示されるコンパレータの構成においては、入力信号および基準電圧が、それぞれ容量素子を介して出力段のリニアアンプのＭＯＳトランジスタのゲートに伝達される。この容量結合により、差分信号を生成している。しかしながら、相補的に動作するトランジスタで構成する差動段で、入力信号と基準電圧を受ける構成と異なっており、基準電圧および入力信号伝搬経路における寄生容量などの影響により、高精度で入力信号と基準電圧とを比較することができなくなるという問題が生じる。また、増幅動作中においては、リニアアンプのＭＯＳトランジスタのゲートに、入力信号と基準電圧の差分信号が与えられており、これがＭＯＳトランジスタとともに導通し、ハイ側電源ノードからロー側電源ノードに貫通電流が流れ、消費電流が増大するという問題が生じる。

また、このリニアアンプのトランジスタには、同じ入力電圧と基準電圧の差分信号が与えられており、単相（シングルエント）の信号でリニアアンプが駆動されるのと等価であり、この増幅動作期間中に、ハイ側電源ノードおよびロー側電源ノードに電源ノイズが発生した場合、この電源ノイズを相殺することができず、出力電圧に電源ノイズの影響が現れるという問題が生じる。

また、特許文献２に示される構成においては、入力部の全差動チョッパ型比較手段においては、差動入力電圧および差動入力基準電圧が与えられており、入力部が差動構成となっている。したがって、この差動対により、電源ノイズの影響を低減することは可能である。しかしながら、増幅時には、ハイ側電源およびロー側電源間の電圧を用いて増幅するため、この電源ノイズの影響の度合いは、差動対のトランジスタの電源ノイズの除去能力に依存する。しかしながら、実際に、ＭＯＳトランジスタにおいては製造ばらつきが存在し、差動トランジスタにおいてオフセット電圧が存在し、差動対に対し、高い電源ノイズ除去能力を期待するのは困難であり、確実に、電源ノイズを除去することはできないという問題が生じる。

また、この特許文献２に示される構成においては、出力段の全差動型増幅手段においては、差動段において常時電流が供給され、また全差動チョッパ型比較手段の出力が、ダイオード接続されるトランジスタのゲートへ与えられており、この経路においても常時電流が流れ、定量的に電流が消費され、消費電流を低減するのは困難であるという問題が生じる。

それゆえ、この発明の目的は、電源ノイズ耐性に優れた低消費電流で増幅動作を行なう半導体集積回路を提供することである。

この発明に係る半導体集積回路は、第１および第２の入力電圧を受け、差動的に増幅して出力する増幅回路を少なくとも１段備える。この増幅回路は、第１および第２の入力電圧をそれぞれの制御電極に受ける１対の差動トランジスタと、この１対の差動トランジスタと第１の電源との間に結合される定電流段とを含む。この定電流段は、第１の制御信号に応答して導通して１対の差動トランジスタと第１の電源との間に一定の電流を流す。

この増幅回路は、さらに、１対の差動トランジスタそれぞれに電気的に接続される１対の容量素子と、この１対の容量素子と第２の電源との間に結合される１対のプリチャージトランジスタとを備える。１対の容量素子は、それぞれが、１対の差動トランジスタの対応トランジスタを流れる電流量に応じて充電または放電される。また、１対のプリチャージトランジスタは、第２の制御信号に応答して１対の容量素子の差動トランジスタに電気的に結合される電極を第２の電源に電気的に結合する。

増幅動作は、定電流段が結合される第１の電源の電圧を用いて行なわれ、第２の電源の電圧は利用されない。したがって、第１および第２の電源の電圧の一方の電圧を用いているだけであり、第１および第２の電源間にノイズが生じても、そのノイズの影響を抑制することができ、電源ノイズ耐性を高くすることができる。

また、第１および第２の容量素子のプリチャージ電圧を第１および第２の電源電圧を利用して定電流段により放電しているだけであり、消費電流は十分に抑制される。

この発明の実施の形態１に従う電荷放電型増幅器の構成を示す図である。 図１に示す増幅器の動作を示すタイミング図である。 この発明の実施の形態２に従う電荷放電型増幅器の構成を示す図である。 図３に示す増幅器の動作を示すタイミング図である。 この発明の実施の形態３に従う増幅器の構成を示す図である。 この発明の実施の形態３の変更例の増幅器の構成を示す図である。 この発明の実施の形態４に従う半導体集積回路の構成を概略的に示す図である。 図７に示す半導体集積回路（コンパレータ）の動作を示すタイミング図である。 図７に示すラッチの構成の一例を示す図である。 この発明の実施の形態５に従う半導体集積回路（コンパレータ）の構成を概略的に示す図である。 図１０に示すコンパレータの動作を示すタイミング図である。 この発明の実施の形態６に従う半導体集積回路（逐次比較ＡＤＣ）の構成を概略的に示す図である。 図１２に示すＡＤＣの変換動作を示すフロー図である。 図１２に示すＡＤＣの変換動作を示すタイミング図である。 この発明の実施の形態６の変更例のＡＤＣの容量アレイの容量素子の接続態様を概略的に示す図である。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体集積回路に含まれる増幅器の構成を示す図である。この図１に示す増幅器は、電荷放電型増幅器の構成を有し、容量素子の充放電により、差動入力信号の増幅結果を生成する。

図１において、増幅器は、入力信号ＶＩＰおよびＶＩＮをそれぞれのゲート（制御電極）に受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＭＰ１およびＭＰ２と、制御信号（第１の制御信号）ＺＶＰ０に従って、これらのＭＯＳトランジスタＭＰ１およびＭＰ２の共通ソースノード２に一定の電流Ｉｂを供給する定電流段４と、各々の第１電極がハイ側電源ノード（ＶＤＤ）に結合される電流／電圧変換用容量素子ＣＬ１およびＣＬ２と、プリチャージ制御信号（第２の制御信号）ＶＰ１に従って容量素子ＣＬ１およびＣＬ２を充電するＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２を含む。

定電流段４は、ハイ側電源ノード（以下、単に電源ノードと称す）ＶＤＤと共通ソースノード２の間に直列に接続されるＰチャネルＭＯＳトランジスタＭＰＣ１およびＭＰＣ２と、ＭＯＳトランジスタＭＰＣ１とカレントミラー段を構成するＰチャネルＭＯＳトランジスタＭＰＣ３を含む。ＭＯＳトランジスタＭＰＣ２のゲートに、比較制御信号ＺＶＰ０が与えられる。ＭＯＳトランジスタＭＰＣ３は、ゲートおよびドレインが相互接続され、カレントミラー段のマスタとして動作し、動作時、ＭＯＳトランジスタＭＰＣ１には、ＭＯＳトランジスタＭＰＣ３を流れる電流Ｉｂのミラー電流Ｉｂ１が流れる。ＭＯＳトランジスタＭＰＣ１およびＭＰＣ３のサイズ（チャネル幅Ｗとチャネル長Ｌの比、Ｗ／Ｌ）が等しい場合には、ＭＯＳトランジスタＭＰＣ１およびＭＰＣ３には、同じ大きさの電流Ｉｂが流れる。ＭＯＳトランジスタＭＰＣ３のドレインノードは、図示しない定電流駆動部に結合される。この定電流駆動部の構成は、定電流Ｉｂを吸収する回路であれば任意である。消費電流低減化のためには、この定電流駆動部が、比較動作時においてのみ定電流Ｉｂを供給する構成が用いられればよい。

容量素子ＣＬ１およびＣＬ２は、それぞれの第１電極が電源ノードＶＤＤに結合され、各々の第２電極が、それぞれ、出力ノード１ａおよび１ｂに結合される。ＭＯＳトランジスタＭＰ１およびＭＰ２のドレインノードは、それぞれ、出力ノード１ａおよび１ｂに電気的に接続され、入力信号ＶＩＰおよびＶＩＮに応じて電流を供給する。

ＭＯＳトランジスタＭＮ１およびＭＮ２は、出力ノード１ａおよび１ｂとロー側電源ノード（以下、接地ノードと称す）ＶＳＳの間にそれぞれ接続され、プリチャージ制御信号ＶＰ１に従って出力ノード１ａおよび１ｂを接地ノードへ電気的に結合し、出力ノード１ａおよび１ｂをロー側電源電圧（以下、接地電圧と称す）ＶＳＳにプリチャージする。

これらの出力ノード１ａおよび１ｂに、出力電圧ＶＯＰおよびＶＯＮがそれぞれ生成される。

図２は、図１に示す増幅器の動作を示すタイミング図である。以下、図２を参照して、図１に示す増幅器の動作について説明する。

時刻ｔ０においてプリチャージ制御信号ＶＰ１がＨレベルになると、ＭＯＳトランジスタＭＮ１およびＭＮ２が導通状態となる。このとき、比較増幅制御信号ＺＶＰ０がＨレベルであり、ＭＯＳトランジスタＭＰＣ２が非導通状態であり、定電流段４は、出力ハイインピーダンス状態にある。

したがって、出力ノード１ａおよび１ｂが、接地電圧ＶＳＳレベルに駆動され、容量素子ＣＬ１およびＣＬ２の第１電極および第２電極（対向電極）がそれぞれ電源電圧ＶＤＤおよび接地電圧ＶＳＳに設定される。

時刻ｔ０から時刻ｔ１の間の期間ＰＲ１において、プリチャージ制御信号ＶＰ１がＨレベルであり、電源ノードＶＤＤ（電源ノードとその電圧を同一符号で示す）から容量素子ＣＬ１およびＣＬ２に電流が供給され、電流が消費される。このプリチャージ期間ＰＲ１において、先の増幅サイクルにおける出力ノード１ａおよび１ｂの電圧ＶＯＰおよびＶＯＮが、それぞれ接地電圧ＶＳＳレベルにプリチャージされる。

プリチャージ制御信号ＶＰ１がＬレベルとなり、ＭＯＳトランジスタＭＮ１およびＭＮ２がともに非導通状態となると、時刻ｔ１において、比較増幅制御信号ＺＶＰ０がＬレベルに立下がる。応じて、定電流段４のＭＯＳトランジスタＭＰＣ２が導通し、定電流Ｉｂのミラー電流Ｉｂ１がＭＯＳトランジスタＭＰ１およびＭＰ２の共通ソースノード２へ与えられる。

これらのＭＯＳトランジスタＭＰ１およびＭＰ２は、それぞれゲートに入力信号ＶＩＰおよびＶＩＮを受けており、定電流段４から供給される電流Ｉｂ１が、ＭＯＳトランジスタＭＰ１およびＭＰ２に振り分けられた後、出力ノード１ａおよび１ｂに供給され、この出力ノード１ａおよび１ｂの出力電圧ＶＯＰおよびＶＯＮの電圧レベルが上昇する。

ＭＯＳトランジスタＭＰ１およびＭＰ２それぞれから供給される電流量は、入力信号ＶＩＰおよびＶＩＮの電圧レベルに応じて異なる。入力信号ＶＩＰが入力信号ＶＩＮよりも低いときには、ＭＯＳトランジスタＭＰ１を介して流れる電流量が、ＭＯＳトランジスタＭＰ２を介して流れる電流量よりも多くなり、出力電圧ＶＯＰの電圧レベルは、出力電圧ＶＯＮの電圧レベルよりも高くなる。逆に、入力信号ＶＩＰが入力信号ＶＩＮよりも高い場合には、ＭＯＳトランジスタＭＰ２を介して流れる電流がＭＯＳトランジスタＭＰ１を介して流れる電流量よりも多くなり、出力電圧ＶＯＮの電圧レベルが出力電圧ＶＯＰよりも高くなる。このＭＯＳトランジスタＭＰ１およびＭＰ２により、入力信号ＶＩＰおよびＶＩＮの電圧レベルの差に応じて、電流が出力ノード１ａおよび１ｂに流れ、容量素子ＣＬ１およびＣＬ２の蓄積電荷により電圧信号に変換される。この場合、出力ノード１ａおよび１ｂに正電荷が充電される（負電荷が放電される）。

出力電圧ＶＯＰおよびＶＯＮの電圧差が十分に拡大されると、時刻ｔ２において比較増幅制御信号ＺＶＰ０がＨレベルとなり、定電流段４においてＭＯＳトランジスタＭＰＣ２が非導通状態となり、定電流Ｉｂ１の供給が停止される。この出力電圧ＶＯＰおよびＶＯＮの差動出力電圧信号に対して、図示しない次段回路において必要な処理が行なわれ、入力信号ＶＩＰおよびＶＩＮに応じた最終出力電圧が生成される。

時刻ｔ０から時刻ｔ３の間のプリチャージ、比較（充電）期間ＰＲ１およびＰＲ２およびその後の保持期間が１つの増幅動作の周期となる。

容量Ｃと蓄積電荷Ｑの関係、Ｑ＝Ｃ・Ｖから、出力電圧ＶＯＰおよびＶＯＮは、次式で表わされる：
ＶＯＰ＝（ＣＬ１に充電された正電荷量）／Ｃ１、
ＶＯＮ＝（ＣＬ２に充電された正電荷量）／Ｃ２
ここで、Ｃ１およびＣ２は容量素子ＣＬ１およびＣＬ２の容量値を示し、充電電荷は、正電荷であり、出力ノード１ａおよび１ｂに供給される電流量が多ければ、この正電荷の充電量が大きくなり、その電圧レベルが高くなる。

この図１に示す増幅器の構成において、期間ＰＲ２においては、定電流段４を介して電流Ｉｂ１が出力ノード１ａおよび１ｂに分散して供給され、この間、接地電圧ＶＳＳは何ら使用されない（ＭＯＳトランジスタＭＮ１およびＭＮ２が非導通状態のため）。したがって、電源ＶＤＤおよびＶＳＳ間にノイズが発生しても、片側の電源電圧ＶＤＤのみが利用されるため、この電源ノイズの影響は出力ノード１ａおよび１ｂの電圧ＶＯＰおよびＶＯＮの増幅動作には影響を及ぼさず、電源ノイズ耐性を高くすることができる。

また、プリチャージ期間ＰＲ１においては、容量素子ＣＬ１およびＣＬ２各々の対向電極（第１および第２電極）は、それぞれ電源電圧ＶＤＤおよび接地電圧ＶＳＳレベルまで充放電されるだけであり、プリチャージ期間中の電源ノイズが発生しても、出力ノード１ａおよび１ｂの電圧ＶＯＰおよびＶＯＮに同じ電源ノイズの影響が現れ、増幅動作期間ＰＲ２においては、そのノイズの影響は相殺されるため、増幅結果に対して、この電源ノイズは何ら影響を及ぼさない。

なお、プリチャージ期間ＰＲ１において、出力ノード１ａおよび１ｂから放電される正電荷量については、比較増幅期間ＰＲ２において定電流段４から供給される電流Ｉｂ１により供給される電荷量とほぼ同じである。この比較増幅期間ＰＲ２においては、定電流段４の電源ノードＶＤＤから定電流Ｉｂのミラー電流Ｉｂ１（＝Ｉｂ）が、出力ノード１ａおよび１ｂに入力信号ＶＩＰおよびＶＩＮに応じて分離して供給される。したがって、この比較増幅期間ＰＲ２においては、電流Ｉｂ１は、図２に示すように、ほぼ一定の値に維持される。ここで、出力ノード１ａおよび１ｂの電圧ＶＯＰおよびＶＯＮのレベルの上昇に応じて、容量素子ＣＬ１およびＣＬ２の第１電極から電源ノードＶＤＤに正電荷が放電され、この第１電極の電圧は、電源電圧ＶＤＤに維持される。

入力電圧ＶＩＰおよびＶＩＮの範囲は、０Ｖ（ボルト）から（ＶＤＤ−Ｏｄｖ＋Ｖｔｈｐ）Ｖである。ここで、Ｏｄｖは、オーバードライブ電圧であり、ＭＯＳトランジスタＭＰ１およびＭＰ２を正常に動作させるために必要とされるドレイン−ソース電圧の最小値である。また、Ｖｔｈｐは、ＭＯＳトランジスタＭＰ１およびＭＰ２のしきい値電圧を示し、負の値である。

なお、定電流段４においては、ＭＯＳトランジスタＭＰＣ１−ＭＰＣ３が用いられている。しかしながら、この定電流段４は、カレントミラー段の構成ではなく、単に、所定のタイミングで、定電流Ｉｂ１を、ＭＯＳトランジスタＭＰ１およびＭＰ２へ供給する構成であれば任意の構成を利用することができる。また、電流を制御するＭＯＳトランジスタＭＰＣ２としては、相補スイッチなどの他の素子を用いてもよい。また、ＭＯＳトランジスタＭＮ１およびＭＮ２に対しても、相補スイッチ（ＣＭＯＳトランスミッションゲート）などの素子が用いられてもよい。

以上のように、この発明の実施の形態１に従えば、第１および第２の入力信号を差動トランジスタで受け、容量素子のプリチャージノードへ、この差動入力信号の電圧差に応じた電流を第１電源から供給し、容量素子を用いて電流／電圧変換を行なって出力電圧を生成している。したがって、増幅動作時においては、一方の電源（ハイ側電源電圧）のみが使用されており、電源ノイズ耐性を改善することができる。また、プリチャージ動作時には、ロー側電源ノードへ正電荷が放電されるだけであり、その放電電荷量は、比較増幅動作時の供給電流量と同じであり、消費電流は十分に抑制することができる。また、比較増幅動作時において、出力電圧ＶＯＰおよびＶＯＮの電圧レベルの上昇に応じて、正電荷が電源ノードに放電され、容量素子ＣＬ１およびＣＬ２の電源ノードに接続される電極（第１電極）の電圧レベルは電源電圧ＶＤＤに維持される。この容量素子ＣＬ１およびＣＬ２を介して電源ノードＶＤＤに放電される正電荷量により、定電流段４から電源ノードから供給される正電荷量が補償され、消費電流を低減することができる。

［実施の形態２］
図３は、この発明の実施の形態２に従う電荷放電型増幅器の構成を示す図である。この図３に示す増幅器は、図１に示す実施の形態１に従う電荷放電型増幅器のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを、それぞれＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタで置換えた構成と等価である。

図３において、増幅器は、入力信号ＶＩＰおよびＶＩＮをそれぞれのゲートに受けるＮチャネルＭＯＳトランジスタＭＮ３およびＭＮ４と、ＭＯＳトランジスタＭＮ３およびＭＮ４の共通ソースノード１４と接地ノードの間で、プリチャージ制御信号ＶＰ０に従って一定の電流を流す定電流段１０と、ＭＯＳトランジスタＭＮ３およびＭＮ４の放電電流を電圧に変換する容量素子ＣＬ３およびＣＬ４と、比較増幅制御信号ＺＶＰ１に従って容量素子ＣＬ３およびＣＬ４の第２電極ノード（出力ノード１ａ、１ｂ）を電源電圧ＶＤＤレベルにプリチャージするＰチャネルＭＯＳトランジスタＭＰ３およびＭＰ４を含む。ＭＯＳトランジスタＭＮ３およびＭＮ４は、それぞれ、出力ノード１ｂおよび１ａを、入力信号ＶＩＰおよびＶＩＮに従って放電する。

定電流段１０は、共通ソースノード１４と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタＭＮＣ２およびＭＮＣ１と、定電流Ｉｂを流すＮチャネルＭＯＳトランジスタＭＮＣ３を含む。ＮチャネルＭＯＳトランジスタＭＮＣ２のゲートに、比較増幅制御信号ＶＰ０が与えられる。ＭＯＳトランジスタＭＮＣ１およびＭＮＣ３は、それぞれのゲートが相互接続され、かつＭＯＳトランジスタＭＮＣ３は、ゲートおよびドレインが相互接続される。したがって、ＭＯＳトランジスタＭＮＣ３およびＭＮＣ１はカレントミラー段を構成し、動作時、ＭＯＳトランジスタＭＮＣ１には、ＭＮＣ３を流れる定電流Ｉｂのミラー電流Ｉｂ１が流れる。定電流Ｉｂは、図示しない定電流供給部から与えられる。

図４は、図３に示す増幅器の動作を示すタイミング図である。以下、図４を参照して、図３に示す増幅器の動作について説明する。

時刻ｔ１０において１つのサイクルが始まると、プリチャージ制御信号ＺＶＰ１がＬレベルに立下がり、ＭＯＳトランジスタＭＰ３およびＭＰ４が導通状態となる。このとき、比較増幅制御信号ＶＰ０はＬレベルであり、ＭＯＳトランジスタＭＮＣ２は非導通状態であり、ＭＯＳトランジスタＭＮ３およびＭＮ４の放電経路は遮断される。したがって、容量素子ＣＬ３およびＣＬ４の第２電極（出力ノード１ａおよび１ｂ）が、ＭＯＳトランジスタＭＰ３およびＭＰ４を介して電源電圧ＶＤＤレベルにまで充電される。プリチャージ動作が完了すると、プリチャージ制御信号ＺＶＰ１がＨレベルとなり、ＭＯＳトランジスタＭＰ３およびＭＰ４が非導通状態とされ、出力ノード１ａおよび１ｂを介して容量素子ＣＬ３およびＣＬ４のプリチャージ動作が停止し、出力ノード１ａおよび１ｂは電源電圧レベルに維持される。

次いで、時刻ｔ１１において、比較増幅制御信号ＶＰ０がＨレベルに立上がり、ＭＯＳトランジスタＭＮＣ２が導通状態となり、共通ソースノード１４と接地ノードの間に定電流Ｉｂ１（＝Ｉｂ）が流れる。この定電流Ｉｂ１は、入力信号ＶＩＰおよびＶＩＮの電圧レベルに従って、ＭＯＳトランジスタＭＮ３およびＭＮ４に振り分けられる。これらのＭＯＳトランジスタＭＮ３およびＭＮ４により、容量素子ＣＬ４およびＣＬ３の充電電荷が放電され、出力ノード１ｂおよび１ａの電圧レベルは、入力信号ＶＩＰおよびＶＩＮに従って低下する。図４においては、入力信号ＶＩＰよりも入力信号ＶＩＮが高い電圧レベルであり、出力ノード１ａの出力電圧ＶＯＰの放電量は、出力ノード１ｂの出力電圧ＶＯＮの放電量よりも小さい状態が、一例として示される。

入力信号ＶＩＰおよびＶＩＮに従って、出力電圧ＶＯＮおよびＶＯＰの電圧レベルが確定すると、時刻ｔ１２において比較増幅制御信号ＶＰ０がＬレベルとなり、ＭＯＳトランジスタＭＮＣ２が非導通状態となり、定電流段１０の定電流駆動動作が停止される。これにより、出力ノード１ａおよび１ｂの出力電圧ＶＯＰおよびＶＯＮは、それぞれ、入力信号ＶＩＮおよびＶＩＰに応じた電圧レベルに設定される。この場合、出力電圧ＶＯＰおよびＶＯＮは、容量素子ＣＬ３およびＣＬ４の容量値をＣ３およびＣ４として表わすと次式で表わされる。

ＶＯＰ＝ＶＤＤ−（ＣＬ３から放電された正電荷量）／Ｃ３、
ＶＯＮ＝ＶＤＤ−（ＣＬ４から放電された正電荷量）／Ｃ４
入力信号ＶＩＰおよびＶＩＮの電圧範囲は、（Ｏｄｖｎ＋Ｖｔｈｎ）ＶからＶＤＤである。ここで、Ｏｄｖｎは、ＭＯＳトランジスタＭＮ３およびＭＮ４のオーバードライブ電圧を示し、Ｖｔｈｎは、ＭＯＳトランジスタＭＮ３およびＭＮ４のしきい値電圧を示す。

この図３に示す増幅器においても、プリチャージ期間ＰＲ１に電源ノードＶＤＤから容量素子ＣＬ３およびＣＬ４に供給される電荷量は、比較増幅期間ＰＲ２において、接地ノードへ定電流段１０を介して電流Ｉｂが流れることにより放電される電荷量とほぼ同じである（プリチャージ期間は前のサイクルにおける出力ノードの電圧を電源電圧レベルに充電するだけである）。比較増幅期間ＰＲ２においては、一定の電流Ｉｂ１が、容量素子ＣＬ３およびＣＬ４の蓄積電荷に応じて放電される。

この図３に示す増幅器においては、比較増幅期間ＰＲ２においては、電源ノードから分離した状態で、接地ノードＶＳＳに対し放電を行なって、増幅および出力電圧生成を行なっている。したがって、電源電圧ＶＤＤの電圧変化の影響を受けにくく、電源ノイズに対する耐性を大きくすることができる。

この図３に示す増幅器において、定電流段１０としては、一定の電流Ｉｂ１を、比較増幅動作時、ＭＯＳトランジスタＭＮ３およびＭＮ４に流すことのできる構成であれば任意の構成を利用することができる。また、ＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＮＣ２は、相補スイッチなどを用いて構成してもよい。

この図３に示す増幅器は、接地電圧ＶＳＳを比較増幅動作時に主として用いて出力電圧の生成を行なため、電源電圧ＶＤＤの電圧変化の影響は受けにくい。したがって、図１に示す実施の形態１に従う増幅器とこの図３に示す増幅器の使い分けは、一例として、以下のように行なう。すなわち、電源電圧ＶＤＤの変動が少ない場合には、接地電圧にノイズが発生する可能性が高く、実施の形態１に示される増幅器を利用し、接地電圧ＶＳＳの変動が小さい場合には、電源電圧にノイズが発生する可能性が高く、図３に示す実施の形態２に従う増幅器を用いる。この使い分けにより、電源ノイズの影響を低減することができる。

以上のように、この発明の実施の形態２に従えば、容量素子をプリチャージした後、この容量素子の充電電荷を放電している。したがって、比較増幅動作時、すなわち容量素子のプリチャージ電荷の放電動作時においては、ロー側電源電圧（接地電圧）を利用するだけであり、電源電圧ＶＤＤの電圧変化の影響が少なく、電源ノイズに対する耐性を大きくすることができる。また、プリチャージ時においては、電源ノードからは、先のサイクルで放電された電荷量を補償する電流が供給されるだけであり、消費電流を低減することができる。

［実施の形態３］
図５は、この発明の実施の形態３に従う増幅器の構成を示す図である。図５に示す増幅器は、増幅器本体２０と、増幅器本体２０の比較増幅動作時の充電電流を制御するバイアス回路２５を含む。この増幅器本体２０の構成は、ＰチャネルＭＯＳトランジスタＭＰＣ１を除いて図１に示す増幅器の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。このＰチャネルＭＯＳトランジスタＭＰＣ１およびバイアス回路２５により、定電流段が構成される。ＰチャネルＭＯＳトランジスタＭＰＣ１は、ＭＯＳトランジスタＭＰ１およびＭＰ２の共通ソースノード２と電源ノードＶＤＤの間に接続される。

バイアス回路２５は、ＭＯＳトランジスタＭＰＣ１とカレントミラー段を構成するＰチャネルＭＯＳトランジスタＰＭＣ３と、ＭＯＳトランジスタＭＰＣ１およびＭＰＣ３のゲートと電源ノードＶＤＤの間に接続され、ゲートに比較増幅制御信号ＺＶＰ０を受けるＰチャネルＭＯＳトランジスタＭＰＣ４と、ＰチャネルＭＯＳトランジスタＭＰＣ３と図示しない定電流駆動部との間に接続され、そのゲートに比較増幅制御信号ＺＶＰ０を受けるＮチャネルＭＯＳトランジスタＭＮＣ４を含む。

この図５に示すバイアス回路２５の構成において、プリチャージ期間ＰＲ１においては、比較増幅制御信号ＶＰ０はＬレベルであり、ＭＯＳトランジスタＭＰＣ４が導通状態、ＭＯＳトランジスタＭＮＣ４が非導通状態である。したがって、ＭＯＳトランジスタＭＰＣ３のゲートが電源ノードに結合され、これらのＭＯＳトランジスタＭＰＣ１およびＭＰＣ３は非導通状態に維持され、ＭＯＳトランジスタＭＰ１およびＭＰ２への定電流供給は停止される。

一方、比較増幅期間において、比較増幅制御信号ＶＰ０がＨレベルとされると、ＭＯＳトランジスタＭＰＣ４が非導通状態となり、またＭＯＳトランジスタＭＮＣ４がオン状態となる。したがって、定電流ＩｂがＭＯＳトランジスタＭＰＣ３およびＭＮＣ４を流れ、この定電流Ｉｂのミラー電流が、ＭＯＳトランジスタＭＰＣ１を介して流れる。

この増幅器本体２０の増幅動作は、実施の形態１の増幅器の動作と同様であり、その詳細説明は繰返さない。

この実施の形態３の構成の場合、比較増幅動作期間中においてのみ、ＭＯＳトランジスタＭＰＣ１を介して比較増幅電流が電源ノードＶＤＤから供給される。ＭＯＳトランジスタＭＰ１およびＭＰ２の共通ソースノード２と電源ノードとの間には、１つのＭＯＳトランジスタＭＰＣ１が接続されるだけであり、電源ノードＶＤＤと共通ソースノード２の間に直列に接続されるＭＯＳトランジスタの数を低減することができる。これにより、図１に示す実施の形態１に従う増幅回路におけるＭＯＳトランジスタＭＰＣ２における電圧降下を削減することができ、電源電圧ＶＤＤが低下しても、確実に、ＭＯＳトランジスタＭＰＣ１を導通状態に維持して定電流を共通ソースノード２に供給することができ、低電源電圧下においても、安定に増幅動作を行なうことができる。

なお、この図５に示す増幅器において、入力信号ＶＩＰおよびＶＩＮの電圧範囲は、０Ｖから（ＶＤＤ−Ｏｄｖ＋Ｖｔｈｐ）Ｖである。

［変更例］
図６は、この発明の実施の形態３の変更例の構成を示す図である。図６において、増幅器は、増幅器本体３０と、増幅器本体３０の比較増幅動作時の電流を制御するバイアス回路３５とを含む。増幅器本体３０のＭＯＳトランジスタＭＮＣ１を除いた構成は、図３に示す増幅器の構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。ＭＯＳトランジスタＭＮＣ１は、ＭＯＳトランジスタＭＮ３およびＭＮ４の共通ソースノード１４と接地ノードＶＳＳとの間に接続される。

バイアス回路３５は、ＭＯＳトランジスタＭＮＣ１とカレントミラー段を構成するＮチャネルＭＯＳトランジスタＭＮＣ５と、このＭＯＳトランジスタＭＮＣ５と図示しない定電流供給部との間に直列に接続されるＰチャネルＭＯＳトランジスタＭＰＣ４と、比較増幅制御信号ＺＶＰ０に従って、ＭＯＳトランジスタＭＮＣ１およびＭＮＣ５のゲートを接地ノードに結合するＮチャネルＭＯＳトランジスタＭＮＣ６とを含む。

ＭＯＳトランジスタＭＮＣ５は、ゲートおよびドレインが相互接続され、動作時、ＭＯＳトランジスタＭＮＣ５を流れる電流のミラー電流がＭＯＳトランジスタＭＮＣ１を介して流れる。

プリチャージ動作期間時においては、比較増幅制御信号ＺＶＰ０がＨレベルであり、ＭＯＳトランジスタＭＮＣ６が導通状態、ＭＯＳトランジスタＭＰＣ４が非導通状態である。従って、ＭＯＳトランジスタＭＰＣ４、ＭＮＣ５およびＭＮＣ６は、全て非導通状態となり、定電流駆動動作が停止される。このとき、増幅器本体３０において、ＭＯＳトランジスタＭＰ３およびＭＰ４のプリチャージ制御信号ＺＶＰ１がＬレベルであり、出力ノード１ａおよび１ｂが、電源電圧レベルにプリチャージされる。

比較増幅動作時においては、比較増幅制御信号ＺＶＰ０がＬレベル、プリチャージ制御信号ＺＶＰ１がＨレベルとなる。この状態においては、ＭＯＳトランジスタＭＰＣ４、ＭＮＣ５およびＭＮＣ６により共通ソースノード１４と接地ノードとの間に定電流Ｉｂのミラー電流が流れ、出力ノード１ａおよび１ｂが放電され、出力ノード１ａおよび１ｂの出力電圧ＶＯＰおよびＶＯＮが、入力信号ＶＩＰおよびＶＩＮに応じた電圧レベルに設定される。

この図６に示す増幅器の構成は、図５に示す増幅器のＭＯＳトランジスタの導電型を逆にし、また、電源ノードの電圧極性を逆にしたものと同じであり、図５に示す増幅器と同様の効果を得ることができる。この場合、入力信号ＶＩＰおよびＶＩＮの電圧範囲は、（Ｏｄｖｎ＋Ｖｔｈｎ）ＶからＶＤＤに設定することができる。

以上のように、この発明の実施の形態３に従えば、増幅器の比較増幅動作時の定電流を供給するトランジスタを、カレントミラー段で構成し、比較増幅制御信号に従ってカレントミラー動作を選択的に活性化している。したがって、共通ソースノードと電源ノードまたは接地ノードの間のトランジスタの数を低減でき、低電源電圧下においても確実に比較増幅動作を行なうことができる。また、実施の形態１および２と同様の効果を得ることができる。

［実施の形態４］
図７は、この発明の実施の形態４に従う半導体集積回路の構成を概略的に示す図である。図７に示す半導体集積回路は、増幅器５０と、増幅器５０の出力電圧ＶＯＰおよびＶＯＮをラッチ制御信号ＶＬＴに従ってラッチするラッチ６０を含む。この増幅器５０としては、先の図１、図３、図５および図６に示される増幅器のいずれが用いられてもよい。この増幅器５０は、電荷放電動作により入力信号ＶＩＰおよびＶＩＮを差動増幅して、出力電圧ＶＯＰおよびＶＯＮを生成する。ラッチ６０が、ラッチ制御信号ＶＬＴに従って増幅器５０の出力信号をラッチして出力信号ＤＯＵＴを生成する。このラッチ６０の出力信号は、相補信号ＶＯＵＴＰおよびＶＯＵＴＮであってもよい。

このラッチ６０の出力信号ＤＯＵＴ（または、ＶＯＵＴＰＶＯＵＴＶＯＵＴＮ）により、入力信号ＶＩＰおよびＶＩＮの大小比較結果を示すことができ、増幅器５０およびラッチ６０により、入力信号を比較するコンパレータを構成することができる。

図８は、図７に示すコンパレータの動作タイミングを示す図である。図７および図８においては、プリチャージ制御信号ＶＰＣ１および比較増幅制御信号ＶＰＣ０を示す。これらの制御信号ＶＰＣ１およびＶＰＣ０は、それぞれ、実施の形態１から３において示した制御信号に対応する。

図８に示すように、期間ＰＲ１においてプリチャージ制御信号ＶＰＣ１を活性化し、増幅器５０において内部ノードをプリチャージする。次いで、プリチャージ完了後、時刻ｔ２１から始まる期間ＰＲ２において比較増幅制御信号ＶＰＣ０を活性化し、増幅器５０において入力信号ＶＩＰおよびＶＩＮに従って内部電荷の放電（充電）を行ない、出力電圧信号ＶＯＰおよびＶＯＮを生成する。

この増幅器５０における比較増幅動作完了後、時刻ｔ２２においてラッチ制御信号ＶＬＴを活性化し、期間ＰＲ３において、ラッチ６０に、増幅器５０の出力電圧信号ＶＯＰおよびＶＯＮをラッチさせ、判定結果を示す信号ＤＯＵＴ（ＶＯＵＴＰ，ＶＯＵＴＮ）を生成する。

すなわち、増幅器５０における比較増幅動作完了後にラッチ制御信号ＶＬＴを活性状態に駆動することにより、増幅器５０の増幅信号を確実にラッチして、正確な電圧比較結果をＣＭＳレベルの信号として得ることができる。

図９は、図７に示すラッチ６０の構成の一例を示す図である。図９において、ラッチ６０は、増幅器５０の出力信号ＶＯＰおよびＶＯＮを増幅してラッチするラッチ型センス増幅器７０と、このラッチ型センス増幅器７０の出力信号をバッファ処理するバッファ回路７５と、バッファ回路７５の出力信号をラッチして、判定結果信号ＤＯＵＴとして、相補出力信号ＶＯＵＴＰおよびＶＯＵＴＮを生成するセット／リセットフリップフロップ（ＲＳフリップフロップ）８０とを含む。

ラッチ型センス増幅器７０は、入力用ＮチャネルＭＯＳトランジスタＭＮ１１およびＭＮ１２と、これらのＭＯＳトランジスタＭＮ１１およびＭＮ１２それぞれと並列に接続される正帰還用ＮチャネルＭＯＳトランジスタＭＮ１３およびＭＮ１４と、ラッチ動作制御用ＮチャネルＭＯＳトランジスタＭＮ１５およびＭＮ１６と、内部ノードのプリチャージ制御用のＰチャネルＭＯＳトランジスタＭＰ１１およびＭＰ１２と、これらのＭＯＳトランジスタＭＰ１１およびＭＰ１２とそれぞれ並列に接続される正帰還用のＰチャネルＭＯＳトランジスタＭＰ１３およびＭＰ１４を含む。

ＭＯＳトランジスタＭＮ１１およびＭＮ１３は、内部ノード７２ａと接地ノードの間に並列に接続され、ＭＯＳトランジスタＭＮ１２およびＭＮ１４は、内部ノード７２ｂと接地ノードの間に並列に接続される。ＭＯＳトランジスタＭＮ１１およびＭＮ１２はそれぞれのゲートに増幅器５０の出力信号ＶＯＰおよびＶＯＮを受け、ＭＯＳトランジスタＭＮ１３およびＭＮ１４は、それぞれのゲートが、内部ノード７２ｂおよび７２ａに電気的に接続される。

ＭＯＳトランジスタＭＰ１１およびＭＰ１３は、電源ノードと内部ノード７４ａの間に互いに並列に接続され、ＭＯＳトランジスタＭＰ１２およびＭＰ１４が電源ノードと内部ノード７４ｂの間に互いに並列に接続される。ＭＯＳトランジスタＭＰ１１およびＭＰ１２はそれぞれのゲートにラッチ制御信号ＶＬＴを受け、ＭＯＳトランジスタＭＰ１３およびＭＰ１４は、それぞれのゲートが内部ノード７４ｂおよび７４ａに接続される。

ＭＯＳトランジスタＭＮ１５および内部ノード７２ａおよび７４ａの間に接続され、そのゲートにラッチ制御信号ＶＬＴを受ける。ＭＯＳトランジスタＭＮ１６は、内部ノード７２ｂおよび７４ｂの間に接続され、そのゲートにラッチ制御信号ＶＬＴを受ける。

バッファ回路７５は、ラッチ型センス増幅器７０の内部ノード７４ａ上の信号を受ける複数段（本実施例においては３段）の縦続接続されるインバータバッファＩＶ１−ＩＶ３と、内部ノード７４ｂ上の信号を受ける複数段（本実施例では３段）の縦続接続されるインバータバッファＩＶ４−ＩＶ６を含む。

ＲＳフリップフロップ８０は、インバータバッファＩＶ３およびＩＶ６の出力信号をそれぞれの第１入力に受けるＮＡＮＤゲートＧ１およびＧ２を含む。ＮＡＮＤゲートＧ１の出力ノードがＮＡＮＤゲートＧ２の第２入力に結合され、ＮＡＮＤゲートＧ２の出力ノードがＮＡＮＤゲートＧ１の第２入力ノードに結合される。ＮＡＮＤゲートＧ１およびＧ２から出力信号ＶＯＵＴＰおよびＶＯＵＴＮが判定結果データＤＯＵＴとして出力される。

次に、図９に示すラッチ回路の動作について説明する。ラッチ制御信号ＶＬＴが非活性状態のＬレベルのときには、ＭＯＳトランジスタＭＰ１１およびＭＰ１２が導通状態であり、またＭＯＳトランジスタＭＮ１５およびＭＮ１６が非導通状態である。したがって、内部ノード７４ａおよび７４ｂが、ＭＯＳトランジスタＭＰ１１およびＭＰ１２により電源電圧ＶＤＤレベルに維持される。一方、内部ノード７２ａおよび７２ｂは、内部ノード７４ａおよび７４ｂと分離されており、ＭＯＳトランジスタＭＮ１３およびＭＮ１４の出力である内部ノード７２ａおよび７２ｂではＬレベルとなる。

内部ノード７４ａおよび７４ｂが電源電圧レベルであり、バッファ回路７５のインバータバッファＩＶ３およびＩＶ６の出力信号はＬレベルであり、ＲＳフリップフロップ８０の出力信号ＶＯＵＴＰおよびＶＯＵＴＮはともにＨレベル（電源電圧ＶＤＤレベル）に維持される。

次いで、前段の増幅器５０における比較増幅動作が完了すると、ラッチ制御信号ＶＬＴがＨレベルに設定される（活性化される）。応じて、ＭＯＳトランジスタＭＰ１１およびＭＰ１２が非導通状態、ＭＯＳトランジスタＭＮ１５およびＭＮ１６が導通状態となり、内部ノード７４ａおよび７２ａが電気的に接続され、また、内部ノード７４ｂおよび７２ｂが電気的に接続される。このときには、増幅器５０の出力電圧信号ＶＯＰおよびＶＯＮは確定状態にあり、ＭＯＳトランジスタＭＮ１１およびＭＮ１２のコンダクタンスが、これらの出力電圧信号ＶＯＰおよびＶＯＮに応じた値に設定される。

今、電圧信号ＶＯＰが電圧信号ＶＯＮよりも高い状態を考える。この状態においては、ＭＯＳトランジスタＭＮ１１のコンダクタンスがＭＯＳトランジスタＭＮ１２のコンダクタンスより大きく、内部ノード７２ａおよび７４ａの電位が、内部ノード７２ｂおよび７４ｂの電位よりも早く低下する。内部ノード７２ａの電位が低下するとＭＯＳトランジスタＭＮ１４のコンダクタンスが低下し、内部ノード７２ｂの電位低下速度がより低減され、一方、ＭＯＳトランジスタＭＮ１３は、内部ノード７２ｂの電位に応じて内部ノード７２ａを放電する。

内部ノード７２ａおよび７２ｂの電位は、内部ノード７４ａおよび７４ｂの電位に反映され、内部ノード７４ａの電位低下に応じてＭＯＳトランジスタＭＰ１４のコンダクタンスが増大し、内部ノード７４ｂの電位を上昇させ、この内部ノード７４ｂの電位上昇に従ってＭＯＳトランジスタＭＰ１３のコンダクタンスが低下する。したがって、このＭＯＳトランジスタＭＮ１３およびＭＮ１４の正帰還により、内部ノード７２ａおよび７２ｂのうち電位の低いほうの内部ノード、すなわち内部ノード７２ａが、接地電圧レベルに放電され、一方、内部ノード７４ａおよび７４ｂのうち電位の高い方の内部ノード７４ｂは、ＭＯＳトランジスタＭＰ１３およびＭＰ１４の正帰還動作により、電源電圧ＶＤＤレベルに駆動される。最終的に、内部ノード７４ａおよび７４ｂは、それぞれ接地電圧レベルおよび電源電圧レベルに駆動されてラッチされる。

内部ノード７４ａおよび７４ｂのハイレベルおよびローレベルは、バッファ回路７５により増幅かつ反転され、ＬレベルおよびＨレベルの信号が生成され、ＲＳフリップフロップ８０によりラッチされ、出力信号ＶＯＵＴＰおよびＶＯＵＴＮが、それぞれＨレベルおよびＬレベルに駆動されて維持される。

このラッチ動作期間が完了すると、再びラッチ制御信号ＶＬＴがＬレベルとなり、内部ノード７４ａおよび７４ｂが、ＭＯＳトランジスタＭＰ１３およびＭＰ１４により電源電圧ＶＤＤレベルにプリチャージされる。一方、内部ノード７２ａおよび７２ｂは、接地電圧レベルまたは電圧信号ＶＯＰおよびＶＯＮの状態に応じた不定状態となる。

したがって、図７に示すように、増幅器５０およびラッチ６０を用いて、入力信号ＶＩＰおよびＶＩＮの電圧レベルを比較するコンパレータを構成することにより、増幅器５０において電源ノイズ耐性の大きな比較増幅動作を行なって入力信号ＶＩＰおよびＶＩＮの比較結果を示す信号を生成することができる。ラッチ６０においても、ラッチ型センス増幅器７０は差動増幅を行なっており、電源ノイズを相殺することができ、電源ノイズの影響は十分に抑制される。また、ラッチ６０において電流が流れるのは、ラッチ制御信号ＶＬＴが活性状態（Ｈレベル）の増幅ラッチ動作期間（期間ＰＲ３）の間だけであり、また、正帰還用ＭＯＳトランジスタＭＮ１３およびＭＮ１４、ＭＰ１３およびＭＰ１４により高速で増幅／ラッチ動作が行われるため、電源ノードから接地ノードに電流が流れる期間が短く、消費電流は、十分に抑制される。

［実施の形態５］
図１０は、この発明の実施の形態５に従う半導体集積回路の構成を概略的に示す図である。図１０において、この半導体集積回路は、複数段（図１０においては２段）の縦続接続される電荷放電型増幅器５０Ａおよび５０Ｂと、電荷放電型増幅器５０Ｂの出力信号をラッチするラッチ６０とを含む。

この図１０に示す半導体集積回路は、入力信号ＶＩＰおよびＶＩＮの電圧レベルを比較し、その比較結果を示す信号ＤＯＵＴ（ＶＯＵＴＰ，ＶＯＵＴＮ）を生成するコンパレータである。電荷放電型増幅器５０Ａおよび５０Ｂは、これまでの実施の形態１から３において説明した増幅器の構成のいずれかを有する。したがって、増幅器５０Ａおよび５０Ｂには、それぞれ、比較増幅制御信号ＶＰＣ０１およびＶＰＣ０２が個々に与えられ、かつ共通にプリチャージ制御信号ＶＰＣ１が与えられる。ラッチ６０は、図９に示す構成と同様の構成を有し、ラッチ制御信号ＶＬＴに従ってラッチ動作を行なう。

図１１は、図１０に示すコンパレータの動作タイミングを示す図である。図１１に示すように、時刻ｔ３０から始まる期間ＰＲ１において、プリチャージ制御信号ＶＰＣ１が活性化され（図１１においてはＨレベルで示す）、増幅器５０Ａおよび５０Ｂは内部のプリチャージ動作を共通に実行する。プリチャージ期間ＰＲ１の経過後、時刻ｔ３１から始まる期間ＰＲ２Ａにおいて比較増幅制御信号ＶＰＣ０１が活性化され（図１１においてＬレベルで示す）、増幅器５０Ａが、入力信号ＶＩＰおよびＶＩＮの増幅動作を実行する。この増幅器５０Ａの比較増幅期間ＰＲ２Ａの終了と並行して、時刻ｔ３２から始まる期間ＰＲ２Ｂにおいて比較増幅制御信号ＶＰＣ０２が活性化され（図１１においてはＬレベルに設定され）、増幅器５０Ｂが、増幅器５０Ａの出力信号の増幅およびラッチを行なう。

この増幅器５０Ｂの比較増幅期間ＰＲ２Ｂの終了と並行して、時刻ｔ３３においてラッチ制御信号ＶＬＴが活性化され、ラッチ６０が増幅器５０Ｂの出力信号をラッチして、比較結果信号ＤＯＵＴを生成する。

この図１０に示すコンパレータにおいて時刻ｔ３０から時刻ｔ３４が入力信号ＶＩＰおよびＶＩＮを比較する動作期間の一周期となる。

なお、図１１において、制御信号ＶＰＣ０１、ＶＰＣ０２およびＶＬＴは、それぞれ活性および非活性タイミングが同一タイミングで行なわれるように示している。しかしながら、この制御信号ＶＰＣ０１、ＶＰＣ０２およびＶＬＴは、それぞれ前段の回路動作完了後、それぞれ活性化されてもよい。また、これらの制御信号ＶＰＣ０１、ＶＰＣ０２およびＶＰＣ１は、実施の形態１から３に示す増幅器のいずれの制御信号の組合わせを用いられてもよい。

この図１０および図１１に示すように、この発明の実施の形態１から３のいずれかに従う電荷放電型増幅器を複数段縦続接続することにより、増幅における利得が向上し、電圧比較精度が向上する。また、実施の形態１から４と同様の効果を得ることができる。

［実施の形態６］
図１２は、この発明の実施の形態６に従う半導体集積回路の構成を概略的に示す図である。この図１２に示す半導体集積回路は、容量アレイを利用する逐次比較型ＡＤＣ（アナログ／デジタル変換器）である。図１２において、逐次比較型ＡＤＣは、比較基準電圧ＶＣＯＭＭと基準電圧ＶＲＥＦ１とを比較する比較器９０と、比較器９０の出力信号ＤＯＵＴに従って比較基準電圧を生成する動作および比較結果を示すデータを生成する逐次比較レジスタ／ロジック９５と、この逐次比較レジスタ／ロジック９５からの出力データ信号に従って接続経路を切換えるスイッチアレイ１００と、スイッチアレイ１００の接続経路に従って容量結合により比較基準電圧ＶＣＯＭＭの電圧レベルを調整する容量アレイ１１０を含む。

比較器９０は、図１０に示す比較器（コンパレータ）の構成を有し、比較基準電圧ＶＣＯＭＭおよび基準電圧ＶＲＥＦ１をそれぞれ入力信号ＶＩＰおよびＶＩＮとして受け、内部の縦続接続される複数段の増幅器を用いて増幅した後、内部のラッチによりラッチして出力信号ＤＯＵＴを生成する。

逐次比較レジスタ／ロジック９５は、比較器９０の出力信号ＤＯＵＴに従って、その出力ノードＤ００、Ｄ０−Ｄ１１に対する内部の変換結果データビットの設定および比較対象ビットの設定を実行する。なお、この図１２に示すＡＤＣにおいては、出力データは１２ビットであり、出力ビットＤ０−Ｄ１１とダミー出力ビットＤ００を有する構成を一例として示す。しかしながら、ＡＤＣは、１２ビットＡＤＣではなく、他のビットのＡＤＣであってもよい。

スイッチアレイ１００は、逐次比較レジスタ／ロジック９５の出力ノードＤ００、Ｄ０−Ｄ１１それぞれに対して設けられるスイッチＳｂ０、Ｓａ０−Ｓａ１１を含む。これらのスイッチＳｂ０、Ｓａ０−Ｓａ１１は、３入力端子を有し、接地電圧ＶＳＳ、変換対象入力電圧ＶＩＰおよび基準電圧ＶＲＦ２のいずれかを、逐次比較レジスタ／ロジック９５の対応の出力ノードからの制御信号に従って選択する。

容量アレイ１１０は、スイッチＳｂ０、Ｓａ０−Ｓａ１１それぞれに対応して設けられる容量素子Ｃ００、Ｃ０−Ｃ１１と、比較対象電圧線１１２ａおよび１１２ｂの間に接続される結合容量素子Ｃｃを有する。この比較対象電圧線１１２ａおよび１１２ｂには、それぞれスイッチＳ２およびＳ１が設けられ、比較対象電圧線１１２ａおよび１１２ｂは、プリチャージ時、基準電圧ＶＲＥＦ０にプリチャージされる。

容量素子Ｃ６−Ｃ１１が比較対象電圧線１１２ａに結合され、容量素子Ｃ００およびＣ０−Ｃ５が比較対象電圧線１１２ｂに結合される。この比較対象電圧線１１２ａおよび１１２ｂに分割し、間に結合容量素子Ｃｃを配置する。

一般に、容量素子Ｃ１１−Ｃ０は、それぞれの容量値が対応のビット位置に応じて重み付けされる。容量素子Ｃｎ（ｎ＝０−１１）は、２＾ｎ・Ｃ０の容量値を有するが、１０ビット以上の分解能を持つ場合、容量アレイが巨大となる。そこで、容量素子Ｃｃを用いて容量素子Ｃ０からＣ１１の総容量を削減する。容量素子は、それぞれＣｎ（ｎ＝０−５）＝Ｃ２ｎ＋１＝２＾ｎ・Ｃ０の容量値を有することができる。ここで、記号“＾”は、べき乗を示す。Ｃｃ＝６４／６３・Ｃ０とすることにより、容量素子Ｃｃによって分割された容量アレイは、容量素子Ｃｎ（ｎ＝０−１１）は２＾ｎ・Ｃ０の容量値を有する容量アレイと同等の機能を有する。従って、以下においては、説明の簡単化のために、Ｃｎ（ｎ＝０−１１）＝２＾ｎ・Ｃ０として説明を行う。ダミー出力ビットＤ００に対して設けられる容量素子Ｃ００は、ダミー容量であり、容量素子Ｃ０と同じ容量値を有する。このダミー容量によりＣ００により、２進探索法による比較基準電圧を生成することができる。

図１３は、図１２に示す逐次比較型ＡＤＣの１つの変換対象入力電圧ＶＩＰについてのアナログ／デジタル変換動作を示すフロー図である。以下、図１３を参照して、図１２に示す逐次比較型ＡＤＣのＡ／Ｄ変換動作について説明する。ここで、基準電圧ＶＲＥＦ０、ＶＲＥＦ１およびＶＲＥＦ２は、全て同一電圧レベルとする。

アナログ入力電圧ＶＩＰに対する変換サイクルが始まると、逐次比較レジスタ／ロジック９５は、変換後のデジタルデータの最上位ビットを指定するため、ｎを１１に設定する（ステップＳＴ１）。

次いで、逐次比較レジスタ／ロジック９５は、スイッチＳ１およびＳ２をオン（ＯＮ）状態に設定し、比較対象電圧線１１２ａおよび１１２ｂを、基準電圧ＶＲＥＦ０に充電する。また、このとき、逐次比較レジスタ／ロジック９５は、その出力ノードＤ００、Ｄ０−Ｄ１１からの出力データビットｄｄ０、ｄ０−ｄ１１の状態を設定し、スイッチＳｂ０およびＳａ０−Ｓａ１１に、アナログ入力電圧ＶＩＰを選択させる（ステップＳＴ２）。これにより、容量素子Ｃ００およびＣ０−Ｃ１１には、アナログ入力電圧ＶＩＰの電圧レベルに応じた電荷が蓄積される。前述のように、容量素子Ｃ０−Ｃ１１は、そのビット位置に対応しており、その容量値は、ビット位置に応じた重みを有しており、また、ダミー容量素子Ｃ００は、１ＬＳＢに対応する容量値を有する容量素子Ｃ０と同じ容量値を有する。これらの容量素子Ｃ００およびＣ０の容量値をＣとすると、容量素子Ｃｉは、容量値Ｃ・２＾ｉを有する。

次いで、逐次比較レジスタ／ロジック９５は、スイッチＳ１およびＳ２を非導通状態（ＯＦＦ状態）に設定し、比較対象電圧線１１２ａおよび１１２ｂの基準電圧ＶＲＥＦ０からの充電を停止させる。また、スイッチＳｂ０は、対応のビットｄｄ０が“０”に設定され、接地電圧ＶＳＳを選択する状態に維持される（ステップＳＴ３）。このステップＳＴ１−ＳＴ３により、比較対象電圧線１１２ａ−１１２ｂのプリチャージが完了する。なお、スイッチＳｂ０が接地電圧ＶＳＳを選択するため、比較対象電圧線１１２ａおよび１１２ｂへの電圧ＶＣＯＭは、ダミー容量素子Ｃ００の容量結合により、その電圧レベルがＬＳＢ／２に相当する電圧レベル分低下する。なお、この状態は、実際には容量素子Ｃ１１の比較動作の最初のシーケンスに含まれる。

次いで、スイッチアレイ１００および容量アレイ１１０および逐次比較レジスタ／ロジックで構成されるＤＡＣ（デジタル／アナログ変換器）においてスイッチＳａｎを基準電圧ＶＲＥＦ２を選択する状態に設定し（ビットｄｎを“１”に設定する）、残りのスイッチＳａ（ｎ−１）−Ｓａ０を、ビットｄ（ｎ−１）−ｄ０を“０”に設定して、接地電圧ＶＳＳを選択する状態に設定する（ステップＳＴ４）。

このスイッチの接続経路の設定により、接地ノードに結合される容量素子により比較基準電圧線１１２ａおよび１１２ｂの電圧レベルが低下し、また基準電圧源ＶＲＥＦ２に接続される容量素子により比較基準電圧線１１２ａおよび１１２ｂの電圧レベルが上昇し、これらの容量素子の間で電荷が再配分される。今、ｎが最上位ビットを示す１１であるため、基準電圧源ＶＲＥＦ２と接地ノードの間で、容量素子Ｃ１１が、容量素子Ｃ００およびＣ０−Ｃ１０の合成容量と直列に接続され、電荷の再配分が行なわれる。この場合、容量素子Ｃ１１の容量値は、（２＾１１）・Ｃであり、残りの容量素子Ｃ００およびＣ０−Ｃ１０の容量値の和と等しく、比較対象電圧線１１２ａおよび１１２ｂの電圧ＶＣＯＭＭは、次式で表わされる：
ＶＣＯＭＭ＝ＶＲＥＦ０−ＶＩＰ＋（ＶＲＥＦ２／２）．
上式の右辺第１および第２項によりスイッチＳｂ０およびＳａ０−Ｓａ１１が全て接地電圧を選択する状態に設定されたときの比較対象電圧を示す、上式右辺第３項が、この状態で、スイッチＳａ１１が基準電圧ＶＲＥＦ２を選択する状態に設定されたときの比較基準電圧ＶＣＯＭＭを示す。

次いで、比較器９０において、この比較対象電圧ＶＣＯＭＭと基準電圧ＶＲＥＦ１の比較を行い、比較結果を示す信号ＤＯＵＴが生成される。逐次比較レジスタ／ロジック９５に含まれるロジックは、この比較器９０の出力信号ＤＯＵＴの論理値が“０”および“１”のいずれであるかに基づいて、比較対象電圧ＶＣＯＭＭが基準電圧ＶＲＥＦ１よりも高いかを判定する（ステップＳＴ５）。比較対象電圧ＶＣＯＭＭが基準電圧ＶＲＥＦ１よりも高いときには、このスイッチＳａｎの状態が基準電圧ＶＲＥＦ２を選択する状態に維持され、すなわち、対応の出力データビットｄｎが“０”に維持される。一方、比較基準電圧ＶＣＯＭＭが、基準電圧ＶＲＥＦ１よりも低い場合には、このスイッチＳａｎは、対応のデータビットｄｎが“１”に設定され、接地電圧ＶＳＳを選択する状態に設定される（ステップＳＴ６）。

次いで、変換対象ビットを１ビット下位側にずらせるため、ｎを（ｎ−１）で置換する（ステップＳＴ７）。次いで、このビット位置ｎが０以上であるかの判定が行なわれる（ステップＳＴ８）。ビット位置を示す値ｎが、０以上のときには、まだ最下位ビットの変換動作が実行されていないため、再びステップＳＴ４へ戻り、上述の比較基準電圧ＶＣＯＭＭの変換および比較動作が実行される。

一方、ステップＳＴ８において、ビット位置を示す値ｎが非正の値のときには、最下位ビットの変換が完了しているため、スイッチＳａ０−Ｓａｎ（＝Ｓａ１１）のスイッチの状態を出力する（ステップＳＴ９）。すなわち、逐次比較レジスタ／ロジック９５に含まれる逐次比較レジスタのラッチデータｄ０−ｄ１１がアナログ入力電圧ＶＩＰのデジタル変換値として出力される。

図１４は、図１２に示す逐次比較型ＡＤＣの変換時の比較対象電圧ＶＣＯＭＭの変化シーケンスの一例を示す図である。

この図１４においても、基準電圧ＶＲＥＦ０、ＶＲＥＦ１およびＶＲＥＦ２はすべて同じ電圧レベルに設定されている。

先ず、初期化時、比較基準電圧ＶＣＯＭＭは、図１２に示すスイッチＳ１およびＳ２により基準電圧ＶＲＥＦ０にプリチャージされる。次いで、図１２に示すスイッチＳｂ０、Ｓａ０−Ｓａ１１を、すべて、アナログ入力電圧ＶＩＰを選択する状態から接地電圧ＶＳＳを選択する状態に設定する。応じて、比較基準電圧ＶＣＯＭＭは、プリチャージ電圧ＶＲＥＦ０からアナログ入力電圧ＶＩＰの電圧レベルだけ低下する。

ここで、図１３に示すように初期化シーケンスにおいては、スイッチＳｂ０が接地電圧ＶＳＳを選択する状態に設定されるだけであり、この場合、比較対象電圧ＶＣＯＭＭは、図１４において一点鎖線で示すように、このプリチャージ電圧ＶＲＥＦ０から、少し低下するだけである。この状態は、実際の動作においては容量素子Ｃ１２の比較シーケンスに含まれ、実際には出力されない。

次いで、比較動作開始時、スイッチＳａ０−Ｓａ（ｎ−１）がすべて接地電圧を選択する状態に設定されるとともに、スイッチＳａｎが基準電圧ＶＲＥＦ２（＝ＶＲＥＦ０）を選択する状態に設定される。このときの比較対象電圧ＶＣＯＭＭは、ＶＲＥＦ０−ＶＩＰ＋ＶＲＥＦ０／２である。この１回目の比較動作時において比較対象電圧ＶＣＯＭＭと基準電圧ＶＲＥＦ１（＝ＶＲＥＦ０）の大小比較が行なわれる。この比較動作時、ＶＣＯＭＭ−ＶＲＥＦ０＝ＶＲＥＦ０−ＶＩＰであり、基準電圧とアナログ入力電圧との比較が行われており、変換後の最上位ビットが“１”であるかの識別が行われる。

図１４においては、比較対象電圧ＶＣＯＭＭの電圧レベルは、基準電圧ＶＲＥＦ１（＝ＶＲＥＦ０）よりも低いため、最上位ビットｄ１１は“１”に維持された状態で、次のビットｄ１０が“１”に設定され、残りのビットｄ９−ｄ０、およびｄｄ０がすべて“０”に維持される。

次いで２回目の比較動作時において、上位ビットｄ１１およびｄ１０がともに“１”であり、残りのビットｄ９−ｄ０が“０”である。この状態においては、基準電圧源ＶＲＥＦ０（＝ＶＲＥＦ２；電源ノードと対応の電圧を同一参照符号で示す）と比較対象電圧線の間に、容量素子Ｃ１１およびＣ１０が並列に接続され、また比較対象電圧線と接地ノードの間に、残りの容量素子Ｃ９−Ｃ０およびＣ００が並列に接続される。この容量素子Ｃ１０の容量結合および電荷再配分により、比較基準電圧ＶＣＯＭＭが、電圧ＶＲＥＦ０／４だけ上昇し、基準電圧ＶＲＥＦ１との比較動作が行なわれる。

図１４に示す比較シーケンスにおいては、この２回目の比較動作時においては、比較対象電圧ＶＣＯＭＭが、基準電圧ＶＲＥＦ１よりも高いため、ビットｄ１０が“０”に設定され、次いで、ビットｄ９を“１”に設定して比較動作が行われる。この３回目の比較動作（３ビット目の変換動作）の場合、ビットｄ１０に対する容量素子Ｃ１０が接地ノードに結合され、次の容量素子Ｃ９が比較対象電圧線と比較対象電圧線の間に接続されるため比較対象電圧ＶＣＯＭＭは、電圧ＶＲＥＦ０／４低下するとともに、電圧ＶＲＥＦ０／８上昇し、したがって、２回目の比較動作時の比較対象電圧ＶＣＯＭＭから、電圧ＶＲＥＦ０／８だけ低下した電圧レベルに設定される。この状態で、３回目の比較動作が行なわれ、この比較結果に応じてビットｄ９が“０”に設定され、次のビットｄ８が“１”に設定されて４回目の比較動作が行なわれる。このときには、電圧−ＶＲＥＦ０／８＋ＶＲＥＦ０／１６の電圧変化が比較対象電圧ＶＣＯＭＭに生じ、３回目の比較動作時よりも、比較基準電圧ＶＣＯＭＭは、ＶＲＥＦ０／１６だけ電圧レベルが低下する。

次いで、この４回目の比較結果に従ってビットｄ８が“１”に維持されたまま、次のビットｄ７が“１”に設定されて５回目の比較動作が行なわれる。

したがって、この比較動作時においては、比較対象電圧ＶＣＯＭＭは、次式で表わされる電圧レベルとなる。

図１４に示す比較動作が、必要な分解能（本実施例では１２ビット分）の回数繰返し実行される。

最終的に、必要な分解能の変換動作が完了すると、すなわち最下位ビットの変換動作が完了すると、各スイッチの状態は、アナログ入力電圧ＶＩＮをデジタル変換した値に対応しており、逐次比較レジスタ／ロジック９５に含まれるレジスタに格納されるデータビットｄ０−ｄ１１がデジタル変換値として出力される。

［変更例］
図１５は、この発明の実施の形態６に従う逐次比較型ＡＤＣの変換シーケンスの変更例を概略的に示す図である。図１５においては、Ａ／Ｄ変換シーケンスにおける初期化シーケンス時の比較対象電圧線に対する容量素子の接続態様を示す。この比較対象電圧線１１２に対し、基準電圧ＶＲＥＦ０をプリチャージされるとき、容量素子Ｃａは、アナログ入力電圧ＶＩＰを受け、一方容量素子Ｃｂは、接地ノードに結合される。ここで容量ＣａおよびＣｂは、図１２に示すキャパシタアレイの容量素子の合成容量を示す。この比較対象電圧線１１２のプリチャージ後、スイッチングアレイ（１００）により、容量素子Ｃａの対応のスイッチをアナログ入力電圧ＶＩＰから接地電圧ＶＳＳ（＝０Ｖ）を選択する状態に設定する。この場合、比較対象電圧線１１２の比較対象電圧ＶＣＯＭＭの電圧レベルは、容量素子ＣａおよびＣｂの電荷再配分により、Ｃａ・ＶＩＰ／（Ｃａ＋Ｃｂ）だけ低下する。このときの比較基準電圧ＶＣＯＭＭは、次式で表わされる：
ＶＲＥＦ０−Ｃａ・ＶＩＰ／（Ｃａ＋Ｃｂ）
この比較基準電圧ＶＣＯＭＭを、正の電圧レベルに維持するため、アナログ入力電圧ＶＩＰの最大電圧ＶＩＰ＿ＭＡＸは、次式で表わされる。

ＶＩＰ＿ＭＡＸ＝ＶＲＥＦ０・（Ｃａ＋Ｃｂ）／Ｃａ
したがって、容量素子ＣａおよびＣｂのサンプリング時のスイッチ制御情報をａ０−ａ１１で表わし、ビットａｉが“１”のとき、対応のスイッチＳａｉがアナログ入力電圧ＶＩＰを選択し、ビットａｉが“０”のとき、対応のスイッチＳａｉが、接地電圧ＶＳＳを選択すると、このアナログ入力電圧ＶＩＰの最大電圧ＶＩＰ＿ＭＡＸは、次式で表わされる：

したがって、この状態において、サンプリング可能なアナログ入力電圧の電圧範囲を大きくすることができる。

なお、上述のＡ／Ｄ変換シーケンスにおいて、基準電圧ＶＲＥＦ０、ＶＲＥＦ１およびＶＲＥＦ２は、すべて同じ電圧レベルに設定している。しかしながら、基準電圧として、次の関係を満たす基準電圧ＶＲＥＦ０−ＶＲＥＦ２が用いられてもよい。

ＶＲＥＦ０＝ＶＲＥＦ１＝ＶＤＤ／２、
ＶＲＥＦ２＝ＶＤＤ
以上のように、この発明の実施の形態６に従えば、この発明の実施の形態１から３に示す増幅器を用いてコンパレータを構成し、このコンパレータを用いてアナログ入力電圧をデジタル信号に変換している。したがって、電源ノイズ（ＶＤＤＳ−ＶＳＳに重畳する電源電圧）に対するノイズ耐性に優れた正確にデジタル変換を行なうことのできる逐次比較型ＡＤＣを実現することができる。

この発明に係る増幅器は、単に、半導体集積回路における増幅器に適用することにより、電源ノイズ耐性の優れた増幅機能を有する半導体集積回路を実現することができ、車載機器のような電源ノイズの大きな環境に適用することにより、安定に動作する半導体集積回路を実現することができる。

また、この発明に係る増幅器を逐次比較型ＡＤＣのコンパレータに適用することにより、電源ノイズ耐性に優れた逐次比較型ＡＤＣを実現することができる。この逐次比較型ＡＤＣを、アナログ回路とデジタル回路が混載される集積回路のアナログ／デジタルインターフェイス部に適用することにより、電源ノイズ耐性に優れたアナログ／デジタル混載集積回路を実現することができる。

また、この発明に使用する増幅器および逐次比較ＡＤＣは、それぞれ個別部品として利用されてもよい。

なお、発明の実施の形態６に示す逐次比較ＡＤＣにおいては、容量アレイを利用する電荷再配分型ＡＤＣを利用している。しかしながら、他の抵抗素子アレイを利用する逐次比較型ＡＤＣであっても、コンパレータ（８０）が利用されるため、このコンパレータに、この発明の実施の形態１から５に従う増幅器および／またはコンパレータが適用されてもよい。

１ａ，１ｂ 入力ノード、４ 定電流段、ＭＰ１，ＭＰ２ ＰチャネルＭＯＳトランジスタ（差動トランジスタ対）、ＭＰＣ１−ＭＰＣ３ ＰチャネルＭＯＳトランジスタ（電流制御トランジスタ）、ＭＮ１，ＭＮ２ ＮチャネルＭＯＳトランジスタ（プリチャージトランジスタ）、１０ 定電流段、ＡＰ３，ＡＰ４ ＰチャネルＭＯＳトランジスタ（プリチャージトランジスタ）、ＣＬ３，ＣＬ４ 容量素子、ＮＭ３，ＮＭ４ ＮチャネルＭＯＳトランジスタ（差動トランジスタ対）、ＮＭＣ１−ＮＭＣ３ ＮチャネルＭＯＳトランジスタ（伝熱制御トランジスタ）、２０ 増幅器本体、２５ バイアス回路、ＡＰＣ３，ＡＰＣ４ ＰチャネルＭＯＳトランジスタ、ＮＭＣ４ ＮチャネルＭＯＳトランジスタ、ＮＰＣ４ ＰチャネルＭＯＳトランジスタ、５０ 増幅器、６０ ラッチ、５０Ａ，５０Ｂ 電荷放電型増幅器、７０ ラッチ型増幅器、７５ バッファ回路、８０ ＲＳフリップフロップ、９０ コンパレータ、９５ 逐次比較レジスタ／ロジック、１００ スイッチアレイ、１１０ 容量アレイ。

Claims (6)

1. 第１および第２の入力電圧を受けて相補的に増幅して出力する増幅回路を少なくとも１段備え、
   前記増幅回路は、
   前記第１および第２の入力電圧をそれぞれの制御電極に受ける１対の差動トランジスタと、
   前記１対の差動トランジスタと第１の電源との間に結合され、第１の制御信号に応答して導通して前記１対の差動トランジスタと前記第１電源との間に一定の電流を流す定電流段と、
   前記１対の差動トランジスタそれぞれに電気的に接続され、それぞれが、前記１対の差動トランジスタの対応のトランジスタを流れる電流量に応じて充電または放電される１対の容量素子と、
   前記１対の容量素子と第２の電源との間に結合され、第２の制御信号に応答して、前記１対の容量素子の前記差動トランジスタに電気的に結合される電極を前記第２の電源に電気的に結合する１対のプリチャージトランジスタとを備える、半導体集積回路。
2. 前記定電流段は、
   前記１対の差動トランジスタと前記第１の電源との間に直列に接続される第１および第２のトランジスタを備え、
   前記第１のトランジスタは、前記第１の制御信号に応答して選択的に導通し、前記第２のトランジスタは前記一定の電流を流す、請求項１記載の半導体集積回路。
3. 前記定電流段は、
   前記第１の電源と前記１対の差動トランジスタとの間に結合され、制御電極の電圧レベルが前記第１の電源の電圧レベルのとき非導通状態となる第１のトランジスタと、
   前記第１の制御信号に従って前記第１のトランジスタの制御電極の電位を制御する制御トランジスタを備え、前記制御トランジスタは、前記第１の制御信号に従って前記第１のトランジスタの制御電極を前記第１の電源の電圧レベルおよび定電流バイアス電圧レベルのいずれかに設定する、請求項１記載の半導体集積回路。
4. 前記１対の容量素子の前記プリチャージトランジスタに結合される電極は、前記増幅回路の出力ノードに結合され、
   前記半導体集積回路は、さらに、
   前記増幅回路の出力ノードの電圧をラッチするラッチ回路をさらに備える、請求項１から３のいずれかに記載の半導体集積回路。
5. 前記増幅回路は、複数段配置され、前記複数段の増幅回路は互いに縦続接続され、
   前記半導体集積回路は、さらに、
   前記複数段の増幅回路の最終段の増幅回路の出力ノードからの電圧信号をラッチするラッチ回路を備える、請求項１記載の半導体集積回路。
6. 少なくとも１ビットのデータを出力する逐次比較レジスタ回路と、
   アナログ入力電圧および前記逐次比較レジスタ回路の出力データに基づいて比較対象電圧を生成するデジタル／アナログ変換部をさらに備え、
   前記増幅回路は、
   前記１対の差動トランジスタの制御電極に前記第１および第２の入力電圧として前記比較対象電圧および基準電圧をそれぞれ受け、
   前記逐次比較レジスタ回路は、前記ラッチ回路から与えられた信号に基づいて前記データを生成して、前記アナログ入力電圧のデジタル変換結果を示すデータを生成する、請求項５記載の半導体集積回路。

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