JP2007336051A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】制御信号VP1が「H」レベル、制御信号VP0が「L」レベルに時にはキャパシタCL1,CL2の電荷が完全に放電される。次に制御信号VP1が「L」レベル、制御信号VP0が「H」レベルになると、相補スイッチSW1,SW2はオンして、入力電圧VIP,VINに従ってPチャネルMOSトランジスタMP1,MP2を介して電流源3から定電流IBが流れ込み、キャパシタCL1,CL2に電荷が充電される。出力ノードN2,N1には、入力電圧VIP,VINの電圧値の大小に対応した値となり、差動増幅動作が実行される。すなわち、増幅動作のために負荷となるキャパシタCL1,CL2へ充電する動作以外で、電流源3からの定電流IBを消費しないため、低消費電流にて動作を実現できる。
【選択図】図1
Description
図1は、本発明の実施の形態1に従う増幅回路1の回路構成図である。
MOSトランジスタMP1は、一方の導通電極がノードN0と電気的に結合され、他方の導通電極が相補スイッチSW1と電気的に結合される。また、ゲートは、入力電圧VIPの入力を受ける。
MOSトランジスタMP2は、一方の導通電極がノードN0と電気的に結合され、他方の導通電極が相補スイッチSW2と電気的に結合される。また、ゲートは、入力電圧VINの入力を受ける。
図2は、本発明の実施の形態1に従う増幅回路1に入力される制御信号VP0,VP1のタイミングチャート図である。図3は、図2のタイミングチャート図に従う増幅回路1のスイッチ動作を説明する図である。
図4を参照して、増幅回路100は、電流源103と、MOSトランジスタ101,102,104〜107,109〜112とを含む。なお、MOSトランジスタ101,102,109,110は、一例としてPチャネルMOSトランジスタとする。また、MOSトランジスタ104〜107,111,112は、一例としてNチャネルMOSトランジスタとする。
ここでは、一例として増幅回路1が増幅動作を実行するタイミングが示されており、たとえば時刻t=1.0μs〜1.5μsについて、キャパシタCL1,CL2の電荷を放電するタイミング(状態I)の消費電流特性が示されており、時刻t=1.5μs〜2.0μsについて、キャパシタCL1,CL2に電荷が充電されるタイミング(状態II)の消費電流特性が示されている。すなわち、ここでは、状態IIの0.5μsの間にのみ電流源3から定電流IBが供給されて電流が消費されることになる。
図7は、本発明の実施の形態1の変形例に従う増幅回路1aの回路構成図である。
上記の実施の形態1においては、PチャネルMOSトランジスタMP1,MP2にそれぞれ入力電圧VIPおよびVINが入力される増幅回路1について説明したが、本実施の形態2においては、NチャネルMOSトランジスタに入力電圧VIPおよびVINが入力される増幅回路について説明する。
図9を参照して、本発明の実施の形態2に従う増幅回路1bは、電流源3bと、MOSトランジスタMP5,MP6と、MOSトランジスタMN3〜MN6と、キャパシタCL3,CL4とを含む。
MOSトランジスタMN3は、一方の導通電極がノードN11と電気的に結合され、他方の導通電極がMOSトランジスタMN5の一方の導通電極と電気的に結合される。また、ゲートは、制御信号VP0の入力を受ける。
MOSトランジスタMN4は、一方の導通電極がノードN12と電気的に結合され、他方の導通電極がMOSトランジスタMN6の一方の導通電極と電気的に結合される。また、ゲートは、制御信号VP0の入力を受ける。
本発明の実施の形態3においては、CMOSラッチ回路と組み合わせたコンパレータ回路について説明する。
図12を参照して、ラッチ回路41は、MOSトランジスタ11〜22と、インバータ23〜26とを含む。MOSトランジスタ11は、電源電圧VDDとノードNaとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。MOSトランジスタ12は、電源電圧VDDとノードNaとの間にMOSトランジスタ11と並列に設けられ、そのゲートはノードNbと電気的に結合される。MOSトランジスタ13は、電源電圧VDDとノードNbとの間に設けられ、そのゲートはノードNaと電気的に結合され、MOSトランジスタ12,13は互いにクロスカップリングされる。MOSトランジスタ14は、電源電圧VDDとノードNbとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。MOSトランジスタ15は、ノードNaとノードNcとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。MOSトランジスタ16は、MOSトランジスタ15と並列にノードNaと接地電圧VSSとの間に設けられ、そのゲートは接地電圧VSSと電気的に結合される。MOSトランジスタ17は、MOSトランジスタ18と並列にノードNbと接地電圧VSSとの間に設けられ、そのゲートは接地電圧VSSと電気的に結合される。MOSトランジスタ18は、ノードNbとノードNdとの間に設けられ、そのゲートは制御信号VLATCHの入力を受ける。
上記の実施の形態3においては、増幅回路1は、1段構成のコンパレータ回路について説明したが、1段構成に限らず多段構成とすることも可能である。
Claims (5)
- 第1および第2の入力電圧を一対の入力として差動増幅を実行する増幅回路を備え、
前記増幅回路は、
定電流源と、
前記定電流源と一方の電極とが電気的に接続され、制御電極に前記第1および第2の入力電圧がそれぞれ入力される1対のトランジスタと、
前記1対のトランジスタの他方の電極と出力ノードとの間にそれぞれ設けられ、第1の制御信号に応答して導通する1対の第1のスイッチと、
前記1対の第1のスイッチと接続され、前記1対の第1のスイッチの導通時に前記定電流源と電気的に結合されて前記1対のトランジスタを流れる電流量に応じた電荷がそれぞれ充電される1対のキャパシタと、
第2の制御信号に応答して導通し、前記1対のキャパシタを放電するための1対の第2のスイッチとを含む、半導体集積回路。 - 前記増幅回路において、
前記定電流源は、第1の電圧と1対のトランジスタとの間に設けられ、
前記1対のトランジスタは、PチャネルMOSトランジスタで形成され、
前記第1のスイッチは、一方の電極が前記PチャネルMOSトランジスタと電気的に結合され、制御電極に前記第1の制御信号が入力され、他方の電極が出力ノードと電気的に結合されるPチャネルMOSトランジスタで形成され、
前記第2のスイッチは、前記キャパシタと並列に一方の電極が前記出力ノードと電気的に結合され、制御電極に前記第2の制御信号が入力され、他方の電極が第2の電圧と電気的に結合されるNチャネルMOSトランジスタで形成される、請求項1に記載の半導体集積回路。 - 前記増幅回路において、
前記定電流源は、第1の電圧と1対のトランジスタとの間に設けられ、
前記1対のトランジスタは、NチャネルMOSトランジスタで形成され、
前記第1のスイッチは、一方の電極が前記NチャネルMOSトランジスタと電気的に結合され、制御電極に前記第1の制御信号が入力され、他方の電極が出力ノードと電気的に結合されるNチャネルMOSトランジスタで形成され、
前記第2のスイッチは、前記キャパシタと並列に一方の電極が前記出力ノードと電気的に結合され、制御電極に前記第2の制御信号が入力され、他方の電極が第2の電圧と電気的に結合されるPチャネルMOSトランジスタで形成される、請求項1に記載の半導体集積回路。 - 前記増幅回路の出力ノードと電気的に結合されるラッチ回路をさらに備える、請求項1〜3のいずれか一項に記載の半導体集積回路。
- 前記増幅回路は、複数個設けられ、
後段の増幅回路は、前段の増幅回路の出力ノードからの電圧信号を1対の入力として互いに直列に接続され、
最終段の増幅回路の出力ノードと前記ラッチ回路とを電気的に結合させる、請求項4に記載の半導体集積回路。
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WO2018216677A1 (ja) * | 2017-05-23 | 2018-11-29 | 株式会社村田製作所 | 比較回路 |
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