JP5200263B2 - 半導体集積回路 - Google Patents

Description

この発明は、半導体集積回路に関し、特に、消費電力を低減しつつ多段接続を容易に実現することのできる電圧増幅機能を有する半導体集積回路に関する。

ＣＭＯＳ（相補金属−絶縁膜−半導体）プロセスのデジタル集積回路においては、アナログ回路をも集積化するアナログ／デジタル混載集積回路が一般に用いられている。このアナログ回路およびデジタル回路を接続するインターフェイス部として、アナログ／デジタルコンバータ（ＡＤＣ）が用いられており、ＡＤＣの重要性が増大している。

ＡＤＣには、逐次比較型、パイプライン型、フラッシュ型、ΔΣ型および二重積分型等さまざまな方式がある。しかしながら、いずれの方式であっても、電圧比較を行なうコンパレータが必要とされる。このような半導体集積回路においては、電池を電源として動作し、また安定動作のための発熱の低減などの要因から、コンパレータなどに対して低消費電流動作が求められる。

低消費電流動作を実現することを意図するコンパレータの一例が、特許文献（特開２００１−９４４２５号公報）に示されている。この特許文献１に示されるコンパレータは、入力信号と基準信号とを比較するチョッパ型コンパレータであり、以下の構成を備える。すなわち、特許文献１のコンパレータは、第１および第２の電源の間に直列に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）およびＮチャネルＭＯＳトランジスタで構成されるリニアアンプを備える。このリニアアンプのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート（制御電極）に、それぞれ異なるゲートバイアス電圧を印加する。これらのリニアアンプのＰおよびＮチャネルＭＯＳトランジスタのゲートと入力端子との間には、それぞれ第１および第２の容量素子が配置される。このＭＯＳトランジスタのゲートにバイアス電圧を印加した状態で、基準電圧をこれらの容量素子に印加し、第１および第２の容量素子を、この基準電圧によりプリチャージする。この後、ゲートバイアス電圧および基準電圧の供給を停止した後、入力信号をこれらの第１および第２の容量素子に伝達する。リニアアンプのＰおよびＮチャネルＭＯＳトランジスタのゲート電位は、入力電圧と基準電圧の差に応じた電圧レベルとなり、この差電圧に応じてリニアアンプの出力電圧を生成する。

この特許文献１においては、リニアアンプのトランジスタのゲート電位を、それぞれ異なるバイアス電圧により設定し、第１および第２の容量素子のプリチャージ時にリニアアンプのＰおよびＮチャネルＭＯＳトランジスタを流れる貫通電流量を低減し、応じて消費電流の低減を図る。また、その増幅動作時においては、入力信号と基準電圧の差分に応じて出力信号を生成しており、１段のチョッパ型コンパレータの出力電圧振幅が小さくなる。この特許文献１においては、この出力電圧振幅の小さいことを補償するため、チョッパ型コンパレータの出力電圧を容量結合によりさらに増幅する第２のチョッパ型コンパレータを設ける構成が示されている。この第２のチョッパ型コンパレータは、プリチャージ時、その入出力が短絡され、増幅動作時、入力段の容量素子を介して第１段のチョッパ型コンパレータの出力電圧を受けて増幅する。

また、低消費電流動作を実現することを図る別の構成のコンパレータが、特許文献２（特開平１０−１０７６００号公報）に示されている。この特許文献２に示されるコンパレータは、差動入力電圧と差動入力基準電圧とを受け、これらの入力電圧の電圧レベルを比較照合する全差動チョッパ型比較手段と、全差動チョッパ型比較手段から出力される差動出力を容量結合を介して受ける全差動型増幅手段とを備える。このコンパレータは、リセット動作期間および比較動作期間を有しており、全差動型増幅手段は、比較動作期間においてオフセット補償された出力ラッチ手段として動作し、差動デジタル電圧を生成して出力する。

この特許文献２は、全差動チョッパ型比較器の正相入力端子および逆相入力端子をそれぞれ正相出力端子および逆相出力端子に接続することにより、このコンパレータ回路の素子数を低減するとともに、比較動作期間において全差動型増幅手段における貫通電流量を抑制し、応じて、コンパレータ回路全体の消費電力を低減することを図る。

また、特許文献３（特開２００７−３３６０５１号公報）は、第１および第２の入力電圧を１対の入力として受けて差動増幅する回路において、消費電流を低減する以下の構成を有する増幅回路を開示している。すなわち、この特許文献３の増幅回路は、定電流源に結合され、それぞれのゲート電極に第１および第２の入力電圧を受ける１対の差動トランジスタを差動増幅段として有する。これらの差動トランジスタ対は、第１および第２の出力ノードに第１および第２のスイッチング素子を介して結合される。第１および第２の出力ノードと基準電圧源（接地ノード）との間には、第１および第２の容量素子が設けられ、これらの容量素子各々と並列に第３および第４のスイッチング素子が設けられる。

第１および第２の容量素子が、第３および第４のスイッチング素子により放電される期間の間、差動トランジスタ対は、第１および第２のスイッチング素子により第１および第２の出力ノードから分離される。第１および第２の容量素子の放電完了後、第１および第２のスイッチング素子をオン状態として、差動トランジスタ対を第１および第２の出力ノードに結合する。応じて、定電流源からの電流により、第１および第２の入力電圧に応じた電流が差動トランジスタ対を介して第１および第２の容量素子に供給され、入力電圧に応じた電荷が、第１および第２の容量素子に充電される。この充電電圧を第１および第２の出力ノードを介して増幅出力電圧として、次段回路へ伝達する。

この特許文献３は、容量素子への入力電圧に応じた電流供給の期間においてのみ定電流源からの電流を消費し、それ以外の期間においては、定電流源からの電流の消費を停止させることにより、消費電流を低減することを図る。

特開２００１−９４４２５号公報 特開平１０−１０７６００号公報 特開２００７−３３６０５１号公報

上述の特許文献１に示されるコンパレータの構成においては、入力信号および基準電圧が、それぞれ容量素子を介して出力段のリニアアンプのＭＯＳトランジスタのゲートに伝達される。この容量結合により、差分信号を生成している。すなわち、電荷再配分により差動信号を生成しており、相補的に動作するトランジスタで構成する差動段で入力信号と基準電圧とを別々に受ける構成と異なっている。従って、基準電圧および入力信号伝搬経路における寄生容量などの影響により、高精度で入力信号と基準電圧とを比較することができなくなるという問題が生じる。

また、増幅動作中においては、リニアアンプのＭＯＳトランジスタのゲートに入力信号と基準電圧の差分信号が与えられており、これらのＭＯＳトランジスタがとともに導通し、ハイ側電源ノードからロー側電源ノードに飽和電流に相当する貫通電流が流れ、消費電流が増大するという問題が生じる。

また、この特許文献１のリニアアンプのトランジスタには、同じ入力電圧と基準電圧の差分信号が与えられており、単相（シングルエンド）の信号でリニアアンプが駆動されるのと等価である。基準電圧源および入力信号を受ける入力端子は、それぞれ異なるスイッチング素子を介して電荷再配分用の容量素子に結合される。一般に、電荷と容量との関係に基づいて出力電圧を生成するＡＤＣ（アナログ／デジタル変換器）においては、基準電圧源とＡＤＣ入力ノードとは電気的に分離するのが望ましい。ＡＤＣ入力ノードの電圧変化と基準電圧源の電圧変化が相互に影響を及ぼし、正確な比較動作を保障することができなくなるからである。したがって、特許文献１の構成の場合、スイッチング素子を介して基準電圧源およびＡＤＣ入力ノードが結合されており、差動信号をゲートに受けて増幅する差動ゲート入力の構成に比べて分離の度合いが低く、比較精度が低いという問題がある。

また、特許文献２に示される構成においては、入力部の全差動チョッパ型比較手段においては、差動入力電圧および差動入力基準電圧が与えられており、入力部が差動構成となっている。したがって、この差動対により入力ノイズの影響を低減することは可能である。しかしながら、出力段の全差動型増幅手段においては、差動段において常時、電流が供給され、また、全差動チョッパ型比較手段の出力が、ダイオード接続されるトランジスタのゲートへ与えられており、この経路においても常時、電流が流れる。したがって、定常的に電流が消費され、消費電流を低減するのが困難であるという問題が生じる。

また、特許文献３の構成の場合、以下に説明するように、多段接続した場合に問題が生じる。すなわち、比較回路用増幅回路においては、利得向上および電圧比較精度の向上のために、増幅回路を多段接続する構成が用いられることが多い。入力電圧を差動増幅する場合、コモンモードの電圧が容量素子に対して充電される。入力電圧差が小さいほどコモンモード電圧が増大する。ここで、“コモンモード電圧”は、差動入力電圧に共通の電圧であり、基準電位からの電圧を示す。通常、差動入力電圧をＶＡおよびＶＢとすると、コモンモードの電圧は、（ＶＡ＋ＶＢ）／２で表わされる。

多段接続の場合、このコモンモードの電圧が増加した状態で次段増幅回路へ出力電圧が伝達される。したがって、段数が増大すると、ある段以降の増幅回路については、その入力レンジを超えて入力電圧が伝達され、増幅回路として機能しなくなる可能性がある。

それゆえ、この発明の目的は、低消費電流で増幅動作を行なうとともに安定に多段接続することのできる増幅機能を有する半導体集積回路を提供することである。

この発明に係る半導体集積回路は、第１および第２の入力電圧を受け、差動的に増幅して出力する増幅回路を少なくとも１段備える。この増幅回路は、第１および第２の入力電圧をそれぞれ制御電極に受ける１対の差動トランジスタと、この１対の差動トランジスタと第１の電源との間に結合される定電流段とを含む。この定電流段は、第１の制御信号に応答して導通して１対の差動トランジスタと第１の電源との間に一定の電流を流す。

この増幅回路は、さらに、１対の差動トランジスタそれぞれに電気的に接続される１対の容量素子と、この１対の容量素子の第1電極と第１の電源との間に結合される１対のプリチャージトランジスタと、第２の電源と容量素子の第２電極との間に結合されて容量素子の第２電極を第２の電源ノードの電圧レベルに充電する１対の電位変換用トランジスタとを含む。１対の容量素子は、それぞれが１対の差動トランジスタの対応トランジスタを流れる電流量に応じて充電または放電される。また、１対のプリチャージトランジスタは第２の制御信号に応答して１対の容量素子の第１電極を、第１の電源に電気的に結合する。１対の電位変換用トランジスタは、第３の制御信号に従ってこの第２の電極を、第２の電源ノードに電気的に結合する。定電流段が非活性状態とされ、かつ１対のプリチャージトランジスタがオフ状態とされたときに電位変換用トランジスタがオン状態とされる。

増幅動作は、定電流段が結合される第１の電源の電圧を用いて行なわれ、第２の電源の電圧は利用されない。したがって、第１および第２の電源の電圧の一方の電圧を用いて増幅動作を行なうだけであり、この第１および第２の電源間にノイズが生じてもそのノイズの影響を抑制することができる。

また、第１および第２の容量素子のプリチャージ電圧を第１および第２の電源電圧を利用して定電流段により放電しているだけであり、消費電流は十分に抑制される。

また、電位変換用トランジスタにより、この容量素子の第１電極の電圧レベルをレベルシフトしており、コモンモード電圧が重畳されても、その電圧レベルを低減することができ、次段増幅回路の入力レンジを超えた電圧が伝達されるのを防止することができ、多段接続を安定に行なうことができる。

この発明の実施の形態１に従う電荷放電型増幅回路の構成を示す図である。 この発明の実施の形態２に従う電荷放電型増幅回路の構成を示す図である。 この発明の実施の形態３に従う増幅回路の構成を示す図である。 この発明の実施の形態３の変更例の増幅回路の構成を示す図である。 この発明の実施の形態４に従う半導体集積回路の構成を概略的に示す図である。 図５に示す半導体集積回路（コンパレータ）の動作を示すタイミング図である。 図５に示すラッチの構成の一例を示す図である。 この発明の実施の形態５に従う半導体集積回路（コンパレータ）の構成を概略的に示す図である。 図８に示すコンパレータの動作を示すタイミング図である。 この発明の実施の形態６に従う半導体集積回路（逐次比較ＡＤＣ）の構成を概略的に示す図である。 図１０に示すＡＤＣの変換動作を示すフロー図である。 図１０に示すＡＤＣの変換動作を示すタイミング図である。 この発明の実施の形態６の変更例の変換時の容量の接続態様を概略的に示す図である。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体集積回路に含まれる増幅回路の構成を示す図である。この図１に示す増幅回路は、電荷放電型増幅回路の構成を有し、容量素子の充放電により、差動入力信号の増幅結果を生成する。

図１において、増幅回路は、入力信号ＶＩＰおよびＶＩＮをそれぞれのゲート（制御電極）に受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＭＰ１およびＭＰ２と、制御信号（第１の制御信号）ＺＶＰ０に従ってこれらのＭＯＳトランジスタＭＰ１およびＭＰ２の共通ソースノード３に一定の電流Ｉｂ１を供給する定電流段４と、電流／電圧変換用容量素子ＣＬ１およびＣＬ２と、プリチャージ制御信号（第２の制御信号）ＶＰ１に従って容量素子ＣＬ１およびＣＬ２を放電（正電荷を放電する：負電荷を充電する）するＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２と、プリチャージ制御信号（第３の制御信号）ＺＶＰ２に従って容量素子ＣＬ１およびＣＬ２を充電するＰチャネルＭＯＳトランジスタＭＰ３およびＭＰ４を含む。

定電流段４は、ハイ側電源ノード（以下、単に電源ノードと称す）ＶＤＤと共通ソースノード３の間に直列に接続されるＰチャネルＭＯＳトランジスタＭＰＣ１およびＭＰＣ２と、ＭＯＳトランジスタＭＰＣ１とカレントミラー段を構成するＰチャネルＭＯＳトランジスタＭＰＣ３を含む。ＭＯＳトランジスタＭＰＣ２のゲートに比較制御信号ＺＶＰ０が与えられる。ＭＯＳトランジスタＭＰＣ３は、ゲートおよびドレインが相補接続されカレントミラー段のマスタとして動作し、動作時、ＭＯＳトランジスタＭＰＣ１には、ＭＯＳトランジスタＭＰＣ３を流れる定電流Ｉｂのミラー電流Ｉｂ１が流れる。ＭＯＳトランジスタＭＰＣ１およびＭＰＣ３のサイズ（チャネル幅Ｗとチャネル長Ｌの比、Ｗ／Ｌ）が等しい場合には、ＭＯＳトランジスタＭＰＣ１およびＭＰＣ３には、同じ大きさの電流Ｉｂが流れる。

ＭＯＳトランジスタＭＰＣ３のドレインノードは、図示しない定電流駆動部に結合される。この定電流駆動部は、定電流Ｉｂを吸収する回路であれば、その構成は、任意である。低消費電流を低減するために、定電流駆動部が、比較動作時においてのみ定電流Ｉｂを流す構成が用いられてもよい。

容量素子ＣＬ１およびＣＬ２は、それぞれの第１電極が、出力ノード２ａおよび２ｂを介してＭＯＳトランジスタＭＰ３およびＭＰ４に結合される。ＭＯＳトランジスタＭＰ１およびＭＰ２は、それぞれのドレインノードが、内部ノード１ａおよび１ｂに結合され、内部ノード１ａおよび１ｂに入力信号ＶＩＰおよびＶＩＮに応じて電流（正電荷）を供給する。

ＭＯＳトランジスタＭＮ１およびＭＮ２は、内部ノード１ａおよび１ｂとロー側電源ノード（以下、接地ノードと称す）ＶＳＳの間にそれぞれ接続され、プリチャージ制御信号ＶＰ１に従って内部ノード１ａおよび１ｂを接地ノードへ電気的に結合し、この内部ノード１ａおよび１ｂを、ロー側電源電圧（以下、接地電圧と称す）ＶＳＳにプリチャージする。この内部ノード１ａおよび１ｂに、出力電圧ＶＯＰＢおよびＶＯＮが生成される。ここで、電源／接地ノードとその電圧とを同一参照符号で示す。

ＭＯＳトランジスタＭＰ３およびＭＰ４は、プリチャージ制御信号ＺＶＰ２に従って、出力ノード２ａおよび２Ｂを電源電圧レベルにプリチャージし、かつＭＯＳトランジスタＭＮ１およびＭＮ２と協働して出力ノード２ａおよび２ｂの電圧レベルをレベルシフト（シフトダウン）し、出力電圧ＶＯＰおよびＶＯＮを生成する。

以下、この図１に示す増幅回路の動作について説明する。

増幅動作の一周期Ｔは、４つの期間Ｉ−ＩＶに分割される。時刻ｔ０から時刻ｔ１の間の期間Ｉにおいて、制御信号ＺＶＰ０およびＶＰ１はともにＨレベルであり、一方、制御信号ＺＶＰ２はＬレベルである。この状態においては、ＭＯＳトランジスタＭＰＣ２がオフ状態、ＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＮ１およびＭＮ２がオン状態である。したがって、容量素子ＣＬ１およびＣＬ２の内部ノード１ａおよび１ｂに接続する電極（第２電極）が接地電圧ＶＳＳにプリチャージされ、また出力ノード２ａおよび２ｂに接続する第１電極が電源電圧ＶＤＤレベルにプリチャージされる。このプリチャージ期間Ｉにおいて、電源ノードから電流Ｉｐが消費される。

時刻ｔ１から時刻ｔ２の間の期間ＩＩの増幅期間においては、制御信号ＺＶＰ０、ＶＰ１およびＺＶＰ２はすべてＬレベルに設定される。この状態において、ＰチャネルＭＯＳトランジスタＭＰＣ２、ＭＰ３およびＭＰ４がオン状態となり、ＭＯＳトランジスタＭＮ１およびＭＮ２がオフ状態となる。したがって、定電流段４より定電流Ｉｂ１が入力信号ＶＩＰおよびＶＩＮに応じてＭＯＳトランジスタＭＰ１およびＭＰ２を介して振り分けられて、内部ノード１ａおよび１ｂに供給され、内部ノード１ａおよび１ｂの電圧レベルＶＯＰＢおよびＶＯＮＢの電圧レベルが上昇する。入力信号ＶＩＮの電圧レベルが、入力信号ＶＩＰの電圧レベルよりも低いと、応じて内部電圧ＶＯＮＢの電圧レベルが、内部ノード１ａ上の電圧ＶＯＰＢよりも高い状態に設定される。

この期間ＩＩにおいては、ＭＯＳトランジスタＭＰ１およびＭＰ２により、入力信号ＶＩＰおよびＶＩＮの電圧レベルの差に応じて電流が内部ノード１ａおよび１ｂに供給され、容量素子ＣＬ１およびＣＬ２の蓄積電荷により、ＭＯＳトランジスタＭＰ１およびＭＰ２からの電流信号が電圧信号に変換される。この場合、内部ノード１ａおよび１ｂに正電荷が充電される（負電荷が放電される）。出力ノード２ａおよび２ｂの電圧ＶＯＰおよびＶＯＮは、ＭＯＳトランジスタＭＰ３およびＭＰ４により電源電圧ＶＤＤレベルに維持される。

内部電圧ＶＯＮＢおよびＶＯＰＢの電圧差が十分に拡大されると、時刻ｔ２においてＰ０、ＶＰ１およびＶＰ２はすべてＨレベルが設定される。すなわち、時刻ｔ２から時刻ｔ３の間のレベルシフト期間ＩＩＩにおいては、ＰチャネルＭＯＳトランジスタＭＰＣ２、ＭＰ３およびＭＰ４がオフ状態、一方、ＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２がオン状態となり、内部ノード１ａおよび１ｂが接地ノードに結合される。したがって、この容量素子ＣＬ１およびＣＬ２の第２電極の電圧レベルは接地電圧ＶＳＳレベルに低下する。このとき、容量素子ＣＬ１およびＣＬ２のチャージポンプ動作（容量結合）により、出力ノード２ａおよび２ｂの電圧ＶＯＰおよびＶＯＮにおいて、それぞれ、内部ノード１ａおよび１ｂの電圧変化に等しい電圧変化が生じる。このとき、時刻ｔ２において生成された内部電圧ＶＯＮＢおよびＶＯＰＢの電圧差Δが、出力電圧ＶＯＰおよびＶＯＮの電圧差Δとして保存される。

容量Ｃと蓄積電荷Ｑの関係Ｑ＝Ｃ・Ｖから、内部電圧ＶＩＰＢおよびＶＩＮＢは次式で表わされる：
ＶＯＰＢ＝（ＣＬ１に充電された正電荷量）／Ｃ１、
ＶＯＮＢ＝（ＣＬ２に充電された正電荷量）／Ｃ２。

ここで、Ｃ１およびＣ２は、容量素子ＣＬ１およびＣＬ２の容量値を示し、充電電荷は正電荷であり、内部ノード１ａおよび１ｂに供給される電流量が多ければ、この正電荷の充電量が多くなり、電圧レベルが高くなる。

したがって、時刻ｔ２からのレベルシフト期間ＩＩＩにおいては、出力電圧ＶＯＰは、容量素子ＣＬ１およびＣＬ２の容量結合により、次式で表わされる電圧レベルとなる：
ＶＯＰ＝ＶＤＤ−ＶＯＰＢ（ｔ２）、
ＶＯＮ＝ＶＤＤ−ＶＯＮＢ（ｔ２）。

ここで、ＶＯＰＢ（ｔ２）およびＶＯＮＢ（ｔ２）は、レベルシフト期間ＩＩＩが始まる時刻ｔ２における内部電圧ＶＯＰＢおよびＶＯＮＢの電圧レベルを示す。

その後、時刻ｔ３と時刻ｔ４の間のラッチ出力期間ＩＶにおいて、図示しないラッチ回路がイネーブルされ、出力電圧ＶＯＰおよびＶＯＮがラッチされ、入力信号ＶＩＰおよびＶＩＮの比較結果が得られる。時刻ｔ０から時刻ｔ３までのプリチャージ、比較、レベルシフト、およびラッチ期間により１つの増幅動作の結果を示す信号が得られる。

時刻ｔ４以降再び時刻ｔ０からの期間Ｉの動作が繰返し実行される。したがって、この図１に示す増幅回路の電流消費期間は、期間Ｉの容量素子ＣＬ１およびＣＬ２の充電期間のみであり、消費電流を低減しつつ電圧比較を実行することができる。

比較／増幅期間ＩＩにおいて生成された内部電圧ＶＯＰＢおよびＶＯＮＢの電圧レベルについては、入力信号ＶＩＰおよびＶＩＮの電圧値の差が小さいほど、コモンモードの電圧が生じ、内部電圧ＶＯＰＢおよびＶＯＮＢが、電源電圧ＶＤＤレベルに近くなる（電圧差Δが小さくなり、電流差の小さな電流が、ＭＯＳトランジスタＭＰ１およびＭＰ２を介して内部ノード１ａおよび１ｂに伝達されるため）。

したがって、レベルシフト期間ＩＩＩを設けない場合、内部ノード１ａおよび１ｂの電圧ＶＯＰＢおよびＶＯＮＢをそのまま、増幅回路の出力電圧として次段回路へ伝達した場合、以下の問題が生じる。すなわち、増幅回路の段数が多く設けられる場合、増幅段が進むにつれ、増幅回路の出力ノードの電圧が上昇し、ある段の増幅回路から正常に電圧増幅が行なわれなくなる可能性がある。しかしながら、ＰチャネルＭＯＳトランジスタＭＰ３およびＭＰ４を用いて出力電圧を、内部ノードの電圧レベルから接地電圧方向にレベルシフトすることにより、出力電圧ＶＯＰおよびＶＯＮが電圧差を維持してレベルシフトダウンされる。これにより、コモンモード電圧が上昇しても、コモンモード電圧の影響を抑制でき、増幅回路を多段接続することが可能となる。

この増幅回路の入力信号ＶＩＰおよびＶＩＮの電圧範囲は、０Ｖ（ボルト）から（ＶＤＤ−Ｏｄｖ＋Ｖｔｈｐ）Ｖである。なお、Ｏｄｖは、オーバドライブ電圧であり、ＭＯＳトランジスタＭＰ１およびＭＰ２を正常に動作させるために必要とされるドレイン−ソース間電圧の最小値である。また、Ｖｔｈｐは、ＭＯＳトランジスタＭＰ１およびＭＰ２のしきい値電圧を示し、負の値である。

この図１に示す増幅回路を用いてコンパレータは消費電流を低減しつつ電圧比較を行なうことができる。また、増幅動作は、電源電圧ＶＤＤの電圧レベルを中心に行ない、一方側の電源電圧ＶＤＤのみが利用されるため、電源電圧ＶＤＤおよび接地電圧ＶＳＳ間に電源ノイズが生じても、その電源ノイズの影響を受ける度合いが小さく、電源ノイズ耐性を高くすることができる。

また、定電流段４においては、ＭＯＳトランジスタＭＰＣ１−ＭＰＣ３が用いられている。しかしながら、この定電流段４は、カレントミラー段の構成ではなく、単に所定のタイミングで定電流Ｉｂ１をＭＯＳトランジスタＭＰ１およびＭＰ２の共通ソースノード３へ供給する構成であれば任意の構成を利用することができる。また、電流を制御するＭＯＳトランジスタＭＰＣ２としては、相補スイッチなどの他の素子を用いてもよい。また、ＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＰ３およびＭＰ４についても、相補スイッチ（ＣＭＯＳトランスミッションゲート等）の素子が用いられてもよい。

なお、制御信号ＺＶＰ０、ＶＰ１およびＺＶＰ２については、増幅動作指示ＥＮに従って活性化され、２相のクロック信号に従って制御信号を生成するとともに、入力信号転送制御を行う回路が利用されればよい。

以上のように、この発明の実施の形態１に従えば、第１および第２の入力信号を差動トランジスタで受け、容量素子のプリチャージノードへこの差動入力信号の電圧差に応じて電流を第１電源から供給し、容量素子を用いて電流／電圧変化を行ない内部電圧を生成する。この後、この容量素子のチャージポンプ動作（容量結合）を用いて増幅電圧レベルのレベルシフト動作を行なっている。したがって、電流は、プリチャージ期間における容量素子のプリチャージ時のみにおいてのみ利用されており、消費電流を低減することができる。

また、増幅動作時においては、一方の電源（ハイ側電源電圧ＶＤＤ）のみが使用されており、電源ノイズ耐性を改善することができる。また、このレベルシフト動作時においては、ハイ側電源ノードへ正電荷が容量素子から放電されるだけであり、その放電電荷量は、比較増幅動作時の供給電流量と同じであり、消費電流を十分に抑制することができる。また、容量素子を介してのレベルシフト動作により、出力電圧レベルをレベルシフトダウンさせることができ、コモンモード電圧が大きくなる場合でも、このコモンモード電圧を低下させることができ、次段増幅回路の入力レンジ内の電圧信号を、次段増幅回路へ伝達することができ、安定に増幅回路を多段接続することができる。

［実施の形態２］
図２は、この発明の実施の形態２に従う電荷放電型増幅回路の構成を示す図である。この図２に示す増幅回路は、図１に示す実施の形態１に従う増幅回路のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを、それぞれ、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタで置換えた構成と等価である。

すなわち、図２において、増幅回路は、入力信号ＶＩＰおよびＶＩＮをそれぞれのゲートに受けるＮチャネルＭＯＳトランジスタＭＮ３およびＭＮ４と、ＭＯＳトランジスタＭＮ３およびＭＮ４の共通ソースノード１４と接地ノードの間に、プリチャージ制御信号ＶＰ０に従って一定の電流Ｉｂ１を流す定電流段１０と、ＭＯＳトランジスタＭＮ３およびＭＮ４の放電電流を電圧に変換する容量素子ＣＬ３およびＣＬ４と、プリチャージ制御信号ＺＶＰ１に従って容量素子ＣＬ３およびＣＬ４の第２電極ノード（内部ノード１ａ、１ｂ）を電源電圧ＶＤＤレベルにプリチャージするＰチャネルＭＯＳトランジスタＭＰ５およびＭＰ６と、プリチャージ制御信号ＶＰ２に従って容量素子ＣＬ３およびＣＬ４の第１電極ノード（出力ノード２ａおよび２ｂ）を接地電圧ＶＳＳレベルにレベルシフトするＮチャネルＭＯＳトランジスタＭＮ５およびＭＮ６を含む。

定電流段１０は、共通ソースノード１４と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＭＮＣ２およびＭＮＣ１と、定電流Ｉｂを流すＮチャネルＭＯＳトランジスタＭＮＣ３を含む。このＭＯＳトランジスタＭＮＣ２のゲートに比較増幅制御信号ＶＰ０が与えられる。ＭＯＳトランジスタＭＮＣ３は、ゲートおよびドレインが相互接続され、ＭＯＳトランジスタＭＮＣ１とカレントミラー段を構成し、動作時、ＭＯＳトランジスタＭＮＣ１には、このＭＯＳトランジスタＭＮＣ３を流れる定電流Ｉｂのミラー電流Ｉｂ１が流れる。定電流Ｉｂは、図示しない定電流供給部から与えられる。

以下、図２に示す増幅回路の動作について説明する。

時刻ｔ１０において１つの比較増幅動作サイクルが始まると、プリチャージ制御信号ＺＶＰ１および比較増幅制御信号ＶＰ０がともにＬレベルに設定される。この状態においては、ＭＯＳトランジスタＭＰ５およびＭＰ６がオン状態、ＭＯＳトランジスタＭＮＣ２はオフ状態である。また、プリチャージ制御信号ＶＰ２がＨレベルであり、ＭＯＳトランジスタＭＮ５およびＭＮ６がオン状態となる。したがって、内部ノード１ａおよび１ｂは、ＭＯＳトランジスタＭＰ５およびＭＰ６により電源電圧ＶＤＤレベルに充電され、一方、出力ノード２ａおよび２ｂは、ＭＯＳトランジスタＭＮ５およびＭＮ６により接地電圧ＶＳＳレベルにプリチャージされる。

時刻ｔ１０から時刻ｔ１１のプリチャージ期間Ｉにおいて、出力ノード２ａおよび２ｂから接地ノードへ電流Ｉｓが流れ、この間、電流が消費される。ＭＯＳトランジスタＭＰ５およびＭＰ６は、先の増幅サイクルのレベルシフト期間ＩＩＩにおいてオン状態に設定されており、既に内部ノード１ａおよび１ｂは電源電圧ＶＤＤレベルにプリチャージされている。従って、このプリチャージ期間ＩＩにおいては、電流／電圧変換用の容量素子ＣＬ３およびＣＬ４の第２電極（内部ノード１ａおよび１ｂ）が、すでに電源電圧ＶＤＤレベルに充電されており、容量素子ＣＬ３およびＣＬ４の第１電極（出力ノード２ａおよび２ｂ）が接地電圧ＶＳＳレベルに放電されるだけである。

このプリチャージ動作が完了すると、時刻ｔ１１において、プリチャージ制御信号ＺＶＰ１および比較増幅制御信号ＶＰ０がともにＨレベルとなる。プリチャージ制御信号ＶＰ２はＨレベルに維持される。

この時刻ｔ１１から時刻ｔ１２の間の比較／増幅期間ＩＩにおいては、制御信号ＶＰ０、ＺＶＰ１、ＶＰ２に従って、ＭＯＳトランジスタＭＰ５およびＭＰ６がオフ状態となり、ＭＯＳトランジスタＭＮＣ２がオン状態、またＭＯＳトランジスタＭＮ５およびＭＮ６がオン状態である。したがって、内部ノード１ａおよび１ｂへは、入力信号ＶＩＰおよびＶＩＮの電圧レベルに従ってＭＯＳトランジスタＭＮ３およびＭＮ４から正電荷が放電され（負電荷が充電され）、内部電圧ＶＯＰＢおよびＶＯＮＢの電圧レベルが放電電流量（正電荷量）に応じて低下する。出力ノード２ａおよび２ｂの出力電圧ＶＯＰおよびＶＯＮは、ＭＯＳトランジスタＭＮ５およびＭＮ６により、接地電圧ＶＳＳレベルに維持される。内部ノード１ａおよび１ｂの電圧ＶＯＰＢおよびＶＯＮＢの低下の度合いは、先の実施の形態１と同様、定電流段１０を流れる定電流Ｉｂ１と容量素子ＣＬ３およびＣＬ４の容量値とにより決定される。

入力信号ＶＩＰおよびＶＩＮに従って、内部ノード１ａおよび１ｂの電圧ＶＯＰＢおよびＶＯＮＢの電圧レベルが確定すると、時刻ｔ１２において比較増幅制御信号ＶＰ０およびプリチャージ制御信号ＺＶＰ１がともにＬレベルに設定され、またプリチャージ制御信号ＶＰ２がＬレベルに設定される。この時刻ｔ１２から時刻ｔ１３におけるレベルシフト期間ＩＩＩにおいては、ＭＯＳトランジスタＭＮ５およびＭＮ６がオン状態、ＭＯＳトランジスタＭＮＣ２、ＭＮ５およびＭＮ６がすべてオフ状態である。したがって、内部ノード１ａおよび１ｂが、ＭＯＳトランジスタＭＰ５およびＭＰ６により電源電圧ＶＤＤレベルに充電される。内部ノード１ａおよび１ｂの電圧上昇が、容量素子ＣＬ３およびＣＬ４を介して出力ノード２ａおよび２ｂに伝達され、出力ノード２ａおよび２ｂの電圧ＶＯＰおよびＶＯＮの電圧レベルが上昇する。

内部電圧電圧ＶＯＰＢおよびＶＯＮＢは、容量素子ＣＬ３およびＣＬ４の容量値をＣ３およびＣ４でそれぞれ示すと、次式で表わされる：
ＶＯＰＢ＝ＶＤＤ−（ＣＬ３から放電された正電荷量）／Ｃ３、
ＶＯＮＢ＝ＶＤＤ−（ＣＬ４から放電された正電荷量）／Ｃ４．
ここで、入力信号ＶＩＰおよびＶＩＮの電圧範囲は、（Ｏｄｖｎ＋Ｖｔｈｎ）ＶからＶＤＤである。ここで、Ｏｄｖｎは、ＭＯＳトランジスタＭＮ３およびＭＮ４のオーバードライブ電圧を示し、Ｖｔｈｎは、ＭＯＳトランジスタＭＮ３およびＭＮ４のしきい値電圧を示し、正の値である。

したがって、このレベルシフト開始の時刻ｔ１２における内部電圧ＶＯＰＢおよびＶＯＮＢを、それぞれＶＯＰＢ（ｔ１２）およびＶＯＮＢ（ｔ１２）で表わすと、出力電圧ＶＯＰおよびＶＯＮは、次式で表わされる：
ＶＯＰ＝ＶＤＤ−ＶＯＰＢ（ｔ１２）、
ＶＯＮ＝ＶＤＤ−ＶＯＮＢ（ｔ１２）．
したがって、この場合においても、時刻ｔ１２における内部電圧ＶＯＰＢおよびＶＯＮＢの電圧差Δは、出力電圧ＶＯＮおよびＶＯＰにおいて容量素子ＣＬ３およびＣＬ４のチャージポンプ動作により保存されている。この図２に示す増幅回路の構成において、内部電圧ＶＯＰＢおよびＶＯＮＢのコモンモード電圧は、電源電圧ＶＤＤから見た共通部分の電圧であり、また出力電圧ＶＯＢおよびＶＯＮにおいても、コモンモード電圧は、ハイ側電源電圧ＶＤＤを基準として測定する電圧である。

図２に示す増幅回路において、プリチャージ期間Ｉにハイ側電源ノードＶＤＤ（電圧とその電源ノードを同一参照符号で示す）から容量素子ＣＬ３およびＣＬ４に供給される電荷量は、比較増幅期間ＩＩにおいて接地ノードＶＳＳへ定電流源１０を介して電流Ｉｂ（＝Ｉｂ１）が流れることにより放電される電荷量とほぼ同じである（この関係は、実施の形態１の場合においても同様である）。

比較増幅期間ＩＩにおいては、ハイ側電源ノードから分離した状態で、接地ノードＶＳＳに対し放電を行なって比較および増幅を行なっている。したがって電源電圧ＶＤＤの電圧変化の影響を受けにくく、電源ノイズに対する耐性を大きくすることができる。

また、レベルシフト期間ＩＩＩにおいては、ＭＯＳトランジスタＭＰ５およびＭＰ６を用いて内部電圧ＶＯＰＢおよびＶＯＮＢをハイ側電源電圧ＶＤＤレベルに上昇させ、出力ノード２ａおよび２ｂからの出力電圧ＶＯＰおよびＶＯＮを、容量素子ＣＬ３およびＣＬ４のチャージポンプ動作より上昇させている。このとき、接地ノードＶＳＳと出力ノード２ａ、２ｂとは分離されている。したがって、この場合においても、ハイ側電源電圧ＶＤＤと接地ノードＶＳＳとは分離されており、レベルシフト動作における電源ノイズの影響を抑制することができる。また、出力電圧ＶＯＰおよびＶＯＮがレベルシフトしてその電圧レベルを上昇させており、コモンモード電圧を低減することができ、次段増幅回路の入力レンジ内に出力電圧ＶＯＰおよびＶＯＮの電圧レベルを設定することができる。

なお、この図２に示す増幅器回路において、定電流段１０として、一定の電流Ｉｂ１を比較増幅動作時、ＭＯＳトランジスタＭＮ３およびＭＮ４に流すことのできる構成であれば任意の構成を利用することができる。また、ＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＮＣ２は、相補スイッチなどを用いて構成してもよい。

この図２に示す増幅回路は、接地電圧ＶＳＳを、比較増幅動作時に主として用いて内部電圧を生成している。したがって、比較増幅動作時におけるハイ側電源電圧ＶＤＤの電圧変化の影響を受けにくく、ハイ側電源ノイズの耐性が強い。これにより、図１に示す実施の形態１に従う増幅回路と図２に示す増幅回路の使い分けは、一例として以下のように行なう。すなわち、ハイ側電源電圧ＶＤＤの変動が少ない場合には、ロー側電源電圧（接地電圧）ＶＳＳにノイズが発生する可能性が高く、実施の形態１に従う増幅回路を利用し、ロー側電源電圧（接地電圧）ＶＳＳの変動が小さい場合には、ハイ側電源電圧ＶＤＤにノイズが発生する可能性が高く、この図２に示す実施の形態２に従う増幅回路を利用する。この使い分けにより、電源ノイズの影響を低減することができる。

レベルシフト時、ハイ側電源電圧ＶＤＤのノイズが発生しても、出力電圧ＶＯＰおよびＶＯＮに、コモンモードノイズが重畳するだけであり、次段増幅回路での差動入力によりこのコモンモードノイズを相殺することができる。

また、このコモンモードノイズが生成されても、コモンモード電圧のレベルシフト動作により、十分に、次段増幅回路の入力レンジ内に出力電圧ＶＯＰおよびＶＯＮの電圧レベルを維持することができる。

時刻ｔ１３から時刻ｔ１４の期間ＩＶにおいては、次段のラッチ回路を動作させ出力電圧をラッチする。

以上のようにこの発明の実施の形態２に従えば、入力信号に従って内部電圧を容量素子の電流／電圧変換により生成した後、出力電圧を、容量素子のチャージポンプ動作（容量結合）によりレベルシフトアップをしている。したがって、コモンモード電圧が生じても、そのコモンモード電圧を低減でき、十分余裕を持って、次段増幅回路の入力レンジ内の出力電圧を生成することができる。また、実施の形態１と同様、電源ノイズ（ハイ側およびロー側電源ノード間のノイズ）耐性に優れた低消費電流の増幅回路を実現することができる。

［実施の形態３］
図３は、この発明の実施の形態３に従う増幅回路の構成を示す図である。この図３に示す増幅回路は、増幅器本体２０と、増幅器本体２０の比較増幅動作時の充電電流を制御するバイアス回路２５を含む。増幅器本体２０の構成は、ＰチャネルＭＯＳトランジスタＭＰＣ１を除いて図１に示す増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ＰチャネルＭＯＳトランジスタＭＰＣ１およびバイアス回路２５により、定電流段が構成される。このＰチャネルＭＯＳトランジスタＭＰＣ１は、ＭＯＳトランジスタＭＰ１およびＭＰ２の共通ソースノード３とハイ側電源ノードＶＤＤとの間に接続される。

バイアス回路２５は、ＭＯＳトランジスタＭＰＣ１とカレントミラー段を構成するＰチャネルＭＯＳトランジスタＭＰＣ３と、ＭＯＳトランジスタＭＰＣ１およびＭＰＣ３のゲート電位を調整するＰチャネルＭＯＳトランジスタＭＰＣ４と、定電流段２５と図示しない定電流駆動部とを選択的に結合するＮチャネルＭＯＳトランジスタＭＮＣ４を含む。

ＰチャネルＭＯＳトランジスタＭＰＣ４は、比較増幅制御信号ＶＰ０がＬレベルのとき導通し、ＭＯＳトランジスタＭＰＣ１およびＭＰＣ３のゲート電位を電源電圧ＶＤＤレベルに設定して、これらのＭＯＳトランジスタＭＰＣ３およびＭＰＣ４をオフ状態に設定する。ＭＯＳトランジスタＭＮＣ４は、この比較増幅制御信号ＶＰ０がＨレベルのとき導通し、ＭＯＳトランジスタＭＰＣ３と図示しない定電流駆動部との間に定電流Ｉｂを流す。比較増幅制御信号ＶＰ０は、図１に示す比較増幅制御信号ＺＶＰ０の反転信号である。

図３に示すバイアス回路２５の構成において、プリチャージ期間（Ｉ）においては、比較増幅制御信号ＶＰ０がＬレベルであり、ＭＯＳトランジスタＭＰＣ４がオン状態、ＭＯＳトランジスタＭＮＣ４がオフ状態である。したがって、ＭＯＳトランジスタＭＰＣ１およびＭＰＣ３のゲートがハイ側電源ノードＶＤＤに結合され、これらのＭＯＳトランジスタＭＰＣ１およびＭＰＣ３はともにオフ状態に維持され、ＭＯＳトランジスタＭＰ１およびＭＰ２への定電流供給は停止される。

比較増幅期間（ＩＩ）において、比較増幅制御信号ＶＰ０がＨレベルにされる。応じて、ＭＯＳトランジスタＭＰＣ４がオフ状態、ＭＯＳトランジスタＭＮＣ４がオン状態となる。これにより、定電流ＩｂがＭＯＳトランジスタＭＰＣ３およびＭＮＣ４を介してハイ側電源ノードから図示しない定電流駆動部へと流れ、定電流Ｉｂのミラー電流がＭＯＳトランジスタＭＰＣ１を介して流れる。このＭＯＳトランジスタＭＰＣ１からの定電流は、ＭＯＳトランジスタＭＰ１およびＭＰ２により、入力信号ＶＩＰおよびＶＩＮに応じて分流され、内部ノード１ａおよび１ｂの電圧ＶＯＰＢおよびＶＯＮＢの電圧レベルが、充電電流に応じた電流レベルに設定される。この増幅器本体２０の増幅動作は、実施の形態１の増幅回路の動作と同じであり、その詳細説明は繰返さない。

この図３に示す増幅回路の構成の場合、比較増幅動作期間中においてのみ、ＭＯＳトランジスタＭＰＣ１を介して比較増幅電流がハイ側電源ノードＶＤＤから供給される。また、ＭＯＳトランジスタＭＰ１およびＭＰ２の共通ソースノード３とハイ側電源ノードＶＤＤの間には、１つのＭＯＳトランジスタＭＰＣ１が接続されるだけであり、ハイ側電源ノードＶＤＤと共通ソースノード３の間に直列に接続されるＭＯＳトランジスタの数を低減することができる。これにより、図１に示す実施の形態１に従う増幅回路のＭＯＳトランジスタＭＰＣ２における電圧降下を削減することができる。応じて、電源電圧ＶＤＤが低電源電圧条件に設定される場合においても、確実にＭＯＳトランジスタＭＰＣ１をオン状態に維持して定電流を共通ソースノード３に供給することができ、低電源電圧下においても、安定に増幅動作を行なうことができる。

なお、この図３に示す増幅回路において、入力信号ＶＩＰおよびＶＩＮの電圧範囲は、０Ｖから（ＶＤＤ−Ｏｄｖ＋Ｖｔｈｐ）Ｖである。

［変更例］
図４は、この発明の実施の形態３の変更例の増幅回路の構成を示す図である。図４において、増幅回路は、増幅器本体３０と、増幅器本体３０の比較増幅動作時の電流を制御するバイアス回路３５とを含む。増幅器本体３０のＭＯＳトランジスタＭＮＣ１を除いた構成は、図２に示す増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ＭＯＳトランジスタＭＮＣ１は、ＭＯＳトランジスタＭＮ３およびＭＮ４の共通ソースノード１４と接地ノードＶＳＳとの間に接続される。

バイアス回路３５は、ＭＯＳトランジスタＭＮＣ１とカレントミラー段を構成するＮチャネルＭＯＳトランジスタＭＮＣ５と、ＭＯＳトランジスタＭＮＣ５と図示しない定電流供給部との間に直列に接続されるＰチャネルＭＯＳトランジスタＭＰＣ４と、比較増幅制御信号ＺＶＰ０に従ってＭＯＳトランジスタＭＮＣ１およびＭＮＣ５のゲートを接地ノードに結合するＮチャネルＭＯＳトランジスタＭＮＣ６を含む。

ＭＯＳトランジスタＭＰＣ４は、比較増幅制御信号ＺＶＰ０に従って選択的にオン状態となり、定電流供給部からの定電流ＩｂをＭＯＳトランジスタＭＮＣ５へ供給する。

ＭＯＳトランジスタＭＮＣ５は、ゲートおよびドレインが相互接続され、カレントミラー段のマスタとして動作する。したがって、動作時、ＭＯＳトランジスタＭＮＣ５を流れる電流Ｉｂのミラー電流が、ＭＯＳトランジスタＭＮＣ１を介して流れる。

プリチャージ動作期間においては、比較増幅制御信号ＺＶＰ０がＨレベルであり、ＭＯＳトランジスタＭＮＣ６がオン状態となり、ＭＯＳトランジスタＭＮＣ１およびＭＮＣ５のゲートが接地ノードに結合され、これらのＭＯＳトランジスタＭＮＣ１およびＭＮＣ５がオフ状態となる。また、ＭＯＳトランジスタＭＰＣ４がオフ状態となり、図示しない定電流供給部からの定電流Ｉｂの供給が停止される。

増幅器本体３０においては、ＭＯＳトランジスタＭＰ５およびＭＰ６がプリチャージ制御信号ＺＶＰ１に従って内部ノード１ａおよび１ｂを電源電圧ＶＤＤレベルにプリチャージし、また、出力ノード２ａおよび２ｂが、ＭＯＳトランジスタＭＮ５およびＭＮ６により接地電圧ＶＳＳレベルにプリチャージされる。

比較増幅動作時においては、比較増幅制御信号ＺＶＰ０がＬレベル、プリチャージ制御信号ＺＶＰ１がＨレベル、プリチャージ制御信号ＶＰ２もＨレベルである。この状態においては、バイアス回路３５において、ＭＯＳトランジスタＭＰＣ４がオン状態、ＭＯＳトランジスタＭＮＣ６がオフ状態となる。したがって、定電流供給部からの定電流ＩｂがＭＯＳトランジスタＭＰＣ４を介してＭＯＳトランジスタＭＮＣ５へ供給され、これらのＭＯＳトランジスタＭＮＣ５およびＭＮＣ１のゲート電位が上昇し、応じて、バイアス回路３５により、ＭＯＳトランジスタＭＮＣ１に定電流Ｉｂのミラー電流が流れる。これにより、内部ノード１ａおよび１ｂが入力信号ＶＩＰおよびＶＩＮに応じた電流量で放電され、内部ノード１ａおよび１ｂの内部電圧ＶＯＰＢおよびＶＯＮＢが、入力信号ＶＩＰおよびＶＩＮに応じた電圧レベルに設定される。増幅器本体３０の比較増幅動作は、図３に示す増幅回路の動作と同じであり、その詳細説明は省略する。

この図４に示す増幅回路の構成は、図３に示す増幅回路のＭＯＳトランジスタの導電型を逆にし、また電源ノードの電圧極性を逆にしたものと同じである。したがって、図３に示す増幅回路と同様の効果を得ることができる。この図４に示す増幅回路の場合、入力信号ＶＩＰおよびＶＩＮの電圧範囲は、（Ｏｄｖｎ＋Ｖｔｈｎ）ＶからＶＤＤに設定することができる。

以上のように、この発明の実施の形態３に従えば、増幅回路の比較増幅動作時の定電流を供給するトランジスタをカレントミラー段で構成し、比較増幅制御信号に従ってカレントミラー動作を選択的に活性化している。したがって、共通ソースノードと電源ノードまたは接地ノードの間のトランジスタの数を低減でき、低電源電圧下においても確実に比較増幅動作を行なうことができる。また、実施の形態１および２と同様の効果を得ることができる。

［実施の形態４］
図５は、この発明の実施の形態４に従う半導体集積回路の構成を概略的に示す図である。この図５に示す半導体集積回路は、増幅回路５０と、この増幅回路５０の出力電圧ＶＯＰおよびＶＯＮをラッチ制御信号ＶＬＴに従ってラッチするラッチ６０とを含む。増幅回路５０としては、先の図１、図２、図３および図４に示される増幅回路のいずれが用いられてもよい。増幅回路５０は、電荷放電動作により入力信号ＶＩＰおよびＶＩＮを差動増幅しかつコモンモードの電圧を低減するようにレベルシフトして出力電圧ＶＯＰおよびＶＯＮを生成する。

ラッチ６０は、ラッチ制御信号ＶＬＴに従って増幅回路５０の出力信号をラッチして出力信号ＤＯＵＴを生成する。このラッチ６０の出力信号ＤＯＵＴは、相補信号ＶＯＵＴＰおよびＶＯＵＴＮとして生成されてもよい。

ラッチ６０の出力信号ＤＯＵＴ（またはＶＯＵＴＰ，ＶＯＰＵＴＮ）により、入力信号ＶＩＰおよびＶＩＮの大小比較結果を示すことができ、増幅回路５０およびラッチ６０により、入力信号を比較するコンパレータを構成することができる。

この増幅回路５０に与えられる制御信号ＶＰＣ０、ＶＰＣ１、およびＶＰＣ２は、先の実施の形態１から３に示す増幅回路における制御信号ＶＰ０、ＺＶＰ０、ＶＰ１、ＺＶＰ１、ＶＰ２およびＺＶＰ２の組合せであり、増幅回路５０として用いられる回路構成に応じてその論理が設定される。

図６は、図５に示すコンパレータの動作タイミングを示す図である。図６においては、制御信号ＶＰＣ０、ＶＰＣ１およびＶＰＣ２の論理レベルとして、図１に示す増幅回路に対して適用される制御信号の論理レベルを一例として示す。

この図６に示すように、時刻ｔ２０から時刻ｔ２１のプリチャージ期間Ｉにおいて、プリチャージ制御信号ＶＰＣ１およびＶＰＣ０を活性化し、増幅回路５０において内部ノード（１ａ，１ｂ）をプリチャージする。プリチャージ完了後、時刻ｔ２１から始まる比較増幅期間ＩＩにおいて比較増幅制御信号ＶＰＣ０を活性化し、増幅回路５０において入力信号ＶＩＰおよびＶＩＮに従って内部電荷の放電（充電）を行ない、内部電圧（ＶＯＰＢおよびＶＯＮＢ）を生成する。

この増幅回路５０の比較増幅動作完了後、時刻ｔ２２から時刻ｔ２３の間のレベルシフト期間ＩＩＩにおいて制御信号ＶＰＣ２をＨレベルに設定し、レベルシフトされた出力電圧ＶＯＰおよびＶＯＮを生成する。

出力電圧ＶＯＰおよびＶＯＮの生成後、時刻ｔ２３においてラッチ制御信号ＶＬＴを活性化し、ラッチ期間ＩＶにおいて、ラッチ６０が、増幅回路５０の出力電圧ＶＯＰおよびＶＯＮをラッチし、入力信号ＶＩＰおよびＶＩＮの比較判定結果を示す信号ＤＯＵＴ（ＶＯＵＴＰ，ＶＯＵＴＮ）を生成する。

すなわち、増幅回路５０における比較増幅およびレベルシフト動作完了後にラッチ制御信号ＶＬＴを活性状態に駆動する。これにより、増幅回路５０の増幅信号ＶＯＰおよびＶＯＮを確実にラッチして正確な電圧比較結果をＣＭＯＳレベルの信号として得ることができる。

図７は、図５に示すラッチ６０の構成の一例を示す図である。図７において、ラッチ６０は、増幅回路５０の出力信号ＶＯＰおよびＶＯＮを増幅してラッチするラッチ型センス増幅器７０と、ラッチ型センス増幅器７０の出力信号をバッファ処理するバッファ回路７５と、バッファ回路７５の出力信号をラッチして比較判定結果信号ＤＯＵＴとして相補出力信号ＶＯＵＴＰおよびＶＯＵＴＮを生成するセット／リセットフリップフロップ（ＲＳフリップフロップ）８０とを含む。

ラッチ型センス増幅器７０は、入力用ＮチャネルＭＯＳトランジスタＭＮ１１およびＭＮ１２と、これらのＭＯＳトランジスタＭＮ１１およびＭＮ１２それぞれと並列に接続される正帰還用ＮチャネルＭＯＳトランジスタＭＮ１３およびＭＮ１４と、ラッチ動作制御用ＮチャネルＭＯＳトランジスタＭＮ１５およびＭＮ１６と、内部ノードプリチャージ制御用のＰチャネルＭＯＳトランジスタＭＰ１１およびＭＰ１２と、ＭＯＳトランジスタＭＰ１１およびＭＰ１２それぞれと並列に接続される正帰還用のＰチャネルＭＯＳトランジスタＭＰ１３およびＭＰ１４を含む。

ＭＯＳトランジスタＭＮ１１およびＭＮ１３は、内部ノード７２ａと接地ノードの間に並列に接続され、ＭＯＳトランジスタＭＮ１２およびＭＮ１４は、内部ノード７２ｂと接地ノードの間に互いに並列に接続される。ＭＯＳトランジスタＭＮ１１およびＭＮ１２は、それぞれそのゲートに増幅回路５０の出力信号ＶＯＰおよびＶＯＮを受け、ＭＯＳトランジスタＭＮ１３およびＭＮ１４は、それぞれのゲートが、内部ノード７２ｂおよび７２ａに接続される。

ＭＯＳトランジスタＭＰ１１およびＭＰ１３は、電源ノードＶＤＤと内部ノード７４ａの間に互いに並列に接続され、ＭＯＳトランジスタＭＰ１２およびＭＰ１４は、電源ノードＶＤＤと内部ノード７４ｂの間に互いに並列に接続される。ＭＯＳトランジスタＭＰ１１およびＭＰ１２は、それぞれのゲートにラッチ制御信号ＶＬＴを受け、ＭＯＳトランジスタＭＰ１３およびＭＰ１４は、それぞれのゲートが内部ノード７４ｂおよび７４ａに接続される。

ＭＯＳトランジスタＭＮ１５は、内部ノード７２ａおよび７４ａの間に接続され、そのゲートにラッチ制御信号ＶＬＴを受ける。ＭＯＳトランジスタＭＮ１６は、内部ノード７２ｂおよび７４ｂの間に接続され、そのゲートにラッチ制御信号ＶＬＴを受ける。

バッファ回路７５は、ラッチ型センス増幅器７０の内部ノード７４ａ上の信号を受ける複数段（本実施の形態においては３段）の縦続接続されるインバータバッファＩＶ１−ＩＶ３と、内部ノード７４ｂ上の信号を受ける複数段（本実施の形態においては３段）の縦続接続されるインバータバッファＩＶ４−ＩＶ６を含む。

ＲＳフリップフロップ８０は、インバータバッファＩＶ３およびＩＶ６の出力信号をそれぞれの第１入力に受けるＮＡＮＤゲートＧ１およびＧ２を含む。ＮＡＮＤゲートＧ１の出力ノードがＮＡＮＤゲートＧ２の第２入力に結合され、ＮＡＮＤゲートＧ２の出力ノードがＮＡＮＤゲートＧ１の第２入力ノードに結合される。ＮＡＮＤゲートＧ１およびＧ２から出力信号ＶＯＵＴＰおよびＶＯＵＴＮが、比較判定結果信号ＤＯＵＴとして出力される。

次に、この図７に示すラッチ回路の動作について説明する。ラッチ制御信号ＶＬＴが非活性状態のＬレベルのときには、ＭＯＳトランジスタＭＰ１１およびＭＰ１２がオン状態であり、また、ＭＯＳトランジスタＭＮ１５およびＭＮ１６がオフ状態である。したがって、内部ノード７４ａおよび７４ｂは、ＭＯＳトランジスタＭＰ１１およびＭＰ１２により電源電圧ＶＤＤレベルに維持される。一方、内部ノード７２ａおよび７２ｂは、内部ノード７４ａおよび７４ｂと分離されており、前段の増幅回路５０の出力信号ＶＯＰおよびＶＯＮに従って、内部ノード７２ａおよび７２ｂは放電されてＬレベルとなるかまたは不定状態にある。

内部ノード７４ａおよび７４ｂは、電源電圧ＶＤＤレベルであり、バッファ回路７５のインバータバッファＩＶ３およびＩＶ６の出力信号はＬレベルであり、ＲＳフリップフロップ８０の出力信号ＶＯＵＴＰおよびＶＯＵＴＮはともにＨレベル（電源電圧ＶＤＤレベル）に維持される。

次いで、前段の増幅回路５０における比較増幅およびレベルシフト動作が完了すると、ラッチ制御信号ＶＬＴが活性状態とされる（Ｈレベルに設定される）。応じて、ＭＯＳトランジスタＭＰ１１およびＭＰ１２がオフ状態、ＭＯＳトランジスタＭＮ１５およびＭＮ１６がオン状態となり、内部ノード７４ａおよび７２ａが電気的に接続され、また、内部ノード７４ｂおよび７２ｂが電気的に接続される。このときには、増幅回路５０の出力電圧信号ＶＯＰおよびＶＯＮは確定状態にあり、ＭＯＳトランジスタＭＮ１１およびＭＮ１２のコンダクタンスが、増幅回路５０からの出力電圧信号ＶＯＰおよびＶＯＮに応じた値に設定される。

今、出力電圧信号ＶＯＰが出力電圧信号ＶＯＮよりも高い状態を考える。この状態においては、ＭＯＳトランジスタＭＮ１１のコンダクタンスがＭＯＳトランジスタＭＮ１２のコンダクタンスよりも大きく、内部ノード７２ａおよび７４ａの電位が、内部ノード７２ｂおよび７４ｂの電位よりも早く低下する。内部ノード７２ａの電位が低下すると、ＭＯＳトランジスタＭＮ１４のコンダクタンスが低下し、内部ノード７２ｂの低下速度がより低減され、一方、ＭＯＳトランジスタＭＮ１３は、内部ノード７２ｂの電位に応じて内部ノード７２ａを放電する。

内部ノード７２ａおよび７２ｂの電位は、内部ノード７４ａおよび７４ｂの電位に反映され、内部ノード７４ａの電位低下に応じてＭＯＳトランジスタＭＰ１４のコンダクタンスが増大し、内部ノード７４ｂの電位を上昇させる。この内部ノード７４ｂの電位上昇に従ってＭＯＳトランジスタＭＰ１３のコンダクタンスが低下する。したがって、ＭＯＳトランジスタＭＮ１３およびＭＮ１４の正帰還により、内部ノード７２ａおよび７２ｂのうち電位の低いほうの内部ノード、すなわち内部ノード７２ａが接地電圧レベルに放電され、一方、内部ノード７４ａおよび７４ｂのうち電位の高いほうの内部ノード、すなわち内部ノード７４ｂは、ＭＯＳトランジスタＭＰ１３およびＭＰ１４の正帰還動作により電源電圧ＶＤＤレベルに駆動される。最終的に、内部ノード７４ａおよび７４ｂは、それぞれ接地電圧レベルおよび電源電圧レベルに駆動されてラッチされる。

内部ノード７４ａおよび７４ｂのハイレベルおよびローレベルは、バッファ回路７５により増幅かつ反転されて、ＣＭＯＳレベルのＬレベルおよびＨレベルの信号が生成され、ＲＳフリップフロップ８０によりラッチされる。これにより、ラッチ８０の出力信号ＶＯＵＴＰおよびＶＯＵＴＮが、それぞれＨレベルおよびＬレベルに駆動されて保持される。

このラッチ動作期間が完了すると、再びラッチ制御信号ＶＬＴがＬレベルとなり、内部ノード７４ａおよび７４ｂがＭＯＳトランジスタＭＰ１３およびＭＰ１４により電源電圧ＶＤＤレベルにプリチャージされる。内部ノード７２ａおよび７２ｂは、ＭＯＳトランジスタＭＮ１５およびＭＮ１６により内部ノード７４ａおよび７４ｂと分離され、ラッチ期間中に設定された接地電圧レベルまたは電圧信号ＶＯＰおよびＶＯＮの状態に応じた不定状態となる。

したがって、図５に示すように、増幅回路５０およびラッチ６０を用いて入力信号ＶＩＰおよびＶＩＮの電圧レベルを比較するコンパレータを構成することにより、増幅回路５０において電源ノイズ耐性の大きな比較増幅動作およびレベルシフト動作を行なって入力信号ＶＩＰおよびＶＩＮの比較結果を示す信号を低消費電流で生成することができる。

また、ラッチ６０においても、ラッチ型センス増幅器７０は差動増幅を行なっており、コモンモードノイズまたは電源ノイズを相殺することができ、これらのノイズの影響は十分に抑制される。また、増幅回路５０の出力電圧ＶＯＰおよびＶＯＮは、レベルシフトされて、コモンモード電圧が低減されており、ＭＯＳトランジスタＭＮ１１およびＭＮ１２を安定に動作させることができる（電圧信号ＶＯＰおよびＶＯＮは、ＭＯＳトランジスタＭＮ１１およびＭＮ１２のしきい値電圧Ｖｔｈｎよりも十分高い電圧レベルに保持される）。増幅回路５０の出力電圧ＶＯＰおよびＶＯＮは、コモンモード電圧を低減するため、その電圧レベルがシフトアップされており、実施の形態２に従う構成が利用される。

実施の形態１に従う増幅回路を利用する場合、増幅回路５０の出力電圧ＶＯＰおよびＶＯＮは、ＭＯＳトランジスタＭＰ１１およびＭＰ１２のゲートへ与えられ、ＭＯＳトランジスタＭＮ１１およびＭＮ１２のゲートに、ラッチ制御信号ＶＬＴが与えられる。

ラッチ６０において電流が流れるのは、ラッチ制御信号ＶＬＴが活性状態（Ｈレベル）のラッチ動作期間（期間ＩＶ）の間だけである。また、正帰還用ＭＯＳトランジスタＭＮ１３およびＭＮ１４、ＭＰ１３およびＭＰ１４により高速で増幅／ラッチ動作が行なわれるため、電源ノードから接地ノードに電流が流れる期間が短く、消費電流は十分に抑制される。

以上のように、この発明の実施の形態４に従えば、電荷再配分型増幅回路の出力電圧をレベルシフトした後、ラッチ回路でラッチして比較判定結果信号を生成している。したがって、正確に入力信号を比較した判定結果信号を低消費電流で得ることができる。

［実施の形態５］
図８は、この発明の実施の形態５に従う半導体集積回路の構成を概略的に示す図である。図８において、半導体集積回路は、複数段（図８においては２段）の縦続接続される電荷放電型増幅回路５０Ａおよび５０Ｂと、電荷放電型増幅回路５０Ｂの出力信号をラッチするラッチ６０とを含む。

図８に示す半導体集積回路は、入出力信号ＶＩＰおよびＶＩＮの電圧レベルを比較し、その比較結果を示す信号ＤＯＵＴ（ＶＯＵＴＰ，ＶＯＵＴＮ）を生成するコンパレータである。電荷放電型増幅回路５０Ａおよび５０Ｂは、これまでの実施の形態１から３において説明した増幅回路の構成のいずれかの構成を有する。増幅回路５０Ａに対し、制御信号ＶＰＣ００、ＶＰＣ１０およびＶＰＣ２０が図５に示す制御信号ＶＰＣ０、ＰＶＣ１およびＶＰＣ２として与えられる。増幅回路５０Ｂに対して、制御信号ＶＰＣ０１、ＶＰＣ１１、およびＶＰＣ２１が、図５に示す制御信号ＶＰＣ０、ＶＰＣ１およびＶＰＣ２として与えられる。ラッチ６０は、図７に示す構成と同じ構成を有し、ラッチ制御信号ＶＬＴに従って増幅回路５０Ｂの出力信号をラッチする。

図９は、図８に示すコンパレータ（半導体集積回路）の動作タイミングを示す図である。図９に示すように、時刻ｔ３０から始まる期間ＰＲ１において、制御信号ＶＰＣ００およびＶＰＣ１０が活性化され（図９においてＨレベルで示す）、増幅回路５０Ａにおいてプリチャージ動作が行なわれる。このときまた、並行して、増幅回路５０Ｂにおいても、制御信号ＶＰＣ０１およびＶＰＣ１１が活性状態であり、内部ノードのプリチャージ動作が行なわれる。制御信号ＶＰＣ２０およびＶＰＣ２１は、ともにＬレベルであり、内部の容量素子の電極ノードのプリチャージが行われる。

増幅回路５０Ａのプリチャージ期間ＰＲ１の経過後、時刻ｔ３１から時刻ｔ３２の間の期間ＰＲ２において制御信号ＶＰＣ００およびＶＰＣ１０がＬレベルに設定される。このとき、制御信号ＶＰＣ２０はＬレベルである。これにより、増幅回路５０Ａにおいては、入力信号ＶＩＰおよびＶＩＮの比較および増幅動作が行なわれる。このとき増幅器５０Ｂは内部ノードのプリチャージ状態にある。

この増幅回路５０Ａの比較増幅動作期間ＰＲ２が完了すると、時刻ｔ３２から時刻ｔ３３の間のレベルシフト期間ＰＲ３において、制御信号ＶＰＣ００、ＶＰＣ１０、ＶＰＣ２０がＨレベルに設定される。これにより、内部に含まれる電圧／電流変換用容量素子におけるチャージポンプ動作（容量結合）により、増幅回路５０Ａの出力信号のレベルシフトが行なわれて保持される。

増幅器５０Ａのレベルシフト期間ＰＲ３が完了すると、時刻ｔ３３から時刻ｔ３４の間の期間ＰＲ４において、制御信号ＶＰＣ０１およびＶＰＣ１１がＬレベルに設定される。制御信号ＶＰＣ００、ＶＰＣ１０およびＶＰＣ２０はＨレベルであり、比較増幅回路５０Ａは出力保持状態にある。この期間ＰＲ４において増幅回路５０Ｂは、増幅回路５０Ａの出力信号に従って比較および増幅動作を行なう。

この増幅回路５０Ｂの比較増幅動作期間ＰＲ４が完了すると、時刻ｔ３４から時刻ｔ３５の期間ＰＲ５において、制御信号ＶＰＣ０１およびＶＰＣ１１およびＶＰＣ２１がＨレベルに設定される。このとき、増幅回路５０Ａにおいては、制御信号ＶＰＣ２０がＬレベルに設定され、内部ノードのプリチャージが実行される。一方、増幅回路５０Ｂにおいては、この制御信号ＶＰＣ２１に従って、その内部に含まれる電流／電圧変換用の容量素子のチャージポンプ動作（容量結合）により、出力信号のレベルシフトが行なわれ、このレベルシフトされた出力電圧が保持される。

増幅回路５０Ｂのレベルシフト期間ＰＲ５が完了すると、時刻ｔ３５から時刻ｔ３６の期間ＰＲ６においてラッチ制御信号ＶＬＴが活性状態（図１０においてはＨレベルで示す）に駆動され、ラッチ６０が増幅器５０Ｂの出力信号をラッチし、入力信号ＶＩＰおよびＶＩＮの電圧差に応じた出力信号ＤＯＵＴを生成する。

時刻ｔ３６が経過すると、再び時刻ｔ３０から始まるプリチャージ期間ＰＲ１以降の動作が繰返し実行される。

期間ＰＲ１から期間ＰＲ６が、図８に示すコンパレータの入力信号ＶＩＰおよびＶＩＮの比較する動作期間の一周期となる。

この図８および図９に示すように、この発明の実施の形態１から３のいずれかに従う電荷放電型増幅器を複数段縦続接続することにより、増幅における利得が向上し、電圧比較精度が向上する。また、実施の形態１から４と同様の効果を得ることができる。

なお、この制御信号ＶＰＣ００、ＶＰＣ１０、ＶＰＣ２０、ＶＰＣ０１、ＶＰＣ１１およびＶＰＣ２１は、それぞれ実施の形態１から３に示す増幅回路に対して与えられる制御信号の組合せのいずれかが用いられればよく、用いられる増幅回路５０Ａおよび５０Ｂの構成に応じて適宜選択される。

［実施の形態６］
図１０は、この発明の実施の形態６に従う半導体集積回路の構成を概略的に示す図である。この図１０に示す半導体集積回路は、容量アレイを利用する逐次比較型ＡＤＣ（アナログ／デジタル変換器）である。図１０において、逐次比較型ＡＤＣは、比較対象電圧ＶＣＯＭＭと基準電圧ＶＲＥＦ１とを比較する比較器９０と、比較器９０の出力信号ＤＯＵＴに従って比較対象電圧を生成する動作および比較結果を示すデータを生成する逐次比較レジスタ／ロジック９５と、逐次比較レジスタ／ロジック９５からの出力データ信号に従って接続経路を切換えるスイッチアレイ１００と、スイッチアレイ１００の接続経路に従って容量結合により比較対象電圧ＶＣＯＭＭの電圧レベルを調整する容量アレイ１１０を含む。

比較器９０は、図８に示す比較器（コンパレータ）の構成を有し、比較対象電圧ＶＣＯＭＭおよび基準電圧ＶＲＥＦ１をそれぞれ入力信号ＶＩＰおよびＶＩＮとして受け、内部の縦続接続される複数段の増幅回路を用いて増幅／レベルシフトした後、内部のラッチによりラッチして出力信号ＤＯＵＴを生成する。

逐次比較レジスタ／ロジック９５は、比較器９０の出力信号ＤＯＵＴに従ってその出力ノードＤ００、Ｄ０−Ｄ１１に対する内部の変換結果データビットの設定および比較対象ビットの設定を実行する。

なお、図１０に示すＡＤＣにおいては、出力データは１２ビットであり、出力ビットＤ０−Ｄ１１とダミー出力ビットＤ００を有する構成を一例として示す。このＡＤＣは、１２ビットＡＤＣではなく、他のビット幅のＡＤＣであってもよい。

スイッチアレイ１００は、逐次比較レジスタ／ロジック９５の出力ノードＤ００、Ｄ０−Ｄ１１それぞれに対して設けられるスイッチＳｂ０、Ｓａ０−Ｓａ１１を含む。これらのスイッチＳｂ０およびＳａ０−Ｓａ１１は、各々３入力端子を有し、接地電圧ＶＳＳ、変換対象入力電圧ＶＩＰおよび基準電圧ＶＲＥＦ２のいずれかを逐次比較レジスタ／ロジック９５の対応の出力ノードからの制御信号に従って選択する。

容量アレイ１１０は、スイッチＳｂ０およびＳａ０−Ｓａ１１それぞれに対応して設けられる容量素子Ｃ００およびＣ０−Ｃ１１と、比較対象電圧線１１２ａおよび１１２ｂの間に接続される結合容量素子Ｃｃを有する。この比較対象電圧線１１２ａおよび１１２ｂに対しては、それぞれスイッチＳ２およびＳ１が設けられ、比較対象電圧線１１２ａおよび１１２ｂは、これらのスイッチＳ２およびＳ１により、プリチャージ時、基準電圧ＶＲＥＦ０にプリチャージされる。

容量素子Ｃ６−Ｃ１１が比較対象電圧線１１２ａに結合され、容量素子Ｃ００およびＣ０−Ｃ５が比較対象電圧線１１２ｂに結合される。比較対象電圧線１１２ａおよび１１２ｂの間に結合容量素子Ｃｃが配置される。

一般に、容量素子Ｃ１１−Ｃ０は、それぞれの容量値が、対応のビット位置に応じて重み付けされる。容量素子Ｃｎ（ｎ＝０−１１）は、２＾ｎ・Ｃ０の容量値を有するが、１０ビット以上の分解能を持つ場合、容量アレイが巨大となる。なお、記号＾は、べき乗を示す。そこで、容量素子Ｃｃを用いて容量素子Ｃ０からＣ１１の総容量を削減する。容量素子は、それぞれＣｉ（ｉ＝０−５）＝Ｃ２ｉ＋１＝２＾ｉ・Ｃ０の容量値を有することができる。Ｃｃ＝６４／６３・Ｃ０とすることにより、容量素子Ｃｃにより分割された容量アレイは、容量素子Ｃｎ（ｎ＝０−１１）が、２＾ｎ・Ｃ０の容量値を有する容量アレイと同等の機能を有する。したがって、以下においては、説明の簡単化のために、Ｃｎ（ｎ＝０−１１）＝２＾ｎ・Ｃ０として説明を行なう。

ダミー出力ビットＤ００に対して設けられる容量素子Ｃ００は、ダミー容量であり、容量素子Ｃ０と同じ容量値を有する。このダミー容量Ｃ００により、２進探索法による比較基準電圧を生成することができる。

図１１は、図１０に示す逐次比較型ＡＤＣの１つの変換対象入力電圧ＶＩＰについてのアナログ／デジタル変換動作を示すフロー図である。以下、図１１を参照して、図１０に示す逐次比較型ＡＤＣのＡ／Ｄ（アナログ／デジタル）変換動作について説明する。

ここで、基準電圧ＶＲＥＦ０、ＶＲＥＦ１およびＶＲＥＦ２は、すべて同一電圧レベルとする。

アナログ入力電圧ＶＩＰに対する変換サイクルが始まると、逐次比較レジスタ／ロジック９５は、変換後のデジタルデータの最上位ビットを指定するため、ビット位置ｎを１１に設定する（ステップＳＴ１）。

次いで、逐次比較レジスタ／ロジック９５は、スイッチＳ１およびＳ２をオン（ＯＮ）状態に設定し、比較対象電圧線１１２ａおよび１１２ｂを、基準電圧ＶＲＥＦ０に充電する。またこのとき、逐次比較レジスタ／ロジック９５は、出力ノードＤ００、Ｄ０−Ｄ１１からの出力データビットｄｄ０、ｄ０−ｄ１１の状態を設定して、スイッチＳｂ０、Ｓａ０−Ｓａ１１にアナログ入力電圧ＶＩＰを選択させる（ステップＳＴ２）。これにより、容量素子Ｃ００およびＣ０−Ｃ１１には、アナログ入力電圧ＶＩＰの電圧レベルに応じた電荷が蓄積される。前述のように、容量素子Ｃ０−Ｃ１１は、デジタル変換値のビット位置に対応しており、容量値は、等価的にビット位置に応じた重みを有しており、ダミー容量素子Ｃ００は、１ＬＳＢ（最下位ビット）に対応する容量値を有する容量素子Ｃ０と同じ容量値を有する。これらの容量素子Ｃ００およびＣ０の容量値をＣとすると、容量素子Ｃｉは、容量値Ｃ・２＾ｉを有する。

次いで、逐次比較レジスタ／ロジック９５は、スイッチＳ１およびＳ２を非導通状態（ＯＦＦ状態）に設定し、比較対称電圧線１１２ａおよび１１２ｂの基準電圧ＶＲＥＦ０への充電を停止させる。また、スイッチＳｂ０は、対応のビットｄｄ０が“０”に設定され、接地電圧ＶＳＳを選択さする状態に維持される（ステップＳＴ３）。このステップＳＴ１−ＳＴ３により、比較対象電圧線１１２ａ−１１２ｂのプリチャージが完了する。

なお、スイッチＳｂ０が接地電圧ＶＳＳを選択するため、比較対象電圧線１１２ａおよび１１２ｂ上の電圧ＶＣＯＭＭは、ダミー容量素子Ｃ００の容量結合により、その電圧レベルがＬＳＢ／２に相当する電圧レベル分低下する。この状態は、実際には容量素子Ｃ１１の比較動作の最初のシーケンスに含まれ、比較動作時においては現れない。

次いで、スイッチアレイ１００および容量アレイ１１０および逐次比較レジスタ／ロジック９５で構成されるＤＡＣ（デジタル／アナログ変換器）においてスイッチＳａｎを基準電圧ＶＲＥＦ２を選択する状態に設定し（ビットｄｎを“１”に設定し）、残りのスイッチＳａ（ｎ−１）−Ｓａ０を対応のビットｄ（ｎ−１）−ｄ０を“０”に設定して接地電圧ＶＳＳを選択する状態に設定する（ステップＳＴ４）。

このスイッチの接続経路の設定により、接地ノードに結合される容量素子により比較対象電圧線１１２ａおよび１１２ｂの電圧レベルが低下し、また、基準電圧源ＶＲＥＦ２に接続される容量素子により比較対象電圧線１１２ａおよび１１２ｂの電圧レベルが上昇し、これらの容量素子の間で電荷が再配分される。今、ビット位置ｎは、最上位ビットを示す１１であるため、基準電圧源ＶＲＥＦ２と接地ノードの間で、容量素子Ｃ１１が、容量素子Ｃ００およびＣ０−Ｃ１０の合成容量と直列に接続され、電荷の再配分が行なわれる。この場合、容量素子Ｃ１１の容量値が（２＾１１・Ｃ）であり、残りの容量素子Ｃ００およびＣ０−Ｃ１０の容量値の和と等しく、比較対象電圧線１１２ａおよび１１２ｂの電圧ＶＣＯＭＭは、次式で表わされる：
ＶＣＯＭＭ＝ＶＲＥＦ０−ＶＩＰ＋（ＶＲＥＦ２／２）．
上式の右辺第１および第２項は、スイッチＳｂ０およびＳａ０−Ｓａ１１がすべて接地電圧を選択する状態に設定されたときの比較対象電圧を示し、上式右辺第３項が、この状態でスイッチＳａ１１が基準電圧ＶＲＥＦ２を選択する状態に設定されたときの比較対象電圧ＶＣＯＭＭの変化を示す。

次いで、比較器９０において、この比較対象電圧ＶＣＯＭＭと基準電圧ＶＲＥＦ１の比較を行ない、比較結果を示す信号ＤＯＵＴを生成する。比較器９０の比較増幅およびレベルシフト動作は、先の実施の形態５において示したコンパレータの動作と同じである。

逐次比較レジスタ／ロジック９５に含まれるロジックは、比較器９０の出力信号ＤＯＵＴの論理値が“０”および“１”のいずれであるかに基づいて、比較対象電圧ＶＣＯＭＭが基準電圧ＶＲＥＦ１よりも高いかを判定する（ステップＳＴ５）。比較対象電圧ＶＣＯＭＭが、基準電圧ＶＲＥＦ１よりも高いときには、スイッチＳａｎの状態が基準電圧ＶＲＥＦ２を選択する状態に維持され、すなわち対応の出力データビットｄｎが“１”に維持される。一方、比較基準電圧ＶＣＯＭＭが、基準電圧ＶＲＥＦ１よりも低い場合には、このスイッチＳａｎは、対応のデータビットｄｎが“０”に設定され、接地電圧ＶＳＳを選択する状態に設定される（ステップＳＴ６）。

次いで、変換対象ビットを１ビット下位側にずらせるため、ｎを（ｎ−１）で置換する（ステップＳＴ７）。次いで、このビット位置ｎが０以上であるかの判定が行なわれる（ステップＳＴ８）。ビット位置を示す値ｎが０以上のときには、まだ最下位ビットの変換動作が処理されていないため、再びステップＳＴ４へ戻り、上述の比較対象電圧ＶＣＯＭＭの変換および比較動作が実行される。

一方、ステップＳＴ８において、ビット位置を示す値ｎが負の値のときには、最下位ビットの変換が完了しているためであり、スイッチＳａ０−Ｓａｎ（＝Ｓａ１１）のスイッチの状態を出力する（ステップＳＴ９）。すなわち、逐次比較レジスタ／ロジック９５に含まれる逐次比較レジスタのラッチデータｄ０−ｄ１１が、アナログ入力電圧ＶＩＰのデジタル変換値として出力される。

図１２は、図１０に示す逐次比較型ＡＤＣの変換時の比較対象電圧ＶＣＯＭＭの変化シーケンスの一例を示す図である。この図１２においても、基準電圧ＶＲＥＦ０、ＶＲＥＦ１およびＶＲＥＦ２は、すべて同じ電圧レベルに設定される。

なお初期化時、比較対象電圧ＶＣＯＭＭは、図１０に示すスイッチＳ１およびＳ２により基準電圧ＶＲＥＦ０にプリチャージされる。次いで、図１０に示すスイッチＳｂ０、Ｓａ０−Ｓａ１１をすべてアナログ入力電圧ＶＩＰを選択する状態から接地電圧ＶＳＳを選択する状態に設定する。応じて、比較対象電圧ＶＣＯＭＭは、プリチャージ電圧ＶＲＥＦ０からアナログ入力電圧ＶＩＰの電圧レベルだけ低下する。

ここで、図１１に示すように初期化シーケンスにおいては、スイッチＳｂ０が接地電圧ＶＳＳを選択する状態に設定されるだけであり、この場合、比較対象電圧ＶＣＯＭＭは、図１２において一点鎖線で示すようにプリチャージ電圧ＶＲＥＦ０から少し（ＬＳＢ／２）低下するだけである。この状態は、実際の変換動作時においては容量素子Ｃ１２の比較シーケンスに含まれ、実際には出力されない。

次いで、比較動作開始時、スイッチＳａ０−Ｓａ（ｎ−１）はすべて接地電圧ＶＳＳを選択する状態に設定されるとともに、スイッチＳａｎが基準電圧ＶＲＥＦ２（＝ＶＲＥＦ０）を選択する状態に設定される。このときの比較対象電圧ＶＣＯＭＭは、電圧ＶＲＥＦ０−ＶＩＰ＋ＶＲＥＦ０／２である。この１回目の比較動作時において比較対象電圧ＶＣＯＭＭと基準電圧ＶＲＥＦ１（＝ＶＲＥＦ０）の大小比較が行なわれる。この比較動作時、ＶＣＯＭＭ−ＶＲＥＦ０＝ＶＲＥＦ０−ＶＩＰであり、基準電圧とアナログ入力電圧との比較が行なわれており、変換後の最上位ビットが“１”であるかの識別が行なわれる。

図１２においては、比較対象電圧ＶＣＯＭＭの電圧レベルは、基準電圧ＶＲＥＦ１（＝ＶＲＥＦ０）よりも低いため、最上位ビットｄ１１は、“１”に維持に変更された状態で、次のビットｄ１０が“１”に設定され、残りのビットｄ９−ｄ０およびｄｂ０がすべて“０”に維持される。

次いで、２回目の比較動作時において上位ビットｄ１１およびｄ１０がともに“１”であり、残りのビットｄ９−ｄ０が“０”である。この状態においては、基準電圧源ＶＲＥＦ０（＝ＶＲＥＦ２：電源ノードと対応の電圧を同一参照符号で示す）と比較対象電圧線の間に容量素子Ｃ１１およびＣ１０が並列に接続され、また比較対象電圧線と接地ノードの間に残りの容量素子Ｃ９−Ｃ０およびＣ００が並列に接続される。この容量素子Ｃ１０の容量結合および電荷再配分により比較基準電圧ＶＣＯＭＭが、先の比較動作時よりも電圧ＶＲＥＦ０／４だけ上昇し、基準電圧ＶＲＥＦ１との比較動作が行なわれる。

図１２に示す比較シーケンスにおいて、この２回目の比較動作時においては、比較対象電圧ＶＣＯＭＭが、基準電圧ＶＲＥＦ１よりも高いため、ビットｄ１０が“０”に設定され、次いでビットｄ９を“１”に設定して比較動作が行なわれる。この３回目の比較動作（３ビット目の変換動作）の場合、ビットｄ１０に対する容量素子Ｃ１０が接地ノードに結合され、次の容量Ｃ９が比較対照電圧線と基準電圧源ＶＲＥＦ２との間に接続される。したがって、この比較対象電圧ＶＣＯＭＭは、電圧ＶＲＥＦ０／４低下するとともに、電圧ＶＲＥＦ０／８上昇し、したがって、２回目の比較動作時の比較対象電圧ＶＣＯＭＭから電圧ＶＲＥＦ０／８だけ低下した電圧レベルに設定される。この状態で、３回目の比較動作が行なわれ、この比較結果に応じてビットｄ９が“０”に設定され、次のビットｄ８が“１”に設定されて４回目の比較動作が行なわれる。このときには、−ＶＲＥＦ０／８＋ＶＲＥＦ０／１６の電圧変化が比較対照電圧ＶＣＯＭＭに生じ、３回目の比較動作時よりも比較基準電圧ＶＣＯＭＭは、ＶＲＥＦ０／１６だけ電圧レベルが低下する。

次いで、この４回目の比較結果に従ってビットｄ８は“１”に維持されたまま、次のビットｄ７が“１”に設定されて５回目の比較動作が行なわれる。したがって、この比較動作時においては、比較対照電圧ＶＣＯＭＭは、次式で表わされる電圧レベルとなる：

図１２に示す比較動作が、必要な分解能（本実施例では１２ビット分）の回数繰返し実行される。

最終的に必要な分解能の変換動作が完了すると、すなわち最下位ビットの変換動作が完了すると、各スイッチの状態は、アナログ入力電圧ＶＩＰをデジタル変換した値に対応しており、逐次比較レジスタ／ロジック９５に含まれるレジスタに格納されるデータビットｄ０−ｄ１１がデジタル変換値として出力される。

［変更例］
図１３は、この発明の実施の形態６に従う逐次比較型ＡＤＣの変換シーケンスの変更例を示す図である。図１３においては、Ａ／Ｄ変換シーケンスにおける初期化シーケンス時の比較対象電圧線に対する容量素子の接続態様を示す。この比較対象電圧線１１２を基準電圧ＶＲＥＦ０にプリチャージするとき、容量素子Ｃａはアナログ入力電圧ＶＩＰを受け、一方、容量素子Ｃｂは接地ノードに結合される。ここで、容量ＣａおよびＣｂは、図１０に示す容量アレイの容量素子の合成容量を示す。この比較対象電圧線１１２のプリチャージ後、スイッチアレイ（１００）により、容量素子Ｃａの対応のスイッチをアナログ入力電圧ＶＩＰから接地電圧ＶＳＳ（＝０Ｖ）を選択する状態に設定する。この場合、比較対象電圧線１１２の比較対象電圧ＶＣＯＭＭの電圧レベルは、容量素子ＣａおよびＣｂの電荷再配分により、Ｃａ・ＶＩＰ／（Ｃａ＋Ｃｂ）だけ低下する。このときの比較対象電圧ＶＣＯＭＭは、次式で表わされる：
ＶＲＥＦ０−Ｃａ・ＶＩＰ／（Ｃａ＋Ｃｂ）
この比較対象電圧ＶＣＯＭＭを、正の電圧レベルに維持するため、アナログ入力電圧ＶＩＰの最大電圧ＶＩＰ＿ＭＡＸは、次式で表わされる：
ＶＩＰ＿ＭＡＸ＝ＶＲＥＦ０・（Ｃａ＋Ｃｂ）／Ｃａ
したがって、容量素子ＣａおよびＣｂのサンプリング時のスイッチ制御情報をａ０−ａ１１で表わし、ビットａｉが“１”のとき、対応のスイッチＳａｉがアナログ入力電圧ＶＩＰを選択し、ビットａｎが“０”のとき、対応のスイッチＳａｉが、接地電圧ＶＳＳを選択すると、このアナログ入力電圧ＶＩＰの最大電圧ＶＩＰ＿ＭＡＸは、次式で表わされる：

したがって、この状態においてサンプリング可能なアナログ入力電圧の電圧範囲を大きくすることができる。

なお、上述のＡ／Ｄ変換シーケンスにおいて、基準電圧ＶＲＥＦ０、ＶＲＥＦ１およびＶＲＥＦ２は、すべて同じ電圧レベルに設定している。しかしながら、基準電圧として、次の関係を満たす基準電圧ＶＲＥＦ０−ＶＲＥＦ２が用いられてもよい：
ＶＲＥＦ０＝ＶＲＥＦ１＝ＶＤＤ／２、
ＶＲＥＦ２＝ＶＤＤ
以上のように、この発明の実施の形態６に従えば、この発明の実施の形態１から３に示す増幅器を用いてコンパレータを構成し、このコンパレータを用いてアナログ入力電圧をデジタル信号に変換している。したがって、電源ノイズ（ＶＤＤ−ＶＳＳ間に重畳するノイズ）に対する耐性に優れ、かつ多段接続による利得の増大した高精度のデジタル変換を行なうことのできる逐次比較型ＡＤＣを実現することができる。

この発明に係る増幅回路は、単に、一般の半導体集積回路における増幅回路に適用することにより、低消費電流で容易に多段接続を行なうことのできる増幅機能を有する半導体集積回路を実現することができる。この増幅回路は、単に低消費電流で多段接続が容易であるだけでなく、電源ノイズ耐性に優れている。従って、車載機器のような電源ノイズの大きな環境に適用することにより、低消費電流で安定に動作する半導体集積回路を実現することができる。

また、この発明に係る増幅回路を、逐次比較ＡＤＣのコンパレータに適用することにより、電源ノイズ耐性に優れ、かつ高利得かつ高精度のアナログ／デジタル変換を行なうことのできる逐次比較型ＡＤＣを実現することができる。この逐次比較型ＡＤＣは、アナログ回路とデジタル回路が混載される集積回路のアナログ／デジタルインターフェイス部に適用することにより、低消費電流で高精度かつ電源ノイズ耐性に優れたアナログ／デジタル混載集積回路を実現することができる。

また、この発明に従う増幅器および逐次比較型ＡＤＣは、それぞれ個別部品として利用されてもよい。

なお、この発明の実施の形態６に示す逐次比較型ＡＤＣにおいては、容量アレイを利用する電荷再配分型ＡＤＣを利用している。しかしながら、他の抵抗素子アレイを利用する逐次比較型ＡＤＣであっても、コンパレータ（８０）が利用されるため、このコンパレータに、この発明の実施の形態１から５に従う増幅回路および／またはコンパレータが適用されてもよい。

１ａ，１ｂ 内部ノード、２ａ，２ｂ 出力ノード、４ 定電流段、ＭＰ１−ＭＰ４ ＰチャネルＭＯＳトランジスタ、ＭＰＣ１−ＭＰＣ４ ＰチャネルＭＯＳトランジスタ、ＭＮ１−ＭＮ６ ＮチャネルＭＯＳトランジスタ、１０ 定電流段、ＣＬ１−ＣＬ４ 容量素子、２０，３０ 増幅器本体、２５，３５ バイアス回路、ＭＰＣ１−ＭＰＣ４ ＰチャネルＭＯＳトランジスタ、ＮＭＣ１−ＮＭＣ５ ＮチャネルＭＯＳトランジスタ、５０ 増幅回路、６０ ラッチ、５０Ａ，５０Ｂ 電荷放電型増幅回路、７０ ラッチ型増幅器、７５ バッファ回路、８０ ＲＳフリップフロップ、９０ コンパレータ、９５ 逐次比較レジスタ／ロジック、１００ スイッチアレイ、１１０ 容量アレイ。

Claims (6)

1. 第１および第２の入力電圧を受けて相補的に増幅して出力する増幅回路を少なくとも１段備え、
   前記増幅回路は、
   前記第１および第２の入力電圧をそれぞれの制御電極に受ける１対の差動トランジスタと、
   前記１対の差動トランジスタと第１の電源との間に結合され、第１の制御信号に応答して導通して前記１対の差動トランジスタと前記第１の電源との間に一定の電流を流す定電流段と、
   前記１対の差動トランジスタそれぞれに電気的に接続され、それぞれが、前記１対の差動トランジスタの対応のトランジスタを流れる電流量に応じて充電または放電されるとともに各々が前記増幅回路の出力ノードに接続される第１電極と前記差動トランジスタに結合される第２電極とを有する１対の容量素子と、
   前記１対の容量素子と前記第１の電源との間に結合され、第２の制御信号に応答して、前記１対の容量素子の第１電極を前記第１の電源に電気的に結合する１対のプリチャージトランジスタと、
   前記１対の容量素子と第２の電源との間に結合され、第３の制御信号に応答して前記１対の容量素子の前記第２電極を前記第２電源に選択的に結合する１対の電位変換用トランジスタとを備え、前記定電流段が非活性状態とされかつ前記１対のプリチャージトランジスタがオフ状態に設定された状態で前記電位変換用トランジスタがオン状態とされる、半導体集積回路。
2. 前記定電流段は、前記１対の差動トランジスタと前記第１の電源との間に直列に接続される第１および第２のトランジスタを備え、
   前記第１のトランジスタは、前記第１の制御信号に応答して選択的に導通し、前記第２のトランジスタは前記一定の電流を流す、請求項１記載の半導体集積回路。
3. 前記定電流段は、
   前記第１の電源と前記１対の差動トランジスタとの間に結合され、制御電極の電圧レベルが前記第１の電源の電圧レベルのときオフ状態となる第１のトランジスタと、
   前記第１の制御信号に従って前記第１のトランジスタの制御電極の電位を制御する制御トランジスタを備え、前記制御トランジスタは、前記第１の制御信号に従って前記第１のトランジスタの制御電極を前記第１の電源の電圧レベルおよび定電流バイアス電圧レベルのいずれかに設定する、請求項１記載の半導体集積回路。
4. 前記増幅回路の出力ノードの電圧をラッチするラッチ回路をさらに備える、請求項１から３のいずれかに記載の半導体集積回路。
5. 前記増幅回路は複数段配置され、前記複数段の増幅回路は互いに縦続接続され、
   前記半導体集積回路は、さらに、
   前記複数段の増幅回路の最終段の増幅回路の出力ノードからの電圧信号をラッチするラッチ回路を備える、請求項１記載の半導体集積回路。
6. 少なくとも１ビットのデータを出力する逐次比較レジスタ回路と、
   アナログ入力電圧および前記逐次比較レジスタ回路の出力データに基づいて比較対象電圧を生成するデジタル／アナログ変換部をさらに備え、
   前記増幅回路は、
   前記１対の差動トランジスタの制御電極に前記第１および第２の入力電圧として前記比較対象電圧および前記基準電圧をそれぞれ受け、
   前記逐次比較レジスタ回路は、前記ラッチ回路から与えられた信号に基づいて前記データを生成して前記アナログ入力電圧のデジタル変換結果を示すデータを生成する、請求項５記載の半導体集積回路。

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