CN107896112B - 比较器和信号输出方法 - Google Patents

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Abstract

本申请介绍一种比较器。所述比较器可被用于多种应用，包括模数转换器。所述比较器可包括高速放大器、低噪声放大器、控制器和双稳态电路。所述高速放大器在第一时间段被激活，例如，当所述比较器的响应速度相对较慢时。在这个时间段，所述比较器可牺牲一部分抗噪性能。所述低噪声放大器可在第二时间段被激活，例如，当所述比较器输入信号间的差值较小时。所述低噪声放大器可具有足够大的电压增益，以限制决策错误。所述双稳态电路可通过使用锁存器实现，所述双稳态电路用于输出一个等于其供电电压其中一个的输出信号。

Description

比较器和信号输出方法
技术领域
本申请涉及模数转换器领域，特别是涉及一种比较器和信号输出方法。
背景技术
电子电路中的模数转换器可被用于将模拟信号转换至数字域。一个持续逼近型模数转换器(SAR ADC)是模数转换器的一种，通常可以通过在可能的量化水平上进行二分搜索将连续波形信号转换为数字表示。持续逼近型模数转换器利用比较器将采样输入信号电平同数字搜索迭代的结果进行比较。
发明内容
根据本申请的一个技术方案，提供一种比较器。所述比较器可包括第一放大级和第二放大级，所述第一和第二放大级用于接收输入信号；以及双稳态电路，与所述第一和第二放大级耦合，用于提供输出信号，所述输出信号是从两个可选值中选出的；其中，所述第一放大级在第一时间区间驱动所述双稳态电路，所述第二放大级在第二时间区间驱动所述双稳态电路。
在一些实施例中，所述第一放大级具有第一增益，所述第二放大级具有第二增益，其中，所述第二增益大于所述第一增益。
在一些实施例中，所述第一放大级具有第一时间延迟，所述第二放大级具有第二时间延迟，其中，所述第二时间延迟大于所述第一时间延迟。
在一些实施例中，所述比较器还包括共模信号发生器，用于向所述第一和第二放大级提供共模信号，其中，在所述第一和第二时间区间之间所述共模信号变化；或者所述第一时间区间内的所述共模信号与所述第二时间区间内的所述共模信号不同，例如共模信号在所述第一时间区间时的值与在所述第二时间区间时的值不同。
在一些实施例中，所述第一时间区间对应的所述共模信号大于所述第二时间区间对应的所述共模信号，例如共模信号在所述第一时间区间时的值比在所述第二时间区间时的值大。
在一些实施例中，所述比较器还包括模数转换器，用于接收和数值化输出信号。
在一些实施例中，最高有效位(MSB)在所述第一时间区间被获取，最低有效位(LSB)在所述第二时间区间被获取，所述最高有效位(MSB)和最低有效位(LSB)用于表示所述输入信号。
在一些实施例中，所述双稳态电路包括锁存器。
在一些实施例中，所述第一和第二放大级设置为差分结构。
在一些实施例中，所述第一放大级包括单级放大器。
在一些实施例中，所述第二放大级包括多级放大器。
在一些实施例中，所述第一放大级包括至少一个NMOS晶体管。
在一些实施例中，所述第二放大级包括至少一个PMOS晶体管。
根据本申请的另一个技术方案，提供一种信号输出方法，包括：在第一时间区间激活第一放大级；双稳态电路在所述第一放大级的作用下，在所述第一时间区间提供从两个可选值中选出的输出信号；在第二时间区间激活第二放大级；并且所述双稳态电路在所述第二放大级的作用下，在所述第二时间区间提供从所述两个可选值中选出的输出信号。
在一些实施例中，所述激活第一放大级包括：对所述双稳态电路进行预充。
在一些实施例中，所述第一放大级具有第一时间延迟，所述第二放大级具有第二时间延迟，其中所述第二时间延迟大于所述第一时间延迟。其中，时间延迟也可以称为响应延迟。
在一些实施例中，所述方法还包括：使用模数转换器将所述输出信号在多个迭代过程中数值化。
在一些实施例中，所述第一时间区间包括所述多个迭代过程的第一步迭代过程。
在一些实施例中，所述第二时间区间包括所述多个迭代过程的最后一步迭代过程。
在一些实施例中，所述第一放大级具有第一增益，所述第二放大级具有第二增益，其中，所述第二增益大于所述第一增益。
本发明的一个有益效果是，通过使用第一放大级在第一时间区间驱动双稳态电路，使用第二放大级在第二时间区间驱动双稳态电路，可以使比较器在不同时间区间内具有不同的特性，因此可以提高比较器的性能。
上述实施例用于解释说明而不是限制本申请的保护范围。
附图说明
需要指出的是，附图并未按照真实比例绘制。在附图中，在不同的附图中的每个相同的或者基本相同的部件用相同标号表示。为了更清楚的展示，一些部件在某些附图中不作标号。
图1A是模数转换器一个例子的结构框图；
图1B是具有恒定共模信号的输入信号一个例子的示意图；
图1C是具有随时间改变的共模信号的输入信号一个例子的示意图；
图1D是在持续逼近型(SAR)模数转换器迭代运算过程中比较器的延迟的示意图；
图2A是本发明比较器一实施例的结构框图；
图2B是共模信号在SAR模数转换器迭代运算过程中的变化的一个例子的示意图；
图3A是本发明比较器一实施例的电路图；
图3B是图3A中的比较器使用高速放大器的一实施例的示意图；
图3C是图3B中的比较器的多个输出信号的一个例子的示意图；
图3D是图3A中的比较器使用低噪声放大器的一实施例的示意图；
图3E是图3D中的比较器的多个输出信号的一个例子的示意图；
图4是本发明比较器另一实施例的电路图。
具体实施方式
本发明的发明人发现比较器的设计过程，例如持续逼近型(SAR)模数转换器(ADC)的设计过程中存在挑战。随着集成晶体管尺寸的下降(例如，互补金属半导体氧化物CMOS制造节点减小时)，小尺寸的晶体管处理电压应力的能力较弱，因而，需要限制具有此类晶体管的电路的最大电压。由于供电电压的减小，当输入共模信号在预期的工作区间内变化时，比较器的输入装置可能在一个较低的过驱动电压(overdrive voltage)下工作。输入晶体管驱动大电流的能力被减弱，这样就降低了比较器的决策速度。
为了克服上述问题，一些模数转换器采用轨对轨比较器，轨对轨比较器(rail-to-rail comparator)可以较好地适用于较大的共模输入范围。即便在共模输入电压等于或者近似等于其中一条轨的电压(例如，供电电压)时，轨对轨比较器仍然可以正常工作。然而，传统的轨对轨比较器具有明显的局限性，这是由于当高电平功率在接近一轨处线性工作时，比较器的功率消耗较高。
本发明发明人发现，用于通过一系列比较器决策循环迭代(简称“迭代”)的逐次逼近型(SAR)模数转换器(ADC)，通常在起初的迭代过程中(例如，第一次迭代、前两次迭代、前三次迭代或任何合适的次数等)运算速度较慢，而后随着迭代过程的进行变快。造成最初迭代过程中的较差的响应时间的原因在于，当比较器的共模输入电压处于最大值时，比较器中的电流可能不够大以驱动比较器在期望的速度工作。然而，随着共模输入电压的减弱，电流可随之增大，从而使比较器响应得更快。
本发明发明人还发现，在起初的迭代过程中，比较器具有更好的抗噪性能，原因在于，后续迭代中的冗余设计为比较器纠正最先的迭代过程中的决策错误提供了支持。而在后续的迭代过程中，比较器输入端的电压差值很小且没有额外冗余的SAR剩余循环，因此比较器抗噪性能较差。随着比较器输入端电压差值的减小，比较器对噪声信号的灵敏性会变高，此时，即使很小的噪声信号也可能导致比较器的决策错误。
本发明发明人提出一种在SAR ADC的二分搜索循环过程中兼顾处理速度和抗噪性能的比较器。在一些实施例中，在抗噪性能要求不严格时，比较器的输入级可使用高速放大器，而在抗噪性能要求变得严格时，比较器的输入级使用低噪声放大器。当使用高速放大器时，比较器可牺牲部分抗噪性能以提升迅速响应的能力。而当使用低噪声放大器时，比较器可有效限制决策过程中噪声信号的影响。通过这种方式，比较器的运算速度得以提升，而比较器的抗噪性能只在对噪声相对不敏感的电压水平受影响。
在一些实施例中，比较器可以根据比较器接收到的共模信号的幅值选用高速放大器和/或低噪声放大器。例如，在最初的迭代过程中，比较器响应偏慢，此时可提供幅值足够大的共模输入信号，从而激活高速放大器。与之相反，在后续的迭代过程中，比较器对噪声信号较为敏感，此时可提供幅值足够小的共模输入信号，从而激活低噪声放大器。通过这种方式，可以在不牺牲比较器整体抗噪性能的前提下，限制最初几个位数相关联的延迟。
在一些实施例中，比较器可以具有双稳态电路(bi-stable circuit)和多个放大级，包括高速放大器和低噪声放大器。各放大级可接收待比较的输入信号，并且可驱动双稳态电路。根据输入信号之间差值是正的还是负的，双稳态电路可以切换为逻辑0(例如，接地)或者逻辑1(例如，供电电压)。高速放大器可用于提供足够的电流，从而限制比较器的延迟。而低噪声放大器则具有足够大的电压增益效果，从而减少由于噪声信号引起比较器决策错误的可能性。
前述的比较器用于SAR ADC，可以理解的是，此类比较器并不仅限于此领域。相应地，前述的比较器也可以用于其他需比较多个输入信号的情况。
图1A为模数转换器(ADC)一个例子的结构框图，模数转换器100在一些实施例中可以作为逐次逼近型模数转换器(SAR ADC)工作。在这种情况下，ADC 100可从采样电路101中接收输入信号，执行迭代运算直到搜索结果收敛。ADC 100可包括采样电路101、比较器102、SAR逻辑电路104，和数模转换器(DAC)106。在一些实施例中，输入信号Vinput可以是差分信号，虽然各端信号也可交替使用。在此实施例中，采样电路101可包括开关S1和S2，这些开关对差分信号Vinput进行采样。时钟信号CKsample可用于对Vinput的采样过程计时。采集到的信号与数模转换器106的输出结合，得到的结果可以作为输入信号提供给比较器102。当采集到的信号与数模转换器106的输出结合后，使得比较器的输入信号VIP大于VIN时，比较器102可切换至逻辑1，与之相反，当比较器的输入信号VIP小于VIN时，比较器102可切换至逻辑0。可以理解的是，也可以在上述情况中得到相反的逻辑值。比较的结果被存储在SAR逻辑电路104中。SAR逻辑电路104可包括一个N位的寄存器用于存储比较器连续迭代过程中的输出结果。例如，根据第一迭代过程，设置最高有效位(MSB)，最高有效位可被存储于比特位b0。一旦根据比较结果设置b0，数模转换器106可将包括比特位b0、b1、bN-1的数字值转换为模拟信号。在第二步迭代过程中，新转换的模拟信号与采集到的输入信号结合并使用比较器102比较，比较器102的输出结果存储在SAR寄存器的b1位上。再一次的，数模转换器106可将包括b0、b1、bN-1的比特位的更新后的数字值转换为模拟信号，并继续迭代过程，直到比特位bN-1上的最小有效位被确定。得到的数字即为输入信号的数字表示。迭代过程可由时钟信号CLK计时。
在一些实施例中，比较器的输入信号在SAR ADC的整个迭代运算过程中具有恒定的共模信号。图1B展示了输入信号具有恒定的共模信号的一个例子。如图所示，输入信号VIN和VIP是比较器102的输入信号，它们的共模信号VCM，等于它们的平均值，在SAR ADC的整个迭代运算过程中保持不变。每一步迭代过程后，VIP和VIN之间的差值ΔV逐渐减小，例如，从ΔV1减小到ΔV2，当VIN大于VIP时比较器输出逻辑0，而当VIN小于VIP时比较器输出逻辑1。此方案易于实行，但可能导致数模转换器106较大的功率消耗，这可能是由于在整个迭代循环的过程中改变电压并因此改变存储在DAC 106的电容器中的电荷所需的总能量的升高。
为了解决上述问题，在一些实施例中，一个随时间改变的共模信号可被加入到差分输入信号中。通过这种方式，在SAR迭代过程中用于改变电容电荷的总能量的需求可被降低，从而减少被DAC吸收的功率。在一些实施例中，共模信号可随SAR ADC的迭代运算过程改变，例如，共模信号可在SAR ADC的迭代运算过程中逐渐衰减。图1C为随时间改变的共模信号的一个例子的示意图。如图所示，差分输入信号的共模信号(正比于VIN+VIP的部分)在SARADC第一步迭代前可等于VCM，随后逐渐减小。因此，VIN和VIP的平均值也就逐渐减小。正如图1B中的例子所示，当VIN比VIP大时，输出逻辑0，当VIN比VIP小时，输出逻辑1，当然，也可以使用相反的输出逻辑值。从图1C还可以看出，VIN和VIP的差值ΔV的绝对值随二分搜索的过程逐渐减小。例如，图中所示ΔV2小于ΔV1。由于差值ΔV在一开始时较大，相对来说，比较器在最初的迭代过程中可对噪声信号不敏感。也就是说，即使出现噪声信号，该噪声信号也不太可能引起比较器的决策失误。而随着差值ΔV的减小，比较器会变得对噪声信号更为敏感，此时可能会产生决策失误。
然而，比较器引起的延迟在最初的迭代过程中可能较为严重，而随着二分搜索的进行逐渐减小。最初的迭代过程中引入的延迟的原因在于，由于共模信号较大，限制了通过比较器的电流，从而使得比较器响应较慢。图1D展示了SAR ADC整个迭代过程的延迟时间示意图。曲线120表示比较器102的延迟。在一些情况下，如图所示，在第一步迭代运算过程中延迟严重，而在随后的迭代过程中逐渐减小。在图示的例子中，第一步迭代过程的延迟大约比后续迭代过程大两个数量级。
本发明发明人发现，需要折中考虑比较器延迟和噪声灵敏度。在一些情况下，比较器可以被设置为以一部分抗噪性能减弱为代价换取响应速度的提升，这种设置可以被用于比较器响应较慢的情况下，例如SAR ADC的最初迭代运算过程中。在另一些情况下，比较器可以被设置为提升抗噪性能，这种设置可以被用于比较器对噪声较为敏感的情况下，例如SAR ADC后续的迭代过程中。
相应地，比较器可以被设置为按至少两种模式运行。在第一模式下，在此称为“高速模式”，比较器可以使用高速放大器，可降低一些信噪比以换取更快的响应速度。在一些实施例中，高速放大器可以被用在SAR ADC最初的迭代过程中。在第二模式下，在此称为“低噪声模式”，比较器可使用低噪声放大器，降低一些响应速度，以抑制噪声信号的影响。在一些实施例中，低噪声放大器可以被用在SAR ADC后续的迭代过程中。可以理解的是，虽然上述实施例提到在最初的迭代过程中使用高速放大器以及在后续的迭代过程中使用低噪声放大器时，比较器的设置方式在整个运算过程中并不仅限于此两种设置，相反的设置以及其他替代设置也可以被使用。
图2A展示比较器运行在上述不同模式下的一个例子。比较器202在电路中的作用与图1A中的比较器102类似。比较器202可以包括低噪声放大器210、高速放大器212、控制器214、双稳态电路216。可选地，比较器202与共模信号(CM)发生器118耦合。在一些实施例中，CM发生器118可以向比较器202的两个输入端子提供共模信号。此外，CM发生器118可以用于改变共模信号的幅值，从而使得比较器在一特定时间段内使用高速放大器，而在另一时间段内使用低噪声放大器。例如，在SAR ADC最初的迭代过程中，CM发生器可提供一个较大的共模信号，从而激活高速放大器212，而在后续的迭代过程中，可提供一个较小的共模信号，从而激活低噪声放大器210。
高速放大器212可具有较快的响应速度。例如，高速放大器212的响应速度可以包括响应时间小于50ps、30ps、20ps、10ps或者1ps的放大器。低噪声放大器210具有低噪声灵敏度，例如，低噪声放大器210可包括具有较高电压增益(例如，大于5、10、20或者30)的放大器。在一些实施例中，低噪声放大器210可以包括多级放大器。
控制器214可向高速放大器212和低噪声放大器210提供时间参考信号，例如，控制器214可以产生时钟信号CLK。在一些实施例中，控制器214，而不是CM发生器118，可被用于激活高速放大器212和/或低噪声放大器210。在这种情况下，控制器214可以驱动栅电路从而激活需要的放大器，具体方法见下文。在其他一些实施例中，高速放大器和低噪声放大器也可以不通过使用控制器214激活。
双稳态电路216可以用于接收较低供电电压(例如，接地)和较高供电电压之间的信号，并且其输出信号等于较低供电电压和较高供电电压其中之一。在如图2A所示的实施例中，可以将低噪声放大器210或者高速放大器212的输出信号，或者两者的结合作为双稳态电路216的接收信号。例如，如果接收信号大于阈值，等于或者接近较高供电电压的信号将被输出，与之相反，如果接收信号小于阈值，等于或者接近较低供电电压的信号将被输出。在一些实施例中，该阈值可以被设置为较低供电电压和较高供电电压的中值，在另一些实施例中，该阈值可以被设置为零。双稳态电路216可以以任何合适的形式实现，例如，使用锁存器实现。
如同在对CM发生器118描述中提到的，共模信号的幅值可以在SAR ADC的整个迭代过程中变化。图2B展示了在一些实施例中共模信号变化的例子。如图所示，共模信号在对应第一步迭代的过程中较大，此时最高有效位(MSB)b0被设置，在这个过程中，高速放大器处于激活状态。与之相反，共模信号在对应最后一步迭代的过程中较小(例如，近似为零)，此时最低有效位(LSB)bN-1被设置，在这个过程中，低噪声放大器处于激活状态。在其他中间迭代计算过程中，根据ADC的延迟不同，高速放大器和低噪声放大器其中之一处于激活状态，或者两者均被激活。例如，比较器可以在第一步、第二步、第三步、第四步或者其他任何合适的迭代过程之后激活低噪声放大器。
在一些实施例中，比较器202可通过使用集成电路实现，可使用任何合适的晶体管。例如，比较器202可以使用金属氧化物半导体场效应管(MOSFETs)、双极结型晶体管(BJTs)、结型场效应晶体管(JFET)或它们的适当的组合形式。在一些实施例中，高速放大器212可以通过具有较大输出电流的放大器实现，该放大器可以提升比较器的响应速度。在一些实施例中，高速放大器212可以使用NMOS晶体管。在一些实施例中，与PMOS晶体管相比，NMOS晶体管可驱动更大的电流。这是由于在使用一些特定材料(例如，硅)的情况下，电子比空穴(hole)有更大的移动性。然而，可以理解的是，在实际的应用中，并不仅限于以上的实现形式，PMOS晶体管或者其他类型的晶体管或者其组合也可以替换或者配合使用。在一些实施例中，低噪声放大器210可以通过使用多级放大器实现，从而提升电压增益以及提升信号对噪声的幅值比。
图3A所示的电路展示了比较器202的的一种实现形式。比较器302可以接收供电电压VDD，VDD可小于1V、0.95V、0.9V、0.85V、0.8V或者其他合适的电压值，较低供电电压可被设置为接地。然而，在其他一些实施例中，也可以使用负的供电电压。高速放大器可包括晶体管M1、M2和M3，晶体管M1和M2共同形成差分共源放大级。晶体管M3可被用于对应时钟信号CLKB偏置M1和M2，具体方法见后文。低噪声放大器可包括晶体管M14、M15、M16、M4和M5，以及电容C。晶体管M15和M16可共同形成差分共源放大器。在所示的例子中，晶体管M15和M16是PMOS晶体管，在其他一些实施例中，NMOS晶体管也可以被使用。晶体管M14可对应时钟信号CLK偏置晶体管M15和M16。时钟信号CLK和CLKB可以是同相或反相的。晶体管M15和M16可作为低噪声放大器210的第一放大级工作，而M4和M5设置为共源结构，可作为第二放大级工作。
高速放大器210的输出端子以及低噪声放大器212的输出端子，可连接至节点Y和Y’。节点Y和Y’可以是双稳态电路的输入节点，双稳态电路包括晶体管M6、M7、M8和M9。在一些实施例中，这些晶体管可以连接形成锁存器(latch)。这样一来，根据VIN和VIP的差值的不同，这些晶体管的输出电压或者等于VDD、或者等于0。当输出电压在节点X处等于VDD时，晶体管可在节点X’输出一个等于0的电压。缓冲器B可用于将电压输出至输出端子ON和OP。晶体管M10、M11、M12、M13、M17和M18可被用于预充电，详见后文。
请参阅图2B，CM发生器118提供的共模信号在最初阶段较大。此处“较大”一词代表一个足够大的电压值，以激活高速放大器212并且关闭低噪音放大器210。例如，如果VDD等于0.85V，初始共模信号可被设置为约等于0.5V，在这种情况下，晶体管M1和M2在第一步迭代过程中可在阈值之上工作，从而激活高速放大器。与之相反，晶体管M15和M16在第一步迭代过程中可在阈值之下工作，从而使低噪声放大器保持未激活状态。
图3B展示了比较器302在第一步迭代过程中的例子。在第一步迭代过程中，比较器可分为两个工作阶段，第一阶段为“预充电阶段”，第二阶段为“决策阶段”。在预充电阶段，晶体管M10、M11、M12以及M13处于激活状态，可使得节点Y、X、X’以及Y’的电压接近于VDD。这些晶体管可在时钟信号CLKB等于0时被激活。图3C展示了电压VX、VX’、VY和VY’在节点X、X’、Y和Y’的示意图。如图所示，预充电阶段可在时刻t1之前出现，在t1处，时钟信号CLKB可切换至1，从而关闭晶体管M10、M11、M12和M13，并且激活晶体管M3。在决策阶段，即t1时刻后发生的阶段，晶体管M1和M2被晶体管M3偏置，并根据VIP和VIN的差值电压确定节点Y和Y’处的电压。例如，如果VIN大于VIP，VY可以比VY’更快的速度下降，如图3C所示。当VY和VY’的差值电压足够大时，双稳态电路被触发，电压VX’和VX分别收敛至VDD和0。双稳态电路触发的时刻在图3C中以t2表示。反之亦然，即如果VIN小于VIP，电压VX’和VX分别收敛至0和VDD。参阅图1D，曲线122展示了比较器302的时间延迟。如图所示，在第一步迭代过程中的时间延迟明显比曲线120的低，这是由于使用了高速放大器。
在后续的迭代过程中，例如，从第二步、第三步、第四步或者其他适当的迭代过程开始，共模信号的幅值降低至可以激活低噪声放大器并且关闭高速放大器。图3D展示了比较器302使用低噪声放大器的情况。每个迭代过程可根据CLK电平，被分为预充阶段和决策阶段。在预充阶段，晶体管M17和M18开启，从而使得节点Z和Z’处的电压近似于0，如图3E所示。晶体管M17和M18在时钟信号CLK等于1时打开。在t1’时刻，时钟信号CLK切换为0，比较器进入决策阶段。在此阶段，晶体管M14可偏置晶体管M15和M16，M15和M16驱动电流进入电容C。电容C两端的电压又进一步驱动晶体管M4和M5，因此，晶体管M15和M16形成低噪声放大器的第一放大级，而晶体管M4和M5形成低噪声放大器的第二放大级。
若VIN大于VIP，VZ可以比VZ’更快的速度上升，如图3E所示。作为响应，VY可以比VY’更快的速度下降。当VY和VY’的差值足够大时，双稳态电路被触发，电压VX’和VX可分别收敛至VDD和0。图3E中双稳态电路的触发时刻为t2’。反之亦然，即若VIN小于VIP，电压VX’和VX可分别收敛至0和VDD。当低噪声放大器处于激活状态时，即使VIP和VIN之间的差值很小，由于低噪声放大器提供了一个较大的电压增益，噪声信号的影响也可得到限制。在本实施例中，当共模信号较大时使用高速放大器，而当共模信号较小时使用低噪声放大器，在其他一些实施例中，也可以使用相反的逻辑设置，例如在高速放大器使用PMOS晶体管而低噪声放大器的第一放大级使用NMOS晶体管的例子中。
正如在对图2A的描述中提到的，在一些实施例中，也可以不使用共模信号去激活/禁用高速放大器和低噪声放大器，而是使用控制器214。图4展示了使用控制器214激活比较器中的高速放大器和低噪声放大器的情况。在一些实施例中，控制器214提供控制信号EN1和EN2。控制信号EN1可在高速放大器处于激活状态时启用门G1，而控制信号EN2可在低噪声放大器处于激活状态时启用门G2。通过这种方式，CM发生器118可不再使用。
上述装置和技术方案可单独实施，也可配合使用，或者在除上述各实施例以外的其他情况下使用。以上所述本发明的各实施方式并非限制本发明的范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
在权利要求中使用诸如“第一”，“第二”，“第三”等顺序术语来修饰权利要求元素本身并不意味着一个权利要求要素相对于另一个或时间的任何优先权，优先级或顺序，而是仅仅被用作标签来区分具有某个名称的一个权利要求要素与具有相同名称的另一元素。
此外，这里使用的措辞和术语是为了描述的目的，不应被视为限制。“包含”，“包含”，“具有”，“包含”或“涉及”及类似的描述意在包括其后列出的项目及其等同物以及附加项目。
“耦合”或“连接”的使用意指通过彼此直接连接或通过中间部件直接相连的电路元件或信号。

Claims (15)

1.一种比较器，其特征在于，包括：
第一放大级和第二放大级，所述第一放大级和所述第二放大级用于接收输入信号；以及
双稳态电路，与所述第一放大级和所述第二放大级耦合，用于提供输出信号，所述输出信号是从两个可选值中选出的；
其中，所述第一放大级用于在第一时间区间驱动所述双稳态电路，所述第二放大级用于在第二时间区间驱动所述双稳态电路；
共模信号被提供给所述第一放大级和所述第二放大级；所述第一时间区间对应的所述共模信号大于所述第二时间区间对应的所述共模信号；
所述第一放大级的响应速度比所述第二放大级的响应速度快。
2.如权利要求1所述的比较器，其特征在于，所述第一放大级具有第一增益，所述第二放大级具有第二增益，其中，所述第二增益大于所述第一增益。
3.如权利要求1所述的比较器，其特征在于，还包括共模信号发生器，用于向所述第一和第二放大级提供共模信号。
4.如权利要求1所述的比较器，其特征在于，所述比较器是模数转换器的一部分，所述模数转换器用于接收和数字化所述输入信号，所述模数转换器是持续逼近型模数转换器SAR ADC。
5.如权利要求1或者4所述的比较器，其特征在于，最高有效位在所述第一时间区间被所述比较器获取，最低有效位在所述第二时间区间被所述比较器获取，所述最高有效位和所述最低有效位用于表示所述输入信号。
6.如权利要求1所述的比较器，其特征在于，所述双稳态电路包括锁存器。
7.如权利要求1所述的比较器，其特征在于，所述第一放大级和所述第二放大级分别设置为差分结构。
8.如权利要求1所述的比较器，其特征在于，所述第一放大级包括单级放大器。
9.如权利要求1所述的比较器，其特征在于，所述第二放大级包括多级放大器。
10.如权利要求1所述的比较器，其特征在于，所述第一放大级包括至少一个NMOS晶体管；
和/或，所述第二放大级包括至少一个PMOS晶体管。
11.一种信号输出方法，其特征在于，包括：
在第一时间区间激活第一放大级,所述第一放大级接收输入信号；
双稳态电路在所述第一放大级的作用下，在所述第一时间区间提供从两个可选值中选出的输出信号；
在第二时间区间激活第二放大级；所述第二放大级接收所述输入信号；
所述双稳态电路在所述第二放大级的作用下，在所述第二时间区间提供从所述两个可选值中选出的输出信号；
共模信号被提供给所述第一放大级和所述第二放大级；所述第一时间区间对应的所述共模信号大于所述第二时间区间对应的所述共模信号；
所述第一放大级的响应速度比所述第二放大级的响应速度快。
12.如权利要求11所述的方法，其特征在于，所述激活第一放大级的步骤包括：对所述双稳态电路进行预充电。
13.如权利要求11所述的方法，其特征在于，使用模数转换器将所述输入信号在多个迭代过程中数字化。
14.如权利要求13所述的方法，其特征在于，所述第一时间区间包括执行所述多个迭代过程中的第一步迭代过程的时间；
和/或，所述第二时间区间包括执行所述多个迭代过程中的最后一步迭代过程的时间。
15.如权利要求11所述的方法，其特征在于，所述信号输出方法在持续逼近型模数转换器SAR ADC中执行。
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