JP2016039586A - アナログデジタル変換回路、電子回路、および、アナログデジタル変換回路の制御方法 - Google Patents
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Abstract
【課題】アナログデジタル変換回路のＡＤ変換精度を向上させる。【解決手段】判定部は、２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する。電圧制御部は、前記２つの入力電圧のうち前記判定部により高いと判定された方の降圧と前記２つの入力電圧のうち前記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する。更新部は、前記２つの入力電圧のそれぞれを前記制御信号に従って昇圧または降圧した新たな入力電圧により更新する。【選択図】図２
Description
本技術は、アナログデジタル変換回路、電子回路、および、アナログデジタル変換回路の制御方法に関する。詳しくは、コンパレータを備えるアナログデジタル変換回路、電子回路、および、アナログデジタル変換回路の制御方法に関する。
従来より、アナログ信号をデジタル信号に変換して処理する電子装置には、アナログ信号をデジタル信号に変換するためにアナログデジタル変換回路が設けられている。特に消費電力やサイズの小さなアナログデジタル変換回路として、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）が広く用いられている。
このＳＡＲＡＤＣには、コンパレータ、論理回路およびＤＡＣ（Digital to Analog Converter）などが設けられる（例えば、非特許文献１参照。）。この構成において、変換対象の電圧ＶｉｎとＤＡＣからの電圧ＶＤＡＣとがコンパレータに入力されると、そのコンパレータは、それらの入力電圧の大小関係を判定する。論理回路は、その判定結果に基づいてＤＡＣを制御して、電圧ＶＤＡＣを昇圧または降圧させる。
"逐次比較型ＡＤＣについて理解する"、［online］、マキシム・ジャパン株式会社、［平成２６年６月１８日検索］、インターネット<URL: http://pdfserv.maximintegrated.com/jp/an/A4506J.pdf>
しかしながら、上述の従来技術では、コンパレータに入力される２つの入力電圧（ＶｉｎおよびＶＤＡＣ）の一方（ＶＤＡＣ）のみを論理回路が制御するため、その制御の際に、それらの入力電圧のコモン電圧Ｖｃｍが変動する。ここで、コンパレータでは、一般に、同相利得をＡｃｍとして、コモン電圧Ｖｃｍにより、Ｖｃｍ×Ａｃｍの入力オフセット電圧が生じる。このため、コモン電圧Ｖｃｍの変動により入力オフセット電圧が変動し、その入力オフセット電圧の変動によりコンパレータが誤動作するおそれがある。
例えば、差動利得をＡｖとして、入力オフセット電圧が発生しない際にコンパレータがＡｖ×１／２（Ｖｉｎ−ＶＤＡＣ）の電圧を出力する場合を想定する。このコンパレータに―＋１．４ＶのＶｉｎが入力され、ＤＡＣがＶＤＡＣを＋１．５Ｖに昇圧すると、オフセット電圧が発生しなければ、差動成分により生じる電圧は、−０．０５×Ａｖの負の値となる。ところが、実際には＋１．４５×Ａｃｍの正の入力オフセット電圧が発生するため、Ａｃｍが比較的大きいと、この入力オフセット電圧によりコンパレータの出力が正の値となり、誤った判定結果が得られるおそれがある。
このような誤動作が生じるとＳＡＲＡＤＣのＡＤ変換精度が低下する。同相利得Ａｃｍが十分に小さいコンパレータや、入力オフセット電圧を補償する回路を内蔵したコンパレータを用いれば、上述の誤動作を防止することができるが、そのようなコンパレータは消費電力やコストが高いことが多い。したがって、アナログデジタル変換回路のＡＤ変換精度を向上させることが困難である。
本技術はこのような状況に鑑みて生み出されたものであり、アナログデジタル変換回路のＡＤ変換精度を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定部と、上記２つの入力電圧のうち上記判定部により高いと判定された方の降圧と上記２つの入力電圧のうち上記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御部と、上記２つの入力電圧のそれぞれを上記制御信号に従って昇圧または降圧した電圧により更新する更新部とを具備するアナログデジタル変換回路、および、その制御方法である。これにより、２つの入力電圧のうち高いと判定された方が降圧され、高いと判定されなかった方が昇圧されるという作用をもたらす。
また、この第１の側面において、上記電圧制御部は、所定の変換精度が要求された場合には上記降圧および上記昇圧の一方を指示する上記制御信号を生成し、上記所定の変換精度より高い精度が要求された場合には上記降圧および上記昇圧の両方を指示する上記制御信号を生成してもよい。これにより、所定の変換精度が要求された場合には降圧および昇圧の一方が指示され、所定の変換精度より高い精度が要求された場合には降圧および昇圧の両方が指示されるという作用をもたらす。
また、この第１の側面において、複数のタイミングのそれぞれにおいて上記判定結果を示すビットを信号ビットとして生成して出力し、上記複数のタイミングと異なるタイミングにおいて上記判定結果を示すビットを冗長ビットとして生成して出力する出力部と、上記冗長ビットに基づいて上記信号ビットのそれぞれにおけるエラーを補償するエラー補償部とをさらに具備してもよい。これにより、冗長ビットに基づいて信号ビットのそれぞれにおけるエラーが補償されるという作用をもたらす。
また、この第１の側面において、上記更新部は、上記２つの入力電圧を減衰させる減衰部をさらに備えてもよい。これにより、２つの入力電圧が減衰されるという作用をもたらす。
また、この第１の側面において、上記更新部は、上記２つの入力電圧の一方を保持する第１コンデンサと、上記２つの入力電圧の他方を保持する第２のコンデンサと、上記第１および第２のコンデンサのそれぞれの電荷量の制御により上記昇圧または上記降圧を行う電荷量制御部とを備えてもよい。これにより、第１および第２のコンデンサのそれぞれの電荷量の制御により昇圧または降圧が行われるという作用をもたらす。
また、この第１の側面において、上記電圧制御部は、上記制御信号を複数回生成し、当該制御信号を生成するたびに上記昇圧および上記降圧のそれぞれにおける制御量を減少させてもよい。これにより、制御信号が生成されるたびに制御量が減少するという作用をもたらす。
また、本技術の第２の側面は、２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定部と、上記２つの入力電圧のうち上記判定部により高いと判定された方の降圧と上記２つの入力電圧のうち上記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御部と、上記２つの入力電圧のそれぞれを上記制御信号に従って昇圧または降圧した電圧により更新する更新部と、上記判定結果を示すビットからなるデータを処理する処理部とを具備する電子装置である。これにより、所定の変換精度が要求された場合には降圧および昇圧の一方が指示され、所定の変換精度より高い精度が要求された場合には降圧および昇圧の両方が指示されるという作用をもたらす。
本技術によれば、アナログデジタル変換回路のＡＤ変換精度を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（入力電圧の昇圧と降圧とを行う例）
２．第２の実施の形態（イネーブル信号に従って入力電圧の昇圧と降圧とを行う例）
３．第３の実施の形態（減衰コンデンサを設けて入力電圧の昇圧と降圧とを行う例）
４．第４の実施の形態（冗長コンデンサを設けて入力電圧の昇圧と降圧とを行う例）
１．第１の実施の形態（入力電圧の昇圧と降圧とを行う例）
２．第２の実施の形態（イネーブル信号に従って入力電圧の昇圧と降圧とを行う例）
３．第３の実施の形態（減衰コンデンサを設けて入力電圧の昇圧と降圧とを行う例）
４．第４の実施の形態（冗長コンデンサを設けて入力電圧の昇圧と降圧とを行う例）
＜１．第１の実施の形態＞
［受信装置の構成例］
図１は、実施の形態における受信装置１００の一構成例を示すブロック図である。この受信装置１００は、無線信号を受信する装置であり、ＲＦ（Radio Frequency）部１１０、サンプリングクロック生成回路１２０および受信回路１３０を備える。また、受信装置１００は、アナログデジタル変換回路２００を備える。
［受信装置の構成例］
図１は、実施の形態における受信装置１００の一構成例を示すブロック図である。この受信装置１００は、無線信号を受信する装置であり、ＲＦ（Radio Frequency）部１１０、サンプリングクロック生成回路１２０および受信回路１３０を備える。また、受信装置１００は、アナログデジタル変換回路２００を備える。
ＲＦ部１１０は、アンテナなどを介して無線信号を受信するものである。このＲＦ部１１０は、受信したアナログの無線信号を増幅してアナログデジタル変換回路２００に信号線１１９を介して供給する。
サンプリングクロック生成回路１２０は、アナログ信号をデジタル信号に変換するタイミングを示すサンプリングクロック信号ＳＡＭＰ_ＣＬＫを生成するものである。このサンプリングクロック生成回路１２０は、生成したサンプリングクロック信号ＳＡＭＰ_ＣＬＫをアナログデジタル変換回路２００に信号線１２９を介して供給する。
アナログデジタル変換回路２００は、ＲＦ部１１０からのアナログ信号をデジタル信号に変換するものである。このアナログデジタル変換回路２００は、サンプリングクロック信号ＳＡＭＰ_ＣＬＫに同期して、アナログ信号をデジタル信号に変換し、信号線２０９を介して受信回路１３０に供給する。
受信回路１３０は、デジタル信号に対して所定の受信処理を行うものである。例えば、重畳されたデータを取り出す復調処理や、暗号化されたデータを復号する復号処理などが受信処理として行われる。
なお、アナログデジタル変換回路２００を受信装置１００に設ける構成としているが、アナログ信号をデジタル信号に変換して処理する電子装置であれば、受信装置１００以外の装置にアナログデジタル変換回路２００を設けてもよい。例えば、撮像装置や表示装置にアナログデジタル変換回路２００を設ける構成とすることもできる。なお、受信装置１００は、特許請求の範囲に記載の電子装置の一例である。
［アナログデジタル変換回路の構成例］
図２は、第１の実施の形態におけるアナログデジタル変換回路２００の一構成例を示すブロック図である。このアナログデジタル変換回路２００は、デジタルアナログ変換部３００、コンパレータ４００、保持部２１０、コンパレータ制御クロック生成部２２０、ホールド制御信号生成部２３０および電圧制御部５００とを備える。
図２は、第１の実施の形態におけるアナログデジタル変換回路２００の一構成例を示すブロック図である。このアナログデジタル変換回路２００は、デジタルアナログ変換部３００、コンパレータ４００、保持部２１０、コンパレータ制御クロック生成部２２０、ホールド制御信号生成部２３０および電圧制御部５００とを備える。
デジタルアナログ変換部３００は、電圧制御部５００からのデジタルの電圧制御信号を電圧に変換して、その電圧によりコンパレータ４００の入力電圧を更新するものである。このデジタルアナログ変換部３００には、ＲＦ部１１０からのアナログ信号と、サンプリングクロック信号ＳＡＭＰ_ＣＬＫと、電圧制御部５００からの電圧制御信号とが入力される。ここで、アナログ信号は、例えば差動信号であり、正相入力電圧Ｖｉｎｐと逆相入力電圧Ｖｉｎｎとを含む。なお、アナログ信号は、差動信号でなくシングルエンド信号でもよい。この場合には、デジタルアナログ変換部３００には、差動信号の代わりに、シングルエンド信号と電位とが入力される。
デジタルアナログ変換部３００は、サンプリング期間において、最初の電圧制御信号に従って、正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎを保持（言い換えれば、サンプリング）してコンパレータ４００に供給する。ここで、サンプリング期間は、例えば、サンプリングクロック信号ＳＡＭＰ_ＣＬＫがハイレベルの期間である。また、デジタルアナログ変換部３００は、サンプリング期間以外の期間に電圧制御信号が供給されると、その電圧制御信号に従って正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎを更新する。なお、デジタルアナログ変換部３００は、特許請求の範囲に記載の更新部の一例である。
コンパレータ制御クロック生成部２２０は、コンパレータ４００が動作するタイミングを示すコンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫを生成するものである。このコンパレータ制御クロック生成部２２０は、例えば、サンプリングクロック信号ＳＡＭＰ_ＣＬＫがローレベルである期間内において、その信号より周波数の高いクロック信号をコンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫとして生成する。コンパレータ制御クロック生成部２２０は、生成したコンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫをコンパレータ４００に供給する。
コンパレータ４００は、コンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫに同期して正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎを比較し、それらの一方が他方より高いか否かを判定するものである。このコンパレータ４００は、正相出力電圧Ｖｏｕｔｐおよび逆相出力電圧Ｖｏｕｔｎからなる判定結果を生成して保持部２１０およびホールド制御信号生成部２３０に供給する。
ホールド制御信号生成部２３０は、コンパレータ４００からの判定結果を保持するタイミングを示すホールド制御信号を生成するものである。ホールド制御信号生成部２３０は、サンプリングクロック信号ＳＡＭＰ_ＣＬＫと正相出力電圧Ｖｏｕｔｐおよび逆相出力電圧Ｖｏｕｔｎとから、互いに異なるタイミングを示すホールド制御信号ＨＯＬＤ_０乃至ＨＯＬＤ_５を生成する。ここで、ホールド制御信号ＨＯＬＤ_ｉ（ｉは０乃至５の整数）は、ｉ番目の判定結果を保持するタイミングを示す信号である。これらの信号により、６ビットのデジタル信号が保持部２１０に保持される。ホールド制御信号生成部２３０は、生成したホールド制御信号を保持部２１０および電圧制御部５００に供給する。
保持部２１０は、ホールド制御信号の示すタイミングにおいて、コンパレータ４００からの判定結果を示すビットを生成して保持するものである。保持部２１０は、保持したビットを受信回路１３０および電圧制御部５００に供給する。
電圧制御部５００は、電圧制御信号により正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎを制御するものである。この電圧制御部５００は、最初のホールド制御信号ＨＯＬＤ_０の示すタイミングにおいて、サンプリングを指示する電圧制御信号を生成する。また、ホールド制御信号ＨＯＬＤ_１乃至ＨＯＬＤ_４のそれぞれの示すタイミングにおいて、正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎのうち高い方の降圧と、そうでない方の昇圧とを指示する電圧制御信号を生成する。また、最後のホールド制御信号ＨＯＬＤ_５の示すタイミングにおいて、電圧制御部５００は、正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎのうち高くない方の昇圧を指示する電圧制御信号を生成する。
ここで、ＨＯＬＤ_２以降の電圧制御信号のそれぞれの指示する電圧の制御量には、前回の半分の値が設定される。例えば、ＨＯＬＤ_１の示すタイミングにおいて、高い方に−１／４Ｖｒｅｆを印加し、高くない方に＋１／４Ｖｒｅｆを印加するための制御信号が生成される。次のＨＯＬＤ_２の示すタイミングにおいて、高い方に−１／８Ｖｒｅｆを印加し、高くない方に＋１／８Ｖｒｅｆを印加するための制御信号が生成される。ＨＯＬＤ_３以降も、同様に前回の半分の制御量が設定される。
このように、正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎの高い方を降圧しつつ、高くない方を昇圧する制御により、次の式で表されるコモン電圧Ｖｃｍの変動が抑制される。
Ｖｃｍ＝１／２（Ｖｉｎｐ＋Ｖｉｎｎ） ・・・式１
Ｖｃｍ＝１／２（Ｖｉｎｐ＋Ｖｉｎｎ） ・・・式１
ここで、コンパレータの正相出力電圧Ｖｏｕｔｐは、次の式により表される。
Ｖｏｕｔｐ＝１／２Ａｖ（Ｖｉｎｐ−Ｖｉｎｎ）＋１／２Ａｃｍ（Ｖｉｎｐ＋Ｖｉｎｎ）
＝１／２Ａｖ（Ｖｉｎｐ−Ｖｉｎｎ）＋Ａｃｍ×Ｖｃｍ ・・・式２
上式において、Ａｖは、差動利得であり、Ａｃｍは同相利得である。また、Ａｃｍ×Ｖｃｍは、入力オフセット電圧である。
Ｖｏｕｔｐ＝１／２Ａｖ（Ｖｉｎｐ−Ｖｉｎｎ）＋１／２Ａｃｍ（Ｖｉｎｐ＋Ｖｉｎｎ）
＝１／２Ａｖ（Ｖｉｎｐ−Ｖｉｎｎ）＋Ａｃｍ×Ｖｃｍ ・・・式２
上式において、Ａｖは、差動利得であり、Ａｃｍは同相利得である。また、Ａｃｍ×Ｖｃｍは、入力オフセット電圧である。
式２より、コモン電圧Ｖｃｍの変動を抑制すると、コンパレータ４００の入力オフセット電圧の変動が抑制され、コンパレータ４００の誤動作が防止される。
［デジタルアナログ変換部の構成例］
図３は、第１の実施の形態におけるデジタルアナログ変換部３００の一構成例を示すブロック図である。このデジタルアナログ変換部３００は、正相側スイッチ３１１および逆相側スイッチ３１２と、正相側スイッチ３２１乃至３２５と、正相側コンデンサアレイ３３０と、逆相側コンデンサアレイ３４０と、逆相側スイッチ３５１乃至３５５とを備える。正相側コンデンサアレイ３３０は、正相側コンデンサ３３１、３３２、３３３、３３４および３３５を備える。逆相側コンデンサアレイ３４０は、逆相側コンデンサ３４１、３４２、３４３、３４４および３４５を備える。
図３は、第１の実施の形態におけるデジタルアナログ変換部３００の一構成例を示すブロック図である。このデジタルアナログ変換部３００は、正相側スイッチ３１１および逆相側スイッチ３１２と、正相側スイッチ３２１乃至３２５と、正相側コンデンサアレイ３３０と、逆相側コンデンサアレイ３４０と、逆相側スイッチ３５１乃至３５５とを備える。正相側コンデンサアレイ３３０は、正相側コンデンサ３３１、３３２、３３３、３３４および３３５を備える。逆相側コンデンサアレイ３４０は、逆相側コンデンサ３４１、３４２、３４３、３４４および３４５を備える。
正相側スイッチ３１１は、サンプリングクロック信号ＳＡＭＰ_ＣＬＫに従って、正相入力電圧Ｖｉｎｐを正相側コンデンサアレイ３３０に入力するものである。この正相側スイッチ３１１の一端は、ＲＦ部１１０に接続され、他端は正相側コンデンサアレイ３３０とコンパレータ４００の非反転入力端子とに接続される。
逆相側スイッチ３１２は、サンプリングクロック信号ＳＡＭＰ_ＣＬＫに従って、逆相入力電圧Ｖｉｎｎを逆相側コンデンサアレイ３４０に入力するものである。この逆相側スイッチ３１２の一端は、ＲＦ部１１０に接続され、他端は逆相側コンデンサアレイ３４０とコンパレータ４００の反転入力端子とに接続される。
これらの正相側スイッチ３１１および逆相側スイッチ３１２は、サンプリングクロック信号ＳＡＭＰ_ＣＬＫに従って端子間を開閉する。例えば、正相側スイッチ３１１および逆相側スイッチ３１２は、サンプリングクロック信号ＳＡＭＰ_ＣＬＫがハイレベルであれば閉状態に移行し、ローレベルであれば開状態に移行する。
正相側スイッチ３２１乃至３２５は、電圧制御信号に従って正相側コンデンサ３３１乃至３３５に、異なる２つの参照電位のいずれかを接続するものである。低い方の参照電位として、例えば、接地電位が参照される。高い方の参照電位として、例えば、接地電位より高い電位Ｖｒｅｆが参照される。また、電圧制御信号は、それぞれ１ビットの電圧制御信号ＤＡＣｐ１乃至ＤＡＣｐ５と、それぞれ１ビットの電圧制御信号ＤＡＣｎ１乃至ＤＡＣｎ５とを含む。
正相側スイッチ３２ｊ（ｊは、１乃至５の整数）は、例えば、電圧制御信号ＤＡＣｐｊがハイレベルである場合に正相側コンデンサ３３ｊに高い方の参照電圧Ｖｒｅｆを接続し、ローレベルである場合に低い方の参照電圧（接地電圧）を接続する。
逆相側スイッチ３５１乃至３５５は、電圧制御信号に従って逆相側コンデンサ３４１乃至３４５に、異なる２つの参照電位のいずれかを接続するものである。逆相側スイッチ３５ｊは、例えば、電圧制御信号ＤＡＣｎｊがハイレベルである場合に逆相側コンデンサ３４ｊに高い方の参照電圧Ｖｒｅｆを接続し、ローレベルである場合に低い方の参照電圧（接地電圧）を接続する。
正相側コンデンサ３３１乃至３３５は、コンパレータ４００の非反転入力端子に並列に接続されたコンデンサである。これらの正相側コンデンサ３３１乃至３３５の静電容量は互いに異なり、ｊ番目の正相側コンデンサは、例えば、ｊ＋１番目の正相側コンデンサの２倍の静電容量であるものとする。
逆相側コンデンサ３４１乃至３４５は、コンパレータ４００の反転入力端子に並列に接続されたコンデンサである。これらの逆相側コンデンサ３４１乃至３４５の静電容量は互いに異なり、ｊ番目の逆相側コンデンサは、例えば、ｊ＋１番目の逆相側コンデンサの２倍の静電容量であるものとする。
所定の単位容量をＣ０とした場合、正相側コンデンサ３３１および逆相側コンデンサ３４１の静電容量は、例えば、１６Ｃ０であり、正相側コンデンサ３３２および逆相側コンデンサ３４２の静電容量は、例えば、８Ｃ０である。また、正相側コンデンサ３３３および逆相側コンデンサ３４３の静電容量は、例えば、４Ｃ０であり、正相側コンデンサ３３４および逆相側コンデンサ３４４の静電容量は、例えば、２Ｃ０である。正相側コンデンサ３３５および逆相側コンデンサ３４５の静電容量は、例えば、Ｃ０である。
なお、正相側コンデンサ３３１乃至３３５は、特許請求の範囲に記載の第１のコンデンサの一例である。また、逆相側コンデンサ３４１乃至３４５は、特許請求の範囲に記載の第２のコンデンサの一例である。
また、正相側コンデンサアレイ３３０および逆相側コンデンサアレイ３４０には、ｊ−＋１番目に対してｊ番目の静電容量が２倍のコンデンサが設けられているが、倍率は２倍以外の値であってもよい。例えば、ｊ＋１番目に対してｊ番目の静電容量が１．９倍のコンデンサが設けられてもよい。
上述の正相側スイッチ３２１乃至３２５と逆相側スイッチ３５１乃至３５５とが電圧制御信号に従って動作することにより、正相側コンデンサアレイ３３０および逆相側コンデンサアレイ３４０の電荷量が制御される。クーロンの法則により、コンデンサの電荷量Ｑは、そのコンデンサの両端の電圧Ｖと静電容量Ｃとの積に等しいため、電荷量Ｑの制御により、正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎが昇圧または降圧される。なお、正相側スイッチ３２１乃至３２５と逆相側スイッチ３５１乃至３５５とは、特許請求の範囲に記載の電荷量制御部の一例である。
［コンパレータの構成例］
図４は、第１の実施の形態におけるコンパレータ４００の一構成例を示すブロック図である。このコンパレータ４００は、トランジスタ４１１、４１２、４１３、４１４、４１５、４２１、４２２、４３１、４３２、４４１、４４２、４４３、４４４、４４５、４４６、４４７および４４８を備える。
図４は、第１の実施の形態におけるコンパレータ４００の一構成例を示すブロック図である。このコンパレータ４００は、トランジスタ４１１、４１２、４１３、４１４、４１５、４２１、４２２、４３１、４３２、４４１、４４２、４４３、４４４、４４５、４４６、４４７および４４８を備える。
トランジスタ４１１、４１２、４２１、４３１、４４１、４４２、４４３および４４４として、例えば、ｐ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。また、トランジスタ４１３、４１４、４１５、４２２、４３２、４４５、４４６、４４７および４４８としてｎ型のＭＯＳトランジスタが用いられる。
トランジスタ４１１および４１２のゲートにはコンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫが入力され、ソースは電源に接続される。トランジスタ４１１のドレインは、トランジスタ４１３のドレインとトランジスタ４２１および４２２のゲートとに接続され、トランジスタ４１２のドレインは、トランジスタ４１４のドレインとトランジスタ４３１および４３２のゲートとに接続される。
トランジスタ４１３のゲートには、正相入力電圧Ｖｉｎｐが入力され、トランジスタ４１４のゲートには、逆相入力電圧Ｖｉｎｎが入力される。また、これらのトランジスタ４１３および４１４のソースは、トランジスタ４１５に接続される。トランジスタ４１５のゲートにはコンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫが入力され、ソースには接地電位が印加される。
これらのトランジスタ４１１乃至４１５により、正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎの差を増幅する差動増幅回路が構成される。
トランジスタ４２１のソースは電源に接続され、ドレインはトランジスタ４２２のドレインとトランジスタ４４５のゲートとに接続される。また、トランジスタ４２２のソースには接地電位が印加される。トランジスタ４３１のソースは電源に接続され、ドレインはトランジスタ４３２のドレインとトランジスタ４４８のゲートとに接続される。また、トランジスタ４３２のソースには接地電位が印加される。
これらのトランジスタ４２１および４２２により、前段の差動増幅回路からの正相側の電圧を反転するインバータが構成される。また、トランジスタ４３１および４３２により、前段の差動増幅回路からの逆相側の電圧を反転するインバータが構成される。
トランジスタ４４１のゲートにはコンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫが入力され、ドレインはトランジスタ４４２、４４３、４４６および４４７と保持部２１０とに接続され、ソースには電源が接続される。また、トランジスタ４４２のゲートはトランジスタ４４３、４４４、４４６、４４７および保持部２１０に接続され、ドレインにはトランジスタ４４１、４４３、４４６および４４７と保持部２１０とに接続され、ソースには電源が接続される。
トランジスタ４４６のゲートは、トランジスタ４４２、４４３、４４４および４４７と保持部２１０とに接続され、ドレインはトランジスタ４４１、４４２、４４３および４４７と保持部２１０とに接続され、ソースはトランジスタ４４５に接続される。トランジスタ４４５のゲートはトランジスタ４３１および４３２に接続され、ドレインはトランジスタ４４６に接続され、ソースには接地電位が印加される。
トランジスタ４４３のゲートはトランジスタ４４１、４４２、４４６および４４７と保持部２１０とに接続され、ドレインはトランジスタ４４２、４４４、４４６および４４７と保持部２１０とに接続され、ソースには電源が接続される。また、トランジスタ４４４のゲートにはコンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫが入力され、ドレインはトランジスタ４４２、４４３、４４６および４４７と保持部２１０とに接続され、ソースには電源が接続される。
トランジスタ４４７のゲートは、トランジスタ４４１、４４２、４４３および４４６と保持部２１０とが接続され、ドレインはトランジスタ４４２、４４３、４４４および４４６と保持部２１０とに接続され、ソースはトランジスタ４４８に接続される。トランジスタ４４８のゲートはトランジスタ４３１および４３２に接続され、ドレインはトランジスタ４４７に接続され、ソースには接地電位が印加される。
これらのトランジスタ４４１乃至４４８により、前段のインバータからの２つの電圧の差を増幅する差動増幅回路が構成される。
トランジスタ４４１、４４２および４４６のドレインからは、逆相出力電圧Ｖｏｕｔｎが出力される。また、トランジスタ４４３、４４４および４４７のドレインからは、正相出力電圧Ｖｏｕｔｐが出力される。
図５は、第１の実施の形態におけるコンパレータ４００の動作の一例を示す表である。コンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫがハイレベルである場合には、ハイレベルの正相出力電圧Ｖｏｕｔｐおよび逆相出力電圧Ｖｏｕｔｎが生成される。
一方、コンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫがローレベルである場合には、正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎの大小関係が判定される。正相入力電圧Ｖｉｎｐが逆相入力電圧Ｖｉｎｎより大きければ、ローレベルの正相出力電圧Ｖｏｕｔｐとハイレベルの逆相出力電圧Ｖｏｕｔｎが生成される。また、正相入力電圧Ｖｉｎｐが逆相入力電圧Ｖｉｎｎ以下であれば、ハイレベルの正相出力電圧Ｖｏｕｔｐとローレベルの逆相出力電圧Ｖｏｕｔｎが生成される。
図６は、第１の実施の形態におけるコンパレータ４００の動作の一例を示すタイミングチャートである。サンプリングクロック信号ＣＬＫ_ＣＬＫがタイミングＴ０においてローレベルになると、コンパレータ制御クロック生成部２２０は、コンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫの生成を開始する。
コンパレータ制御クロック信号ＣＯＭＰ_ＣＬＫが、タイミングＴ０でローレベルになると、コンパレータ４００は、ハイレベルまたはローレベルの正相出力電圧Ｖｏｕｔｐを生成する。タイミングＴ０以降のタイミングＴ１乃至Ｔ５のそれぞれにおいても、同様に、ハイレベルまたはローレベルの正相出力電圧Ｖｏｕｔｐが生成される。なお、逆相出力電圧Ｖｏｕｔｎは、図６において省略されている。
［ホールド制御信号生成部の構成例］
図７は、第１の実施の形態におけるホールド制御信号生成部２３０の一構成例を示す回路図である。同図におけるａに示すように、ホールド制御信号生成部２３０は、インバータ２３１、ＸＯＲ（排他的論理和）ゲート２３２およびシフトレジスタ２３３を備える。
図７は、第１の実施の形態におけるホールド制御信号生成部２３０の一構成例を示す回路図である。同図におけるａに示すように、ホールド制御信号生成部２３０は、インバータ２３１、ＸＯＲ（排他的論理和）ゲート２３２およびシフトレジスタ２３３を備える。
インバータ２３１は、サンプリングクロック信号ＳＡＭＰ_ＣＬＫを反転してリセット信号ＲＳＴとしてシフトレジスタ２３３に供給するものである。
ＸＯＲゲート２３２は、正相出力電圧Ｖｏｕｔｐおよび逆相出力電圧Ｖｏｕｔｎの排他的論理和を出力するものである。ＸＯＲゲートは、その排他的論理和の信号を内部クロック信号ＣＯＭＰ_ｒｄｙとしてシフトレジスタ２３３に供給する。
シフトレジスタ２３３は、ホールド制御信号を生成するものである。同図におけるｂは、シフトレジスタ２３３の一構成例を示す回路図である。シフトレジスタ２３３は、ｉ（ｉは、０乃至５の整数）段のフリップフロップ２３４と、ｉ個のバッファ２３５とを備える。それぞれのフリップフロップ２３４は、入力端子Ｄ、リセット端子、出力端子Ｑおよびクロック端子を備える。初段のフリップフロップ２３４の入力端子Ｄには、リセット信号ＲＳＴが入力される。２段目以降のフリップフロップ２３４の入力端子Ｄは、前段のフリップフロップ２３４の出力端子Ｑと接続される。また、フリップフロップ２３４のそれぞれのリセット端子には、リセット信号ＲＳＴを反転した信号が入力され、クロック端子には、内部クロック信号ＣＯＭＰ_ｒｄｙが入力される。また、ｉ段目のフリップフロップ２３４の出力端子Ｑは、ｉ個目のバッファ２３５にも接続される。リセット信号ＲＳＴがハイレベルの際にｉ段目のフリップフロップ２３４は、内部クロック信号ＣＯＭＰ_ｒｄｙに同期して前段から入力された信号を保持しバッファ２３５を介して、ホールド制御信号ＨＯＬＤ_ｉとして出力する。また、フリップフロップ２３４のそれぞれは、リセット信号ＲＳＴがローレベルである場合には、保持した信号の値を「０」に初期化する。
図８は、第１の実施の形態におけるホールド制御信号生成部２３０の動作の一例を示すタイミングチャートである。
サンプリング期間経過後のタイミングＴ０'乃至Ｔ５'において、ＸＯＲゲート２３２は、正相出力電圧Ｖｏｕｔｐおよび逆相出力電圧Ｖｏｕｔｎから、内部クロック信号ＣＯＭＰ_ｒｄｙを生成する。ここで、タイミングＴ０'乃至Ｔ５'は、前述のタイミングＴ０乃至Ｔ５のそれぞれから、ＸＯＲゲート２３２の伝搬遅延時間が経過したタイミングである。その内部クロック信号ＣＯＭＰ_ｒｄｙに同期してシフトレジスタ２３３は、ホールド制御信号ＨＯＬＤ_０乃至ＨＯＬＤ_５を生成する。ホールド制御信号ＨＯＬＤ_ｉは、例えば、タイミングＴｉ'から、サンプリングクロック信号ＳＡＭＰ_ＣＬＫの立上りのタイミングＴ６までの間において、ハイレベルに設定され、それ以外の期間においてローレベルに設定される。
「保持部の構成例］
図９は、第１の実施の形態における保持部２１０の一構成例を示す回路図である。この保持部２１０は、複数のフリップフロップ２１１と、複数のフリップフロップ２１２とを備える。フリップフロップ２１１は、例えば、６個設けられ、フリップフロップ２１２は、例えば、５個設けられる。
図９は、第１の実施の形態における保持部２１０の一構成例を示す回路図である。この保持部２１０は、複数のフリップフロップ２１１と、複数のフリップフロップ２１２とを備える。フリップフロップ２１１は、例えば、６個設けられ、フリップフロップ２１２は、例えば、５個設けられる。
フリップフロップ２１１は、正相側の判定結果（正相出力電圧Ｖｏｕｔｐ）を示すビットを保持するものである。６個のフリップフロップ２１１の入力端子Ｄには、正相出力電圧Ｖｏｕｔｐが入力され、ｉ（ｉは、０乃至５の整数）個目のフリップフロップ２１１のクロック端子には、ホールド制御信号ＨＯＬＤ_ｉが入力される。ｉ個目のフリップフロップ２１１は、ホールド制御信号ＨＯＬＤ_ｉの示すタイミングで判定結果を示すビットを保持し、そのビットをＢｉとして受信回路１３０に出力する。また、ビットＢ０乃至Ｂ４は、受信回路１３０の他、電圧制御部５００にも出力される。
フリップフロップ２１２は、逆相側の判定結果（逆相出力電圧Ｖｏｕｔｎ）を示すビットを保持するものである。５個のフリップフロップ２１１の入力端子Ｄには、逆相出力電圧Ｖｏｕｔｎが入力され、０乃至４個目のフリップフロップ２１２のクロック端子には、ホールド制御信号ＨＯＬＤ_０乃至ＨＯＬＤ_４が入力される。０乃至４個目のフリップフロップ２１２は、ホールド制御信号ＨＯＬＤ_０乃至ＨＯＬＤ_４の示すタイミングで逆相側の判定結果を示すビットを保持し、そのビットをｘＢ０乃至ｘＢ４として電圧制御部５００に出力する。
図１０は、第１の実施の形態における保持部２１０の動作の一例を示すタイミングチャートである。ｉ個目のフリップフロップ２１１は、ホールド制御信号ＨＯＬＤ_ｉがハイレベルになるタイミングでＢｉを保持する。そして、ホールド制御信号ＨＯＬＤ_ｉがローレベルとなるタイミングＴ６までの間、それらのビットＢｉが保持される。なお、ビットｘＢ０乃至ｘＢ４の保持については、同図において省略されている。
［電圧制御部の構成例］
図１１は、第１の実施の形態における電圧制御部５００の一構成例を示すブロック図である。この電圧制御部５００は、正相側制御部５１０および逆相側制御部５３０を備える。
図１１は、第１の実施の形態における電圧制御部５００の一構成例を示すブロック図である。この電圧制御部５００は、正相側制御部５１０および逆相側制御部５３０を備える。
正相側制御部５１０は、保持部２１０からのビットｘＢ０乃至ｘＢ４とホールド制御信号とから、電圧制御信号ＤＡＣｐ１乃至ＤＡＣｐ５を生成するものである。逆相側制御部５３０は、保持部２１０からのビットＢ０乃至Ｂ４とホールド制御信号とから、電圧制御信号ＤＡＣｎ１乃至ＤＡＣｎ５を生成するものである。
［正相側制御部の構成例］
図１２は、第１の実施の形態における正相側制御部５１０の一構成例を示すブロック図である。この正相側制御部５１０は、複数（例えば、５個）の正相側制御信号生成部５２０を備える。
図１２は、第１の実施の形態における正相側制御部５１０の一構成例を示すブロック図である。この正相側制御部５１０は、複数（例えば、５個）の正相側制御信号生成部５２０を備える。
正相側制御信号生成部５２０は、電圧制御信号を生成するものである。２番目の以降のｊ（ｊは１乃至５の整数）番目の正相側制御信号生成部５２０は、ホールド制御信号ＨＯＬＤ_（ｊ−１）とホールド制御信号ＨＯＬＤ_ｊと、ビットｘＢ（ｊ−１）とから、電圧制御信号ＤＡＣｐｊを生成してデジタルアナログ変換部３００に供給する。ただし、ｊ−１に対応するホールド制御信号が無いため、最初（ｊ＝０）の正相側制御信号生成部５２０には、ｊ−１に対応するホールド制御信号の代わりにホールド制御信号ＨＯＬＤ_０が入力される。
［正相側制御信号生成部の構成例］
図１３は、第１の実施の形態における正相側制御信号生成部５２０の一構成例を示す回路図である。この正相側制御信号生成部５２０は、ＮＡＮＤ（否定論理積）ゲート５２１および５２４と、ＯＲ（論理和）ゲート５２２および５２３とを備える。
図１３は、第１の実施の形態における正相側制御信号生成部５２０の一構成例を示す回路図である。この正相側制御信号生成部５２０は、ＮＡＮＤ（否定論理積）ゲート５２１および５２４と、ＯＲ（論理和）ゲート５２２および５２３とを備える。
ＮＡＮＤゲート５２１は、ホールド制御信号ＨＯＬＤ_（ｊ−１）とホールド制御信号ＨＯＬＤ_ｊとの否定論理積をＯＲゲート５２３に出力するものである。ただし、ｊ−１に対応するホールド制御信号が無いため、最初（ｊ＝０）の正相側制御信号生成部５２０では、ｊ−１に対応するホールド制御信号の代わりにホールド制御信号ＨＯＬＤ_０がＮＡＮＤゲート５２１に入力される。
ＯＲゲート５２２は、ホールド制御信号ＨＯＬＤ_（ｊ−１）とホールド制御信号ＨＯＬＤ_ｊとの論理和をＮＡＮＤゲート５２４に出力するものである。ただし、ｊ−１に対応するホールド制御信号が無いため、最初（ｊ＝０）の正相側制御信号生成部５２０では、ｊ−１に対応するホールド制御信号の代わりにホールド制御信号ＨＯＬＤ_０がＯＲゲート５２２に入力される。
ＯＲゲート５２３は、保持部２１０からのビットＢ（ｊ−１）とＮＡＮＤゲート５２１の出力値との論理和をＮＡＮＤゲート５２４に出力するものである。
ＮＡＮＤゲート５２４は、ＯＲゲート５２３および５２４のそれぞれの出力値の否定論理積を電圧制御信号ＤＡＣｐｊとしてデジタルアナログ変換部３００に出力するものである。なお、正相側制御信号生成部５２０の回路構成は、正相側および逆相側の高い方を降圧させ、そうでない方を昇圧させることができるものであれば、図１３に例示した構成に限定されない。例えば、２つの入力値のそれぞれを反転した信号の論理和を出力するＯＲゲートによりＮＡＮＤゲート５２１を置きかえてもよい。
図１４は、第１の実施の形態における正相側制御信号生成部５２０の動作の一例を示す表である。ホールド制御信号ＨＯＬＤ_ｊおよびＨＯＬＤ_（ｊ−１）がいずれもローレベルである場合には、ビットＢ（ｊ−１）の値に関わらず、ハイレベルの電圧制御信号ＤＡＣｐｊが生成される。このハイレベルのＤＡＣｐｊにより、ｊ個目の正相側コンデンサの一端に参照電位Ｖｒｅｆが印加される。
また、ホールド制御信号ＨＯＬＤ_ｊがローレベルで、ＨＯＬＤ_（ｊ−１）がハイレベルである場合には、ビットＢ（ｊ−１）の値に関わらず、ローレベルの電圧制御信号ＤＡＣｐｊが生成される。このローレベルのＤＡＣｐｊにより、ｊ個目の正相側コンデンサの一端に接地電位が印加される。
また、ホールド制御信号ＨＯＬＤ_ｊおよびＨＯＬＤ_（ｊ−１）がいずれもハイレベルである場合には、ビットＢ（ｊ−１）を反転した信号がホールド電圧制御信号ＤＡＣｐｊとして生成される。
［逆相側制御部の構成例］
図１５は、第１の実施の形態における逆相側制御部５３０の一構成例を示す回路図である。この逆相側制御部５３０は、複数（例えば、５個）の逆相側制御信号生成部５４０を備える。
図１５は、第１の実施の形態における逆相側制御部５３０の一構成例を示す回路図である。この逆相側制御部５３０は、複数（例えば、５個）の逆相側制御信号生成部５４０を備える。
逆相側制御信号生成部５４０は、電圧制御信号を生成するものである。ｊ（ｊは１乃至５の整数）番目の逆相側制御信号生成部５４０は、ホールド制御信号ＨＯＬＤ_（ｊ−１）とホールド制御信号ＨＯＬＤ_ｊと、ビットＢｊとから、電圧制御信号ＤＡＣｎｊを生成してデジタルアナログ変換部３００に供給する。ただし、ｊ−１に対応するホールド制御信号が無いため、最初（ｊ＝０）の逆相側制御信号生成部５４０には、ｊ−１に対応するホールド制御信号の代わりにホールド制御信号ＨＯＬＤ_０が入力される。この逆相側制御信号生成部５４０は、ビットｘＢｊの代わりに、ビットＢｊが入力される点以外は、正相側制御信号生成部５２０と同様の構成である。
［アナログデジタル変換部の動作例］
図１６は、第１の実施の形態におけるアナログデジタル変換回路２００のＡＤ変換処理の一例を示すフローチャートである。このＡＤ変換処理は、例えば、受信装置１００に電源が投入されたときに開始する。
図１６は、第１の実施の形態におけるアナログデジタル変換回路２００のＡＤ変換処理の一例を示すフローチャートである。このＡＤ変換処理は、例えば、受信装置１００に電源が投入されたときに開始する。
アナログデジタル変換回路２００は、サンプリングクロック信号ＳＡＭＰ_ＣＬＫがローレベルであるか否かを判断する（ステップＳ９０１）。サンプリングクロック信号ＳＡＭＰ_ＣＬＫがハイレベルであれば（ステップＳ９０１：Ｎｏ）、アナログデジタル変換回路２００は、サンプリングを行ってステップＳ９０１に戻る。
サンプリングクロック信号ＳＡＭＰ_ＣＬＫがローレベルであれば（ステップＳ９０１：Ｙｅｓ）、アナログデジタル変換回路２００において、ｉが「０」に初期化され、制御電圧Ｖｓに１／４Ｖｒｅｆが設定される（ステップＳ９０２）。アナログデジタル変換回路２００は、ビットＢｉを生成する（ステップＳ９０３）。そして、アナログデジタル変換回路２００は、ｉが４であるか否かを判断する（ステップＳ９０４）。ｉが４であれば（ステップＳ９０４：Ｙｅｓ）、アナログデジタル変換回路２００は、ＬＳＢ（least significant bit）生成処理を実行する（ステップＳ９１０）。ステップＳ９１０の後、アナログデジタル変換回路２００は、ステップＳ９０１に戻る。
一方、ｉが４でない場合に（ステップＳ９０４：Ｎｏ）、アナログデジタル変換回路２００は、正相入力電圧Ｖｉｎｐが逆相入力電圧Ｖｉｎｎより高いか否かを判断する（ステップＳ９０５）。正相入力電圧Ｖｉｎｐが逆相入力電圧Ｖｉｎｎより高い場合には（ステップＳ９０５：Ｙｅｓ）、アナログデジタル変換回路２００は、正相入力電圧Ｖｉｎｐに−Ｖｓを印加し、逆相入力電圧Ｖｉｎｎに＋Ｖｓを印加する（ステップＳ９０６）。一方、正相入力電圧Ｖｉｎｐが逆相入力電圧Ｖｉｎｎ以下の場合には（ステップＳ９０５：Ｎｏ）、アナログデジタル変換回路２００は、正相入力電圧Ｖｉｎｐに＋Ｖｓを印加し、逆相入力電圧Ｖｉｎｎに−Ｖｓを印加する（ステップＳ９０７）。
ステップＳ９０６またはＳ９０７の後にアナログデジタル変換回路２００において、ｉがインクリメントされ、Ｖｓが前回値の１／２の値により更新される（ステップＳ９０８）。ステップＳ９０８の後、アナログデジタル変換回路２００は、ステップＳ９０３に戻る。
図１７は、第１の実施の形態におけるＬＳＢ生成処理を示すフローチャートである。アナログデジタル変換回路２００において、ｉがインクリメントされ、Ｖｓが前回値の１／２の値により更新される（ステップＳ９１１）。ステップＳ９１１の後、アナログデジタル変換回路２００は、正相入力電圧Ｖｉｎｐが逆相入力電圧Ｖｉｎｎより高いか否かを判断する（ステップＳ９１２）。正相入力電圧Ｖｉｎｐが逆相入力電圧Ｖｉｎｎより高い場合には（ステップＳ９１２：Ｙｅｓ）、アナログデジタル変換回路２００は、逆相入力電圧Ｖｉｎｎに＋Ｖｓを印加する（ステップＳ９１３）。一方、正相入力電圧Ｖｉｎｐが逆相入力電圧Ｖｉｎｎ以下の場合には（ステップＳ９１２：Ｎｏ）、アナログデジタル変換回路２００は、正相入力電圧Ｖｉｎｐに＋Ｖｓを印加する（ステップＳ９１４）。ステップＳ９１３およびＳ９１４の後、アナログデジタル変換回路２００は、ビットＢｉを生成し（ステップＳ９１５）、ＬＳＢ生成処理を終了する。
図１８は、第１の実施の形態におけるアナログデジタル変換回路の２ビット目までの電圧制御を説明するための図である。同図におけるａは、サンプリング期間における電圧制御を説明するための図である。この期間において電圧制御部５００は、静電容量が３２Ｃ０の正相側コンデンサ３３１および逆相側コンデンサ３４１の一端に接地電位を印加し、それ以外のコンデンサの一端に参照電位Ｖｒｅｆを印加する。この制御により、次の式に示す電荷量が各コンデンサに充電され、入力電圧が保持（すなわち、サンプリング）される。そして、サンプリング後に最初のＡＤ変換が行われ、ビットＢ０が生成される。
Ｑｐｓ＝１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ ・・・式３
Ｑｎｓ＝１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ ・・・式４
Ｑｐｓ＝１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ ・・・式３
Ｑｎｓ＝１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ ・・・式４
式３において、Ｑｐｓは、サンプリング後の正相側コンデンサ３３１乃至３３５の電荷量の合計である。また、＋Ｖｉｎ_ｄ／２＋Ｖｃｍｓは、正相入力電圧Ｖｉｎｐの初期値である。式４において、Ｑｎｓは、サンプリング後の逆相側コンデンサ３４１乃至３４５の電荷量の合計である。また、−Ｖｉｎ_ｄ／２＋Ｖｃｍｓは、逆相入力電圧Ｖｉｎｎの初期値である。
ここで、正相側コンデンサ３３２乃至３３５の静電容量の合計は実際には１５Ｃ０であるものの、計算を簡易にするため１６Ｃ０としている。逆相側コンデンサ３４２乃至３４５についても同様である。なお、容量Ｃ０のコンデンサをさらに設けて、実際の静電容量の合計を１６Ｃ０に調整してもよい。
式３および式４より、サンプリング後における同相成分の電荷量Ｑｃｍｓは、次の式により求められる。
Ｑｃｍｓ＝（Ｑｐｓ＋Ｑｎｓ）／２
＝３２Ｃ０Ｖｃｍ−１６Ｃ０Ｖｒｅｆ ・・・式５
Ｑｃｍｓ＝（Ｑｐｓ＋Ｑｎｓ）／２
＝３２Ｃ０Ｖｃｍ−１６Ｃ０Ｖｒｅｆ ・・・式５
図１８におけるｂは、ビットＢ０生成後の電圧制御を説明するための図である。ビットＢ０生成後に電圧制御部５００は、入力電圧が高くない方の逆相側において、静電容量が３２Ｃ０の逆相側コンデンサ３４１の接続先を参照電位Ｖｒｅｆに切り替えさせる。また、電圧制御部５００は、静電容量が８Ｃ０の正相側コンデンサ３３２および逆相側コンデンサ３４２の接続先を接地電位に切り替えさせる。これらの制御は実際には同時に行われているが、考察を容易にするため、まず、逆相側コンデンサ３４１の接続先を参照電位Ｖｒｅｆに切り替えた場合の電荷量のみを考える。この場合の正相側の電荷量Ｑｐ１と逆相側の電荷量Ｑｎ１とは次の式に示す値に制御される。
Ｑｐ１＝１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−３２Ｃ０Ｖｒｅｆ ・・・式６
Ｑｎ１＝１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＋１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−３２Ｃ０Ｖｒｅｆ ・・・式７
Ｑｐ１＝１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−３２Ｃ０Ｖｒｅｆ ・・・式６
Ｑｎ１＝１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＋１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−３２Ｃ０Ｖｒｅｆ ・・・式７
式３、式４、式６および式７より、次の式が導かれる。
Ｑｐｓ−Ｑｐ１＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ
−｛３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ}
＝０ ・・・式８
Ｑｎｓ−Ｑｎ１＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ
−{３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−３２Ｃ０Ｖｒｅｆ}
＝１６Ｃ０Ｖｒｅｆ ・・・式９
Ｑｐｓ−Ｑｐ１＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ
−｛３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ}
＝０ ・・・式８
Ｑｎｓ−Ｑｎ１＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ
−{３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−３２Ｃ０Ｖｒｅｆ}
＝１６Ｃ０Ｖｒｅｆ ・・・式９
逆相側のコンデンサの静電容量の合計は、３２Ｃ０であるから、式８および式９は、逆相側コンデンサ３４１の接続先を参照電位Ｖｒｅｆに切り替える制御により、＋１／２Ｖｒｅｆが逆相側に加算されたことを示す。
次に、静電容量が１６Ｃ０の正相側コンデンサ３３２および逆相側コンデンサ３４２の接続先を接地電位に切り替えた場合の電荷量を考える。この場合の正相側の電荷量Ｑｐ１ａと逆相側の電荷量Ｑｎ１ａとは次の式に示す値に制御される。
Ｑｐ１ａ＝１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）＋８Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋８Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−８Ｃ０Ｖｒｅｆ ・・・式１０
Ｑｎ１ａ＝１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＋８Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋８Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ ・・・式１１
Ｑｐ１ａ＝１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）＋８Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋８Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−８Ｃ０Ｖｒｅｆ ・・・式１０
Ｑｎ１ａ＝１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＋８Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋８Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ ・・・式１１
式６、式７、式１０および式１１より、次の式が導かれる。
Ｑｐ１−Ｑｐ１ａ＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ
−｛３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−８Ｃ０Ｖｒｅｆ｝
＝−８Ｃ０Ｖｒｅｆ ・・・式１２
Ｑｎ１−Ｑｎ１ａ＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−３２Ｃ０Ｖｒｅｆ
−{３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ}
＝−８Ｃ０Ｖｒｅｆ ・・・式１３
Ｑｐ１−Ｑｐ１ａ＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ
−｛３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−８Ｃ０Ｖｒｅｆ｝
＝−８Ｃ０Ｖｒｅｆ ・・・式１２
Ｑｎ１−Ｑｎ１ａ＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−３２Ｃ０Ｖｒｅｆ
−{３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ}
＝−８Ｃ０Ｖｒｅｆ ・・・式１３
式１２および式１３は、正相側コンデンサ３３２および逆相側コンデンサ３４２の接続先を接地電位に切り替える制御により、−１／４Ｖｒｅｆの電圧が正相側および逆相側に加算されたことを示す。
＋１／２Ｖｒｅｆが逆相側に加算されたことを示す式９と、−１／４Ｖｒｅｆの電圧が正相側および逆相側に加算されたことを示す式１２および式１３とから、正相側が−１／４Ｖｒｅｆ変動し、逆相側が＋１／４Ｖｒｅｆ変動したことが導かれる。そして、ＡＤ変換によりビットＢ１が生成される。
ここで、ビットＢ１生成前の同相成分の電荷量は、式１０および式１１より、次の式によって表される。
Ｑｃｍ１＝（Ｑｐ１ａ＋Ｑｎ１ａ）／２
＝３２Ｃ０Ｖｃｍ−１６Ｃ０Ｖｒｅｆ ・・・式１４
Ｑｃｍ１＝（Ｑｐ１ａ＋Ｑｎ１ａ）／２
＝３２Ｃ０Ｖｃｍ−１６Ｃ０Ｖｒｅｆ ・・・式１４
式５および式１４より、同相成分の電荷量の変動は、次の式によって求められる。
Ｑｃｍｓ−Ｑｃｍ１＝０ ・・・式１５
上式は、コモン電圧の変動が生じないことを示す。
Ｑｃｍｓ−Ｑｃｍ１＝０ ・・・式１５
上式は、コモン電圧の変動が生じないことを示す。
図１８におけるｃは、ビットＢ１生成後の電圧制御を説明するための図である。ビットＢ１生成後に電圧制御部５００は、入力電圧が高くない方の正相側において、静電容量が１６Ｃ０の正相側コンデンサ３３２の接続先を参照電位Ｖｒｅｆに切り替えさせる。この制御により、正相側の電荷量Ｑｐ２と逆相側の電荷量Ｑｎ２とは次の式に示す値に制御される。
Ｑｐ２＝１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ ・・・式１６
Ｑｎ２＝１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）＋８（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋８Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｃ０Ｖｒｅｆ）
＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ ・・・式１７
Ｑｐ２＝１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ ・・・式１６
Ｑｎ２＝１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）＋８（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋８Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｃ０Ｖｒｅｆ）
＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ ・・・式１７
式１０、式１１、式１６および式１７より次の式が導かれる。
Ｑｐ１ａ−Ｑｐ２＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−８Ｃ０Ｖｒｅｆ
−{３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ}
＝８Ｃ０Ｖｒｅｆ ・・・式１８
Ｑｎ１ａ−Ｑｎ２＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ
−{３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ}
＝０ ・・・式１９
Ｑｐ１ａ−Ｑｐ２＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−８Ｃ０Ｖｒｅｆ
−{３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ}
＝８Ｃ０Ｖｒｅｆ ・・・式１８
Ｑｎ１ａ−Ｑｎ２＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ
−{３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ}
＝０ ・・・式１９
また、電圧制御部５００は、静電容量が８Ｃ０の正相側コンデンサ３３３および逆相側コンデンサ３４３の接続先を接地電位に切り替えさせる。この制御により正相側の電荷量Ｑｐ２ａと逆相側の電荷量Ｑｎ２ａとは次の式に示す値に制御される。
Ｑｐ２ａ＝１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋８Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＋４Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋４Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１２Ｃ０Ｖｒｅｆ ・・・式２０
Ｑｎ２ａ＝１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＋８Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋４Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋４Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２０Ｃ０Ｖｒｅｆ ・・・式２１
Ｑｐ２ａ＝１６Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋８Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＋４Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋４Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１２Ｃ０Ｖｒｅｆ ・・・式２０
Ｑｎ２ａ＝１６Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＋８Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋４Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）
＋４Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ−Ｖｒｅｆ）
＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２０Ｃ０Ｖｒｅｆ ・・・式２１
式６、式７、式２０および式１より、次の式が導かれる。
Ｑｐ１−Ｑｐ２ａ＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ
−{３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１２Ｃ０Ｖｒｅｆ}
＝−４Ｃ０Ｖｒｅｆ ・・・式２２
Ｑｎ１−Ｑｎ２ａ＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ
−{３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２０Ｃ０Ｖｒｅｆ}
＝−４Ｃ０Ｖｒｅｆ ・・・式２３
Ｑｐ１−Ｑｐ２ａ＝３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１６Ｃ０Ｖｒｅｆ
−{３２Ｃ０（＋Ｖｉｎ_ｄ／２＋Ｖｃｍ）−１２Ｃ０Ｖｒｅｆ}
＝−４Ｃ０Ｖｒｅｆ ・・・式２２
Ｑｎ１−Ｑｎ２ａ＝３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２４Ｃ０Ｖｒｅｆ
−{３２Ｃ０（−Ｖｉｎ_ｄ／２＋Ｖｃｍ）−２０Ｃ０Ｖｒｅｆ}
＝−４Ｃ０Ｖｒｅｆ ・・・式２３
式１８と、式２２および式２３とから、正相側が＋１／８Ｖｒｅｆ変動し、逆相側が−１／８Ｖｒｅｆ変動したことが導かれる。そして、ＡＤ変換によりビットＢ２が生成される。
ここで、ビットＢ２生成前の同相成分の電荷量は、式２０および式２１より、次の式によって表される。
Ｑｃｍ２＝（Ｑｐ２ａ＋Ｑｎ２ａ）／２
＝３２Ｃ０Ｖｃｍ−１６Ｃ０Ｖｒｅｆ ・・・式２４
Ｑｃｍ２＝（Ｑｐ２ａ＋Ｑｎ２ａ）／２
＝３２Ｃ０Ｖｃｍ−１６Ｃ０Ｖｒｅｆ ・・・式２４
式１４および式２４より、同相成分の電荷量の変動は、次の式によって求められる。
Ｑｃｍ１−Ｑｃｍ２＝０ ・・・式２５
上式は、コモン電圧の変動が生じないことを示す。
上式は、コモン電圧の変動が生じないことを示す。
図１９は、第１の実施の形態におけるアナログデジタル変換回路２００の最終ビットまでの電圧制御を説明するための図である。同図におけるａは、ビットＢ２生成後の電圧制御を説明するための図である。ビットＢ２生成後に電圧制御部５００は、入力電圧が高くない方の逆相側において、逆相側コンデンサ３４３の接続先を参照電位Ｖｒｅｆに切り替えさせる。また、電圧制御部５００は、正相側コンデンサ３３４および逆相側コンデンサ３４４の接続先を接地電位に切り替えさせる。これらの制御により、正相側が−１／１６Ｖｒｅｆ変動し、逆相側が＋１／１６Ｖｒｅｆ変動する。そして、ＡＤ変換によりビットＢ３が生成される。なお、−１／１６Ｖなどの各ビット生成後の電圧の制御量は、特許請求の範囲に記載の制御量の一例である。
図１９におけるｂは、ビットＢ３生成後の電圧制御を説明するための図である。ビットＢ３生成後に電圧制御部５００は、入力電圧が高くない方の正相側において、正相側コンデンサ３３４の接続先を参照電位Ｖｒｅｆに切り替えさせる。また、電圧制御部５００は、正相側コンデンサ３３５および逆相側コンデンサ３４５の接続先を接地電位に切り替えさせる。これらの制御により、正相側が＋１／３２Ｖｒｅｆ変動し、逆相側が−１／３２Ｖｒｅｆ変動する。そして、ＡＤ変換により、ビットＢ４が生成される。
図１９におけるｃは、ビットＢ４生成後の間の電圧制御を説明するための図である。ビットＢ４生成後に電圧制御部５００は、入力電圧が高くない方の正相側において、正相側コンデンサ３３５の接続先を参照電位Ｖｒｅｆに切り替えさせる。この制御により、正相側が＋１／６４Ｖｒｅｆ変動する。そして、最終のビットＢ５が生成される。
最後の電圧制御においては、図１９におけるｃに例示したように、正相側および逆相側の一方のみの電圧が変動する。これは、正相側コンデンサ３３５および逆相側コンデンサ３４５の接続先の切り替えの際に、それらよりも容量の小さなコンデンサが設けられておらず、その切り替えによる電圧変動を相殺することができないためである。しかしながら、最後の電圧制御では、電圧の変動量は＋１／６４Ｖｒｅｆであり、最も小さいため、現実的なコンパレータにおいては、ほとんど問題とならない。
なお、静電容量Ｃ０の正相側コンデンサおよび逆相側コンデンサと、それらの接続先を切り替える正相側スイッチおよび逆相側スイッチとをさらに設け、最後の電圧制御における電圧変動を相殺してもよい。この場合には、追加された正相側スイッチおよび逆相側スイッチを制御する正相側制御信号生成部および逆相側制御信号生成部がさらに設けられる。
また、ＡＤ変換の分解能を６ビットとしているが、分解能は６ビットに限定されない。６ビット以外の分解能とする際には、その分解能に応じた個数のコンデンサ等が設けられる。例えば、ｋ（ｋは整数）ビットの分解能とする際には、正相側コンデンサ、逆相側コンデンサ、正相側スイッチおよび逆相側スイッチ、正相側制御信号生成部および逆相側制御信号生成部がそれぞれｋ−１個設けられる。
また、アナログデジタル変換回路２００は、正相側コンデンサ３３２乃至３３５と逆相側コンデンサ３４２乃至３４５とを参照電位Ｖｒｅｆに接続してサンプリングを行っていたが、これらのコンデンサを接地電位に接続してサンプリングを行ってもよい。この場合には、図２０に例示するように、ＯＲゲート５２２の前段にホールド制御信号ＨＯＬＤ_ｊを反転するインバータ５２５を追加すればよい。
また、アナログデジタル変換回路２００は、低い方の参照電位として接地電位を印加し、高い方の参照電位として接地電位より高い電位Ｖｒｅｆを印加しているが、印加する参照電位は、これらに限定されない。例えば、高い方の参照電位として電位Ｖｒｅｆを印加し、低い方の参照電位として、高い方の電位と絶対値が同一で符号の異なる電位−Ｖｒｅｆを印加してもよい。
図２１は、第１の実施の形態における３ビット目までの電圧変動の一例を示すグラフである。同図における縦軸は電圧であり、横軸は時間である。同図において太い実線は、正相入力電圧Ｖｉｎｐを示し、一点鎖線は、逆相入力電圧Ｖｉｎｎを示す。また、太い点線は、コモン電圧Ｖｃｍを示す。同図におけるａは、ビットＢ１が生成されるまでの電圧変動の一例を示すグラフである。タイミングＴ１'までに最初のビットＢ０が生成されたものとする。このタイミングＴ１'において、電圧制御部５００は、逆相側および正相側の電圧のうち高くない方（Ｖｉｎｎ）を１／４Ｖｒｅｆ上昇させ、高い方（Ｖｉｎｐ）を１／４Ｖｒｅｆ降下させる制御を行う。この制御により、例えば、逆相側の方が電圧が高くなる。ただし、逆相側および逆相側の電圧のうち高くない方が上昇した分、高い方が降下したため、コモン電圧は制御前と同一で変動しない。
図２１におけるｂは、ビットＢ２が生成されるまでの電圧変動の一例を示すグラフである。ビットＢ１生成後のタイミングＴ２'において、電圧制御部５００は、逆相側および正相側の電圧のうち高くない方（Ｖｉｎｐ）を１／８Ｖｒｅｆ上昇させ、高い方（Ｖｉｎｎ）を１／８Ｖｒｅｆ降下させる制御を行う。この制御により、例えば、正相側の方が電圧が高くなる。ただし、逆相側および逆相側の電圧のうち高くない方が上昇した分、高い方が降下したため、コモン電圧は制御前と同一で変動しない。
図２１におけるｃは、ビットＢ３が生成されるまでの電圧変動の一例を示すグラフである。ビットＢ２生成後のタイミングＴ３'において、電圧制御部５００は、逆相側および正相側の電圧のうち高くない方（Ｖｉｎｎ）を１／１６Ｖｒｅｆ上昇させ、高い方（Ｖｉｎｐ）を１／１６Ｖｒｅｆ降下させる制御を行う。この制御により、例えば、逆相側の方が電圧が高くなる。同図におけるａおよびｂと同様に、コモン電圧は制御前と同一である。
図２２は、第１の実施の形態における最終ビットまでの電圧変動の一例を示すグラフである。同図における縦軸は電圧であり、横軸は時間である。同図において太い実線は、正相入力電圧Ｖｉｎｐを示し、一点鎖線は、逆相入力電圧Ｖｉｎｎを示す。また、太い点線は、コモン電圧Ｖｃｍを示す。同図におけるａは、ビットＢ４が生成されるまでの電圧変動の一例を示すグラフである。ビットＢ３生成後のタイミングＴ４'において、電圧制御部５００は、逆相側および正相側の電圧のうち高くない方（Ｖｉｎｐ）を１／３２Ｖｒｅｆ上昇させ、高い方（Ｖｉｎｎ）を１／３２Ｖｒｅｆ降下させる制御を行う。この制御により、例えば、逆相側の方が電圧が高くなる。図２０と同様に、コモン電圧は制御前と同一である。
図２２におけるｂは、ビットＢ５が生成されるまでの電圧変動の一例を示すグラフである。ビットＢ４生成後のタイミングＴ５'において、電圧制御部５００は、逆相側および正相側の電圧のうち高くない方（Ｖｉｎｎ）を１／６４Ｖｒｅｆ上昇させる制御を行う。
図２３は、第１の実施の形態の比較例における２ビット目までの電圧変動の一例を示すグラフである。ここでは、非特許文献１に記載のように、正相側および逆相側の一方の電圧を制御する回路を比較例として想定する。同図における縦軸は電圧であり、横軸は時間である。同図において太い実線は、正相入力電圧Ｖｉｎｐを示し、一点鎖線は、逆相入力電圧Ｖｉｎｎを示す。同図におけるａは、ビットＢ１が生成されるまでの電圧変動の一例を示すグラフである。タイミングＴ１'までに最初のビットＢ０が生成されたものとする。このタイミングＴ１において、電圧が高くない方である逆相側の電圧は１／２Ｖｒｅｆ上昇する。この結果、例えば、逆相側の方が電圧が高くなる。
図２３におけるｂは、ビットＢ２が生成されるまでの電圧変動の一例を示すグラフである。ビットＢ１生成後のタイミングＴ２'において、電圧の高い逆相側の電圧が１／４Ｖｒｅｆ降下する。この結果、例えば、正相側の方が電圧が高くなる。
図２４は、第１の実施の形態の比較例における最終ビットまでの電圧変動の一例を示すグラフである。同図における縦軸は電圧であり、横軸は時間である。同図において太い実線は、正相入力電圧Ｖｉｎｐを示し、一点鎖線は、逆相入力電圧Ｖｉｎｎを示す。同図におけるａは、ビットＢ５が生成されるまでの電圧変動の一例を示すグラフである。ビットＢ２生成後のタイミングＴ３'、Ｔ４'およびＴ５'のそれぞれにおいて、正相側および逆相側のうち電圧の高い方が降下する。
図２４におけるｂは、比較例におけるコモン電圧の変動の一例を示すグラフである。同図におけるａに例示したように、正相側および逆相側の一方の電圧が上昇または降下したため、コモン電圧は、タイミングＴ１'乃至Ｔ５'のそれぞれにおいて変動する。この結果、ＡＤ変換精度が低下してしまう。
これに対して、第１の実施の形態では、図２１および図２２に例示したように、電圧制御部５００は、逆相側および正相側の電圧のうち高くない方を上昇させ、高い方を降下させるため、コモン電圧の変動を抑制することができる。この結果、ＡＤ変換の精度が向上する。
このように、本技術の第１の実施の形態によれば、電圧制御部５００が、２つの入力電圧のうち高い方の降圧と、そうでない方の昇圧との両方をアナログデジタル変換部３００に指示するため、それらの入力電圧のコモン電圧の変動を抑制することができる。これにより、コンパレータ４００の入力オフセット電圧の変動を抑制して、ＡＤ変換精度を向上させることができる。
＜２．第２の実施の形態＞
第１の実施の形態では、アナログデジタル変換回路２００は、２つの入力電圧のうち高い方の降圧と、そうでない方の昇圧との両方を行っていたが、高いＡＤ変換精度が要求されない場合には、いずれか一方のみを行ってもよい。降圧および昇圧の両方を行うには、アナログデジタル変換回路２００は正相側および逆相側の両方のコンデンサの電荷量の制御を行う必要があるが、降圧および昇圧の一方のみを行う際には、正相側および逆相側の一方のコンデンサの電荷量のみを制御すればよい。第２の実施の形態のアナログデジタル変換回路２００は、高いＡＤ変換精度が要求されない場合には、２つの入力電圧のうち高い方の降圧と、そうでない方の昇圧との一方のみを行う点において第１の実施の形態と異なる。
第１の実施の形態では、アナログデジタル変換回路２００は、２つの入力電圧のうち高い方の降圧と、そうでない方の昇圧との両方を行っていたが、高いＡＤ変換精度が要求されない場合には、いずれか一方のみを行ってもよい。降圧および昇圧の両方を行うには、アナログデジタル変換回路２００は正相側および逆相側の両方のコンデンサの電荷量の制御を行う必要があるが、降圧および昇圧の一方のみを行う際には、正相側および逆相側の一方のコンデンサの電荷量のみを制御すればよい。第２の実施の形態のアナログデジタル変換回路２００は、高いＡＤ変換精度が要求されない場合には、２つの入力電圧のうち高い方の降圧と、そうでない方の昇圧との一方のみを行う点において第１の実施の形態と異なる。
図２５は、第２の実施の形態における受信装置１００の一構成例を示すブロック図である。第２の実施の形態の受信装置１００は、ＡＤＣ（Analog to Digital Converter）制御部１４０をさらに備える点において第１の実施の形態と異なる。このＡＤＣ制御部１４０は、アナログデジタル変換回路２００のＡＤ変換精度をイネーブル信号ＥＮにより制御するものである。このイネーブル信号は、２つの入力電圧のうち高い方の降圧と、そうでない方の昇圧との両方を行う制御を有効にするか否かを指示する信号である。イネーブル信号ＥＮは、高いＡＤ変換精度が要求される際にイネーブルに設定され、低いＡＤ変換精度が要求される際にディセーブルに設定される。また、イネーブル信号ＥＮは、信号線１４９を介してアナログデジタル変換回路２００に供給される。
図２６は、第２の実施の形態における正相側制御信号生成部５２０の一構成例を示す回路図である。第２の実施の形態における正相側制御信号生成部５２０は、インバータ５２６およびＮＡＮＤゲート５２７をさらに備える点において第１の実施の形態と異なる。
インバータ５２６は、イネーブル信号ＥＮを反転してＮＡＮＤゲート５２７に供給するものである。
ＮＡＮＤゲート５２７は、インバータ５２６からの信号とイネーブル信号ＥＮとの否定論理積をＮＡＮＤゲート５２１およびＯＲゲート５２２に供給するものである。また、第２の実施の形態のＮＡＮＤゲート５２１は、ＮＡＮＤゲート５２７からの信号とホールド制御信号ＨＯＬＤ_ｊとの否定論理積を生成する。第２の実施の形態のＯＲゲート５２２は、ＡＮＤゲート５２７からの信号とホールド制御信号ＨＯＬＤ_（ｊ−１）との論理和を生成する。
図２７は、第２の実施の形態における正相側制御信号生成部５２０の動作の一例を示す表である。イネーブル信号ＥＮがイネーブル（例えば、ハイレベル）に設定されている場合の正相側制御信号生成部５２０の動作は、第１の実施の形態と同様である。
一方、イネーブル信号がディセーブル（例えば、ローレベル）に設定され、ホールド制御信号ＨＯＬＤ_ｊがローレベルである場合、ローレベルの電圧制御信号ＤＡＣｐｊが生成される。イネーブル信号がディセーブルに設定され、ホールド制御信号ＨＯＬＤ_ｊがハイレベルである場合、ビットＢ（ｊ−１）を反転した値の電圧制御信号ＤＡＣｐｊが生成される。
なお、第２の実施形態においても、アナログデジタル変換回路２００は、正相側コンデンサ３３２乃至３３５と逆相側コンデンサ３４２乃至３４５とを接地電位に接続してサンプリングを行ってもよい。この場合には、図２８に例示するように、ＮＡＮＤゲート５２７からの信号を反転してＯＲゲート５２２供給するインバータ５２８をさらに追加すればよい。
このように、本技術の第２の実施の形態によれば、高いＡＤ変換精度が要求されていない場合に電圧制御部５００は、２つの入力電圧のうち高い方の降圧と、そうでない方の昇圧との一方を制御する。
＜３．第３の実施の形態＞
第１の実施の形態では、 デジタルアナログ変換部３００は、アナログ信号（ＶｉｎｐおよびＶｉｎｎ）を減衰せずにそのままコンパレータ４００に供給していたが、アナログ信号を減衰してもよい。アナログ信号の減衰により、許容される入力電圧のレンジが小さいコンパレータをコンパレータ４００として設けることができる。第３の実施の形態のデジタルアナログ変換部３００は、アナログ信号を減衰する点において第１の実施の形態と異なる。
第１の実施の形態では、 デジタルアナログ変換部３００は、アナログ信号（ＶｉｎｐおよびＶｉｎｎ）を減衰せずにそのままコンパレータ４００に供給していたが、アナログ信号を減衰してもよい。アナログ信号の減衰により、許容される入力電圧のレンジが小さいコンパレータをコンパレータ４００として設けることができる。第３の実施の形態のデジタルアナログ変換部３００は、アナログ信号を減衰する点において第１の実施の形態と異なる。
図２９は、第３の実施の形態におけるデジタルアナログ変換部３００の一構成例を示すブロック図である。第３の実施の形態のデジタルアナログ変換部３００は、正相側減衰コンデンサ３６１および逆相側減衰コンデンサ３７１をさらに備える点において第１の実施の形態と異なる。
正相側減衰コンデンサ３６１の一端は、コンパレータ４００の非反転入力端子に接続され、他端は、基準端子に接続される。逆相側減衰コンデンサ３７１の一端は、コンパレータ４００の反転入力端子に接続され、他端は、基準端子に接続される。これらのコンデンサにより、サンプリング後に正相側および逆相側において固定の電圧が生じ、その電圧の分、アナログ信号が減衰される。正相側減衰コンデンサ３６１および逆相側減衰コンデンサ３７１は、特許請求の範囲に記載の減衰部の一例である。
このように、本技術の第３の実施の形態によれば、入力電圧を減衰するコンデンサを設けたため、コンパレータにおいて許容される入力電圧のレンジを小さくすることができる。
＜４．第４の実施の形態＞
第１の実施の形態では、 分解能がｋビットである際に（ｋ−１）個のコンデンサを設けていたが、分解能がｋビットである際に（ｋ−１）より多くのコンデンサを設けてもよい。アナログデジタル変換回路２００は、余分に設けたコンデンサにより冗長ビットを生成し、その冗長ビットを用いてデジタル信号のエラーを補償することができる。第４の実施の形態のアナログデジタル変換回路２００は、冗長ビットをさらに生成してエラー補償を行う点において第１の実施の形態と異なる。
第１の実施の形態では、 分解能がｋビットである際に（ｋ−１）個のコンデンサを設けていたが、分解能がｋビットである際に（ｋ−１）より多くのコンデンサを設けてもよい。アナログデジタル変換回路２００は、余分に設けたコンデンサにより冗長ビットを生成し、その冗長ビットを用いてデジタル信号のエラーを補償することができる。第４の実施の形態のアナログデジタル変換回路２００は、冗長ビットをさらに生成してエラー補償を行う点において第１の実施の形態と異なる。
図３０は、第４の実施の形態におけるデジタルアナログ変換部３００の一構成例を示すブロック図である。第４の実施の形態のデジタルアナログ変換部３００は、正相側コンデンサ３３６乃至３３９と、正相側冗長コンデンサ３６３、３６６および３６９と、正相側スイッチ３２６乃至３２９、３８３、３８６および３８９とをさらに備える。また、第４の実施の形態のデジタルアナログ変換部３００は、逆相側コンデンサ３４６乃至３４９と、逆相側冗長コンデンサ３７３、３７６および３７９と、逆相側スイッチ３５６乃至３５９、３９３、３９６および３９９とをさらに備える。なお、正相側コンデンサ３３２乃至３３８と逆相側コンデンサ３４２乃至３４８と正相側スイッチ３２２乃至３２８と、逆相側スイッチ３５２乃至３５８とは、同図において省略されている。
ｋ（ｋは１乃至９の整数）番めの正相側コンデンサ３３ｋの静電容量は、例えば、ｋ＋１番目の正相側コンデンサの２倍である。また、最も容量の小さな正相側コンデンサ３３９の容量は、例えば、２Ｃ０であり、ｋ番目の逆相側コンデンサの静電容量は、ｋ番目の正相側コンデンサと同一である。
また、正相側冗長コンデンサ３６３の静電容量は、正相側コンデンサ３３３と同一であり、正相側冗長コンデンサ３６６の静電容量は、正相側コンデンサ３３６と同一である。また、正相側冗長コンデンサ３６９の静電容量は、正相側コンデンサ３３９と同一である。逆相側冗長コンデンサ３７３の静電容量は、逆相側コンデンサ３４３と同一であり、逆相側冗長コンデンサ３７６の静電容量は、逆相側コンデンサ３４６と同一である。また、逆相側冗長コンデンサ３７９の静電容量は、逆相側コンデンサ３４９と同一である。
正相側コンデンサ３３ｋは、コンパレータ４００の非反転入力端子と正相側スイッチ３２ｋとに接続され、正相側冗長コンデンサ３６ｋは、コンパレータ４００の非反転入力端子と正相側スイッチ３８ｋとに接続される。また、逆相側コンデンサ３４ｋは、コンパレータ４００の反転入力端子と逆相側スイッチ３５ｋとに接続され、逆相側冗長コンデンサ３７ｋは、コンパレータ４００の反転入力端子と逆相側スイッチ３９ｋとに接続される。
正相側スイッチ３２ｋは、電圧制御信号ＤＡＣｐｋに従って、対応するコンデンサの接続先を切り替える。また、正相側スイッチ３８３、３８６および３８９は、電圧制御信号ＤＡＣｐ３Ｃ、ＤＡＣｐ６ＣおよびＤＡＣｐ９ｃに従って、対応するコンデンサの接続先を切り替える。
逆相側スイッチ３５ｋは、電圧制御信号ＤＡＣｎｋに従って、対応するコンデンサの接続先を切り替える。また、正相側スイッチ３９３、３９６および３９９は、電圧制御信号ＤＡＣｎ３Ｃ、ＤＡＣｎ６ＣおよびＤＡＣｎ９ｃに従って、対応するコンデンサの接続先を切り替える。
保持部２１０は、ビットＢ１、Ｂ２、Ｂ３、Ｂ３Ｃ、Ｂ４、Ｂ５、Ｂ６、Ｂ６Ｃ、Ｂ７、Ｂ８、Ｂ９、Ｂ９ＣおよびＢ１０を順に生成する。Ｂ１乃至Ｂ９は、ＡＤ変換したデータとして出力される信号ビットである。Ｂ３Ｃ、Ｂ６ＣおよびＢ９Ｃは、Ｂ１乃至Ｂ９のエラー補償に用いられる冗長ビットである。なお、保持部２１０は、特許請求の範囲に記載の出力部の一例である。
電圧制御信号ＤＡＣｐ１乃至ＤＡＣｐ３は、図１４に例示した第１の実施の形態と同様のアルゴリズムにより生成される。電圧制御信号ＤＡＣｐ３Ｃは、ホールド制御信号ＨＯＬＤ_３Ｃと、前段のホールド制御信号ＨＯＬＤ_３と、Ｂ３とから、図１４と同様のアルゴリズムにより生成される。また、電圧制御信号ＤＡＣｐ４以降の電圧制御信号も同様に、図１４のアルゴリズムにより生成される。逆相側の電圧制御信号についても同様である。
図３１は、第４の実施の形態におけるアナログデジタル変換回路２００の一構成例を示すブロック図である。第４の実施の形態のアナログデジタル変換回路２００は、エラー補償部２４０をさらに備える点において第１の実施の形態と異なる。
エラー補償部２４０は、冗長ビットＢ３Ｃ、Ｂ６ＣおよびＢ９Ｃを用いて、信号ビットＢ１乃至Ｂ１０のエラーを補償するものである。例えば、「Chun-Cheng, et al., A 10b 100MS/s 1.13mW SAR ADC with Binary-Scaled Error Compensation, ISSCC 2010」に記載された方法が用いられる。詳細には、同文献のFigure 21.5.3に記載された回路および数式が用いられる。
このように本技術の第４の実施の形態によれば、アナログデジタル変換回路２００は、冗長ビットをさらに生成して、その冗長ビットを用いて信号ビットのエラーを補償するため、ＡＤ変換精度をさらに向上させることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
なお、本技術は以下のような構成もとることができる。
（１）２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定部と、
前記２つの入力電圧のうち前記判定部により高いと判定された方の降圧と前記２つの入力電圧のうち前記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御部と、
前記２つの入力電圧のそれぞれを前記制御信号に従って昇圧または降圧した電圧により更新する更新部と
を具備するアナログデジタル変換回路。
（２）前記電圧制御部は、所定の変換精度が要求された場合には前記降圧および前記昇圧の一方を指示する前記制御信号を生成し、前記所定の変換精度より高い精度が要求された場合には前記降圧および前記昇圧の両方を指示する前記制御信号を生成する
前記（１）記載のアナログデジタル変換回路。
（３）複数のタイミングのそれぞれにおいて前記判定結果を示すビットを信号ビットとして生成して出力し、前記複数のタイミングと異なるタイミングにおいて前記判定結果を示すビットを冗長ビットとして生成して出力する出力部と、
前記冗長ビットに基づいて前記信号ビットのそれぞれにおけるエラーを補償するエラー補償部とをさらに具備する
前記（１）または（２）に記載のアナログデジタル変換回路。
（４）前記更新部は、前記２つの入力電圧を減衰させる減衰部をさらに備える
前記（１）乃至（３）のいずれかに記載のアナログデジタル変換回路。
（５） 前記更新部は、
前記２つの入力電圧の一方を保持する第１コンデンサと、
前記２つの入力電圧の他方を保持する第２のコンデンサと、
前記第１および第２のコンデンサのそれぞれの電荷量の制御により前記昇圧または前記降圧を行う電荷量制御部と
を備える前記（１）乃至（４）のいずれかに記載のアナログデジタル変換回路。
（６）前記電圧制御部は、前記制御信号を複数回生成し、当該制御信号を生成するたびに前記昇圧および前記降圧のそれぞれにおける制御量を減少させる
前記（１）乃至（５）のいずれかに記載のアナログデジタル変換回路。
（７）２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定部と、
前記２つの入力電圧のうち前記判定部により高いと判定された方の降圧と前記２つの入力電圧のうち前記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御部と、
前記２つの入力電圧のそれぞれを前記制御信号に従って昇圧または降圧した新たな入力電圧により更新する更新部と、
前記判定結果を示すビットからなるデータを処理する処理部と
を具備する電子装置。
（８）判定部が、２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定手順と、
電圧制御部が、前記２つの入力電圧のうち前記判定部により高いと判定された方の降圧と前記２つの入力電圧のうち前記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御手順と、
更新部が、前記２つの入力電圧のそれぞれを前記制御信号に従って昇圧または降圧した電圧により更新する更新手順と
を具備するアナログデジタル変換回路の制御方法。
（１）２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定部と、
前記２つの入力電圧のうち前記判定部により高いと判定された方の降圧と前記２つの入力電圧のうち前記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御部と、
前記２つの入力電圧のそれぞれを前記制御信号に従って昇圧または降圧した電圧により更新する更新部と
を具備するアナログデジタル変換回路。
（２）前記電圧制御部は、所定の変換精度が要求された場合には前記降圧および前記昇圧の一方を指示する前記制御信号を生成し、前記所定の変換精度より高い精度が要求された場合には前記降圧および前記昇圧の両方を指示する前記制御信号を生成する
前記（１）記載のアナログデジタル変換回路。
（３）複数のタイミングのそれぞれにおいて前記判定結果を示すビットを信号ビットとして生成して出力し、前記複数のタイミングと異なるタイミングにおいて前記判定結果を示すビットを冗長ビットとして生成して出力する出力部と、
前記冗長ビットに基づいて前記信号ビットのそれぞれにおけるエラーを補償するエラー補償部とをさらに具備する
前記（１）または（２）に記載のアナログデジタル変換回路。
（４）前記更新部は、前記２つの入力電圧を減衰させる減衰部をさらに備える
前記（１）乃至（３）のいずれかに記載のアナログデジタル変換回路。
（５） 前記更新部は、
前記２つの入力電圧の一方を保持する第１コンデンサと、
前記２つの入力電圧の他方を保持する第２のコンデンサと、
前記第１および第２のコンデンサのそれぞれの電荷量の制御により前記昇圧または前記降圧を行う電荷量制御部と
を備える前記（１）乃至（４）のいずれかに記載のアナログデジタル変換回路。
（６）前記電圧制御部は、前記制御信号を複数回生成し、当該制御信号を生成するたびに前記昇圧および前記降圧のそれぞれにおける制御量を減少させる
前記（１）乃至（５）のいずれかに記載のアナログデジタル変換回路。
（７）２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定部と、
前記２つの入力電圧のうち前記判定部により高いと判定された方の降圧と前記２つの入力電圧のうち前記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御部と、
前記２つの入力電圧のそれぞれを前記制御信号に従って昇圧または降圧した新たな入力電圧により更新する更新部と、
前記判定結果を示すビットからなるデータを処理する処理部と
を具備する電子装置。
（８）判定部が、２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定手順と、
電圧制御部が、前記２つの入力電圧のうち前記判定部により高いと判定された方の降圧と前記２つの入力電圧のうち前記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御手順と、
更新部が、前記２つの入力電圧のそれぞれを前記制御信号に従って昇圧または降圧した電圧により更新する更新手順と
を具備するアナログデジタル変換回路の制御方法。
１００ 受信装置
１１０ ＲＦ部
１２０ サンプリングクロック生成回路
１３０ 受信回路
１４０ ＡＤＣ制御部
２００ アナログデジタル変換回路
２１０ 保持部
２１１、２１２、２３４ フリップフロップ
２２０ コンパレータ制御クロック生成部
２３０ ホールド制御信号生成部
２３１、５２５、５２６、５２８ インバータ
２３２ ＸＯＲゲート
２３３ シフトレジスタ
２３５ バッファ
２４０ エラー補償部
３００ デジタルアナログ変換部
３１１、３２１、３２２、３２３、３２４、３２５、３２６、３２７、３２８、３２９、３８３、３８６、３８９ 正相側スイッチ
３１２、３５１、３５２、３５３、３５４、３５５、３５６、３５７、３５８、３５９、３９３、３９６、３９９ 逆相側スイッチ
３３０ 正相側コンデンサアレイ
３３１、３３２、３３３、３３４、３３５、３３６、３３７、３３８、３３９ 正相側コンデンサ
３４０ 逆相側コンデンサアレイ
３４１、３４２、３４３、３４４、３４５、３４６、３４７、３４８、３４９ 逆相側コンデンサ
３６１ 正相側減衰コンデンサ
３６３、３６６、３６９ 正相側冗長コンデンサ
３７１ 逆相側減衰コンデンサ
３７３、３７６、３７９ 逆相側冗長コンデンサ
４００ コンパレータ
４１１、４１２、４１３、４１４、４１５、４２１、４２２、４３１、４３２、４４１、４４２、４４３、４４４、４４５、４４６、４４７、４４８ トランジスタ
５００ 電圧制御部
５１０ 正相側制御部
５２０ 正相側制御信号生成部
５２１、５２４、５２７ ＮＡＮＤゲート
５２２、５２３ ＯＲゲート
５３０ 逆相側制御部
５４０ 逆相側制御信号生成部
１１０ ＲＦ部
１２０ サンプリングクロック生成回路
１３０ 受信回路
１４０ ＡＤＣ制御部
２００ アナログデジタル変換回路
２１０ 保持部
２１１、２１２、２３４ フリップフロップ
２２０ コンパレータ制御クロック生成部
２３０ ホールド制御信号生成部
２３１、５２５、５２６、５２８ インバータ
２３２ ＸＯＲゲート
２３３ シフトレジスタ
２３５ バッファ
２４０ エラー補償部
３００ デジタルアナログ変換部
３１１、３２１、３２２、３２３、３２４、３２５、３２６、３２７、３２８、３２９、３８３、３８６、３８９ 正相側スイッチ
３１２、３５１、３５２、３５３、３５４、３５５、３５６、３５７、３５８、３５９、３９３、３９６、３９９ 逆相側スイッチ
３３０ 正相側コンデンサアレイ
３３１、３３２、３３３、３３４、３３５、３３６、３３７、３３８、３３９ 正相側コンデンサ
３４０ 逆相側コンデンサアレイ
３４１、３４２、３４３、３４４、３４５、３４６、３４７、３４８、３４９ 逆相側コンデンサ
３６１ 正相側減衰コンデンサ
３６３、３６６、３６９ 正相側冗長コンデンサ
３７１ 逆相側減衰コンデンサ
３７３、３７６、３７９ 逆相側冗長コンデンサ
４００ コンパレータ
４１１、４１２、４１３、４１４、４１５、４２１、４２２、４３１、４３２、４４１、４４２、４４３、４４４、４４５、４４６、４４７、４４８ トランジスタ
５００ 電圧制御部
５１０ 正相側制御部
５２０ 正相側制御信号生成部
５２１、５２４、５２７ ＮＡＮＤゲート
５２２、５２３ ＯＲゲート
５３０ 逆相側制御部
５４０ 逆相側制御信号生成部
Claims (8)
- ２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定部と、
前記２つの入力電圧のうち前記判定部により高いと判定された方の降圧と前記２つの入力電圧のうち前記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御部と、
前記２つの入力電圧のそれぞれを前記制御信号に従って昇圧または降圧した電圧により更新する更新部と
を具備するアナログデジタル変換回路。 - 前記電圧制御部は、所定の変換精度が要求された場合には前記降圧および前記昇圧の一方を指示する前記制御信号を生成し、前記所定の変換精度より高い精度が要求された場合には前記降圧および前記昇圧の両方を指示する前記制御信号を生成する
請求項１記載のアナログデジタル変換回路。 - 複数のタイミングのそれぞれにおいて前記判定結果を示すビットを信号ビットとして生成して出力し、前記複数のタイミングと異なるタイミングにおいて前記判定結果を示すビットを冗長ビットとして生成して出力する出力部と、
前記冗長ビットに基づいて前記信号ビットのそれぞれにおけるエラーを補償するエラー補償部とをさらに具備する
請求項１記載のアナログデジタル変換回路。 - 前記更新部は、前記２つの入力電圧を減衰させる減衰部をさらに備える
請求項１記載のアナログデジタル変換回路。 - 前記更新部は、
前記２つの入力電圧の一方を保持する第１コンデンサと、
前記２つの入力電圧の他方を保持する第２のコンデンサと、
前記第１および第２のコンデンサのそれぞれの電荷量の制御により前記昇圧または前記降圧を行う電荷量制御部と
を備える請求項１記載のアナログデジタル変換回路。 - 前記電圧制御部は、前記制御信号を複数回生成し、当該制御信号を生成するたびに前記昇圧および前記降圧のそれぞれにおける制御量を減少させる
請求項１記載のアナログデジタル変換回路。 - ２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定部と、
前記２つの入力電圧のうち前記判定部により高いと判定された方の降圧と前記２つの入力電圧のうち前記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御部と、
前記２つの入力電圧のそれぞれを前記制御信号に従って昇圧または降圧した新たな入力電圧により更新する更新部と、
前記判定結果を示すビットからなるデータを処理する処理部と
を具備する電子装置。 - 判定部が、２つの入力電圧の一方が他方より高いか否かを判定して当該判定結果を供給する判定手順と、
電圧制御部が、前記２つの入力電圧のうち前記判定部により高いと判定された方の降圧と前記２つの入力電圧のうち前記判定部により高いと判定されなかった方の昇圧との両方を指示する制御信号を生成する電圧制御手順と、
更新部が、前記２つの入力電圧のそれぞれを前記制御信号に従って昇圧または降圧した電圧により更新する更新手順と
を具備するアナログデジタル変換回路の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014163405A JP2016039586A (ja) | 2014-08-11 | 2014-08-11 | アナログデジタル変換回路、電子回路、および、アナログデジタル変換回路の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014163405A JP2016039586A (ja) | 2014-08-11 | 2014-08-11 | アナログデジタル変換回路、電子回路、および、アナログデジタル変換回路の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2016039586A true JP2016039586A (ja) | 2016-03-22 |
Family
ID=55530317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014163405A Pending JP2016039586A (ja) | 2014-08-11 | 2014-08-11 | アナログデジタル変換回路、電子回路、および、アナログデジタル変換回路の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2016039586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11405572B2 (en) | 2018-09-13 | 2022-08-02 | Sony Semiconductor Solutions Corporation | Solid state imaging element, electronic apparatus, and power noise correction method |
-
2014
- 2014-08-11 JP JP2014163405A patent/JP2016039586A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11405572B2 (en) | 2018-09-13 | 2022-08-02 | Sony Semiconductor Solutions Corporation | Solid state imaging element, electronic apparatus, and power noise correction method |
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