CN106921391B - 系统级误差校正sar模拟数字转换器 - Google Patents

系统级误差校正sar模拟数字转换器 Download PDF

Info

Publication number
CN106921391B
CN106921391B CN201710119494.9A CN201710119494A CN106921391B CN 106921391 B CN106921391 B CN 106921391B CN 201710119494 A CN201710119494 A CN 201710119494A CN 106921391 B CN106921391 B CN 106921391B
Authority
CN
China
Prior art keywords
pole
comparator
error correction
pmos transistor
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710119494.9A
Other languages
English (en)
Other versions
CN106921391A (zh
Inventor
徐代果
徐世六
刘涛
刘璐
邓民明
石寒夫
王旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Jixin Technology Co ltd
Original Assignee
CETC 24 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 24 Research Institute filed Critical CETC 24 Research Institute
Priority to CN201710119494.9A priority Critical patent/CN106921391B/zh
Publication of CN106921391A publication Critical patent/CN106921391A/zh
Application granted granted Critical
Publication of CN106921391B publication Critical patent/CN106921391B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0845—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of power supply variations, e.g. ripple
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明提供一种系统级误差校正SAR模拟数字转换器，包括自举采样开关、第一电容阵列、第二电容阵列、开关阵列、比较器、逐次逼近寄存器异步逻辑模块和用于根据输入的差分信号变化调整工作模式的误差校正比较器；本发明通过比较器在两种工作模式之间切换，可以根据比较器输入信号幅度的差别，使得比较器工作在不同的工作状态，优化了比较器的工作方式，提高了比较器的工作效率，使得整个SARADC的性能进一步提升，并且本发明不需要引入额外的冗余位进行误差校正，简化了设计难度，提高了整个SARADC的工作速度。

Description

系统级误差校正SAR模拟数字转换器
技术领域
本发明涉及集成电路领域，尤其涉及一种系统级误差校正SAR模拟数字转换器。
背景技术
逐次逼近寄存器型模拟数字转换器(以下简称为SARADC)是采样速率低于5Msps(每秒百万次采样)的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗，结构简单，版图面积小和低成本等优点。这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。近年来，随着移动终端和集成模拟前端应用的不断扩展，对于低功耗中高速ADC的需求日益增长。随着集成电路制造工艺的不断进步，低电源低功耗和数字电路高度集成已经成为ADC的主要发展趋势，和其他结构的ADC相比，SARADC和开关电容技术、电荷重分布技术，以及异步时钟控制技术结合在一起，在特征尺寸不断缩小的工艺节点上，具有更大的优势。近年来，随着集成电路制造工艺进入深亚微米级，对SARADC的研究以爆发式的速度在增长，SARADC的采样率已经上升到几MHz，甚至GHz数量级。
现有技术中，比较器的设计始终是SARADC的一个重要瓶颈。低精度和中等精度的SARADC通常采用基于锁存器结构的动态比较器，其具有没有静态功耗、延迟时间相对较小和结构简单的优点，但是，这种结构的比较器存在增益较小、失调电压较大和等效输入噪声较大的问题。由于低精度和中等精度ADC对于比较器增益的要求不是很高，所以基于锁存器结构的动态比较器可以满足精度上的要求，因此，其失调电压和等效输入噪声就成为了设计中重点考虑的问题。传统结构中，采用比较器共模输入电压不变的设计技术来降低比较器的失调电压，相比于比较器共模输入电压单调变化的结构而言，比较器共模输入电压不变的设计技术失调电压更低，是更主流的技术。对于基于锁存器结构的动态比较器而言，其工作时，如果处于latch状态的时间越长，其对于噪声的抑制效果越好，但缺点是需要更长的延迟时间，如果处于latch状态的时间越短，其对于噪声的抑制效果越差，但优点是延迟时间更短。但是，对于不同的输入信号，比较器的工作状态都是固定的，这使得比较器不能根据输入信号的变化，及时调整自己的工作模式，另一方面，如果用一位冗余位对高位比较结果进行校正，然后进入低位逐次逼近过程，但由于冗余位的加入，会造成增加了一个比较周期，降低了整个ADC的工作速度。因此，亟需一种新的技术手段，能够在保证工作速度的基础上，减少输入噪声。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种有鉴于此，本发明提供一种系统级误差校正SAR模拟数字转换器，以解决上述技术问题。
本发明提供的系统级误差校正SAR模拟数字转换器，包括自举采样开关、第一电容阵列、第二电容阵列、开关阵列、比较器、逐次逼近寄存器异步逻辑模块和用于根据输入的差分信号变化调整工作模式的误差校正比较器；
所述自举采样开关的一端与全差分输入信号相连，自举采样开关的另一端分别与第一电容阵列和第二电容阵列中每个电容的上极板连接，所述自举采样开关的另一端还分别与误差校正比较器的差分输入端连接，所述第一电容阵列和第二电容阵列的每个电容的下极板通过对应的开关阵列与基准电压相连，所述误差校正比较器的输出端与逐次逼近寄存器异步逻辑模块的输入端连接；
通过所述逐次逼近寄存器异步逻辑模块的输出信号控制第一电容阵列和第二电容阵列进行切换。
进一步，所述误差校正比较器的工作模式包括高速高等效输入噪声模式和低速低等效输入噪声模式，所述误差校正比较器根据输入的差分电压，对工作模式进行选择。
进一步，预先对误差校正比较器的工作模式进行阈值划分，当差分输入信号在阈值范围内时，控制误差校正比较器工作在低速低等效输入噪声模式；当差分输入信号在阈值范围之外时，控制误差校正比较器工作在高速高等效输入噪声模式。
进一步，通过改变误差校正比较器尾电流源的电流，控制所述误差校正比较器在两种工作模式之间进行切换。
进一步，所述误差校正比较器包括：第一NMOS管M1、第二NMOS管M2、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5、第六NMOS管M10、第七NMOS管M11，第一PMOS管M6、第二PMOS管M7、第三PMOS管M8、第四PMOS管M9、第一反相器I1、第二反相器I2、抑或非门XNOR、异或门XOR，第一与门AND1、第二与门AND2、第一控制信号模块CLK1和第二始终模块CLK2；
第一PMOS管M6和第二PMOS管M7衬底连接，第三PMOS管M8和第四PMOS管M9衬底连接，第一PMOS管M6和第二PMOS管M7的D极互相连接，第三PMOS管M8和第四PMOS管M9的D极互相连接，第一PMOS管M6的S极分别与第二PMOS管M7的S极、第三PMOS管M8的G极、第五NMOS管M5的G极、第一PMOS管M6、第四NMOS管M4的D极和第一比较器的输入端连接，第三PMOS管M8的S极分别与第四PMOS管M9的S极、第二PMOS管M7的G极、第四NMOS管M4的G极、第五NMOS管M5的D极、第二NMOS管M2的D极和第二比较器的输入端连接；
第四NMOS管M4的S极分别与第五NMOS管M5的S极和第三NMOS管M3的D极连接，第三NMOS管M3的的S极接地，第三NMOS管M3的S极接地，第一NMOS管M1的S极分别与第二NMOS管M2的S极、第六NMOS管M10的D极和第七NMOS管M11的D极连接，第六NMOS管M10的G极分别与第一与门AND1的输出端和第二控制信号模块连接，第七NMOS管M11的G极与与门2的输出端连接，第六NMOS管M10的S极和第七NMOS管M11的S极分别接地；
第一控制信号模块的输入端分别与第一PMOS管M6的G极、第四PMOS管M9的G极连接、与第一门AND1的输入端和第二与门AND2的输入端连接，抑或非门XNOR的输出端与第一与门AND1的输入端连接、异或门XOR的输出端与第二与门AND2的输入端连接
本发明的有益效果：本发明中的系统级误差校正SAR模拟数字转换器，当比较器两的输入端的电压相差较大时，工作在高速高等效输入噪声状态；当比较器两的输入端的电压相差较小时，比较器工作在低速低等效输入噪声状态，通过比较器在两种工作模式之间切换，可以根据比较器输入信号幅度的差别，使得比较器工作在不同的工作状态，优化了比较器的工作方式，提高了比较器的工作效率，使得整个SARADC的性能进一步提升，并且本发明不需要引入额外的冗余位进行误差校正，简化了设计难度，提高了整个SARADC的工作速度。
附图说明
图1为第一种现有技术中全差分SARADC的原理和时序图；
图2为第二种现有技术中全差分SARADC的原理和时序图；
图3为本发明实施例中的系统级误差校正SAR模拟数字转换器的原理和时序图；
图4为本发明实施例中的基于共模电压恒定结构的逐次逼近路线图；
图5为本发明实施例中的误差校正比较器原理图；
图6为本发明实施例中的两种状态下比较器延迟时间随输入信号变化对比图；
图7为本发明实施例中的两种状态下比较器等效输入噪声随共模电压变化对比图；
图8为第一种现有技术中对应的10位100MHz采样率SARADC仿真结果；
图9为本发明实施例中的所对应的10位100MHz采样率SARADC仿真结果。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施例中的系统级误差校正SAR模拟数字转换器(简称为系统级误差校正SARADC)包括自举采样开关、第一电容阵列、第二电容阵列、开关阵列、比较器、逐次逼近寄存器异步逻辑模块和用于根据输入的差分信号变化调整工作模式的误差校正比较器；
所述自举采样开关的一端与全差分输入信号相连，自举采样开关的另一端分别与第一电容阵列和第二电容阵列中每个电容的上极板连接，所述自举采样开关的另一端还分别与误差校正比较器的差分输入端连接，所述第一电容阵列和第二电容阵列的每个电容的下极板通过对应的开关阵列与基准电压相连，所述误差校正比较器的输出端与逐次逼近寄存器异步逻辑模块的输入端连接；
通过所述逐次逼近寄存器异步逻辑模块的输出信号控制第一电容阵列和第二电容阵列进行切换。
以量化精度为10位的SARADC为例，如图1所示，第一种现有技术给出了一种传统全差分SARADC的原理和时序图。当SARADC处于采样阶段时，连接输入信号Vinp/Vinn的自举采样开关(Bootstrapped Switch)导通，由电容C1到C9组成的电容阵列分别对输入信号Vinp/Vinn进行采样，采样结束后，比较器直接对输入信号进行第一次比较，比较器的比较结果作为SAR异步逻辑(SAR Logic)模块的输入信号，SAR异步逻辑根据比较器的输出结果，产生输出信号，作为电容阵列控制开关S1p～S9p和S1n～S9n的控制信号，使得电容阵列的下极板在基准电压VREF和地之间切换，由此完成逐次逼近过程。从其时序图可知，当采样控制信号Clk_in为高电平时，SARADC进行采样，当采样控制信号Clk_in为低电平时，采样结束，由异步时钟信号Clk1控制比较器进行逐次比较过程。这种结构的缺点在于，比较器始终工作在一个状态之下，当输入差分信号较大时，比较器的工作速度相对较慢，当输入差分信号较小时，比较器的等效输入噪声相对较大。也就是说，比较器不能根据输入差分信号的大小，进行相应工作状态的调整，从而没有实现比较器性能的最优化。
同样以量化精度为10位的SARADC为例，如图2所示，第二种现有技术中给出了一种改进的全差分SARADC的原理和时序图。当SARADC处于采样阶段时，采样控制信号Clk_in为高电平，连接输入信号Vinp/Vinn的自举采样开关(Bootstrapped Switch)导通，由电容C1到C9组成的电容阵列分别对输入信号Vinp/Vinn进行采样，采样结束后，比较器直接对输入信号进行第一次比较，比较器的比较结果作为SAR异步逻辑(SAR Logic)的输入信号，SAR异步逻辑根据比较器的输出结果，产生输出信号，作为电容阵列控制开关S1p～S9p和S1n～S9n的控制信号，使得电容阵列的下极板在基准电压VREF和地之间切换，由此完成逐次逼近过程。第一种现有技术的不同之处在于，第二种现有技术引入了一个额外控制信号Ctrl和一位冗余位电容，在比较器进行高位比较时，比较器差跟输入信号通常较大，控制信号Ctrl为低电平，比较器工作在高速高等效输入噪声模式，在高位比较结束后，控制信号Ctrl由低电平变为高电平，比较器工作在低速低等效输入噪声模式。进入低速低等效输入噪声模式后，冗余位电容建立，并进行一次比较，以此校正高位比较中由于比较器工作在高噪声模式所带来的误差。此后，比较器一直工作在低速低等效输入噪声模式，直到完成整个逐次逼近过程。但是，这种结构的缺点在于，比较器的两种工作模式是固定的，不能根据比较器输入差分信号的变化灵活切换，另一方面，引入冗余位后，增加了一次比较周期，降低了SARADC的工作速度。
在本实施例中，仍然以量化精度为10位的SARADC为例，本实施例中的系统级误差校正SARADC，其整体原理和时序图如图3所示，由自举采样开关(Bootstrapped)，电容阵列，误差校正比较器和SAR异步逻辑(SAR Logic)。其中，自举采样开关的一端和全差分输入信号Vinp和Vinn相连，自举开关(Bootstrapped)的另一端分别和两个全差分电容阵列的上极板相连，同时，分别和比较器的两个差分输入端相连，两个全差分电容阵列的下极板通过开关阵列和正负基准电压相连。比较器的输出信号作为SAR异步逻辑(SAR Logic)的输入信号，SAR异步逻辑(SAR Logic)的输出信号控制电容阵列的切换。本实施例中，引入了一个误差校正比较器(Correction comparator)，误差校正比较器可以根据输入差分信号的大小，对比较器的工作模式进行调整，当比较器输入差分信号较大时，误差校正比较器工作在高速高等效输入噪声模式，当比较器输入差分信号较小时，误差校正比较器工作在低速低等效输入噪声模式。也就是说，在比较器的每个比较周期中，误差校正比较器都可以根据比较器输入差分电压的大小，对比较器的工作模式进行选择。与现有技术相比，本实施例中的技术方案明显提高了比较器的工作效率，同时，不用引入冗余位，使得整个SARADC的工作也得到了提高。
如图4所示，本实施例中的误差校正比较器两端的输入信号以共模电压Vcm为中点，呈现对称变化。高速动态比较器的等效输入噪声水平大概处于十几个mV数量级，也就是说，当比较器两端的输入差模信号大于其等效输入噪声水平时，可以不考虑比较器噪声的影响，此时，比较器可以工作在高速高等效输入噪声模式；当比较器两端的输入差模信号小于其等效输入噪声水平时，要考虑噪声的影响，此时应该将比较器的等效输入噪声压制在1LSB以内，比较器可以工作在低速低等效输入噪声模式。基于上述分析，同样以共模电压为中点，对比较器的两种工作模式进行阈值划分，当比较器的差分输入信号处于Vth到2Vcm-Vth之内时，则认为此时比较器的差分输入信号较小，比较器应该工作在低速低等效输入噪声模式；当比较器的差分输入信号处于Vth到2Vcm-Vth之外时，则认为此时比较器的差分输入信号较大，比较器应该工作在高速高等效输入噪声模式。本实施例中采用误差校正比较器来实现上述功能。
在本实施例中，误差校正比较器的结构如图5所示，包括第一NMOS管M1、第二NMOS管M2、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5、第六NMOS管M10、第七NMOS管M11，第一PMOS管M6、第二PMOS管M7、第三PMOS管M8、第四PMOS管M9、第一反相器I1、第二反相器I2、抑或非门XNOR、异或门XOR，第一与门AND1、第二与门AND2、第一控制信号模块CLK1和第二始终模块CLK2；
第一PMOS管M6和第二PMOS管M7衬底连接，第三PMOS管M8和第四PMOS管M9衬底连接，第一PMOS管M6和第二PMOS管M7的D极互相连接，第三PMOS管M8和第四PMOS管M9的D极互相连接，第一PMOS管M6的S极分别与第二PMOS管M7的S极、第三PMOS管M8的G极、第五NMOS管M5的G极、第一PMOS管M6、第四NMOS管M4的D极和第一比较器的输入端连接，第三PMOS管M8的S极分别与第四PMOS管M9的S极、第二PMOS管M7的G极、第四NMOS管M4的G极、第五NMOS管M5的D极、第二NMOS管M2的D极和第二比较器的输入端连接，
第四NMOS管M4的S极分别与第五NMOS管M5的S极和第三NMOS管M3的D极连接，第三NMOS管M3的的S极接地，第三NMOS管M3的S极接地，第一NMOS管M1的S极分别与第二NMOS管M2的S极、第六NMOS管M10的D极和第七NMOS管M11的D极连接，第六NMOS管M10的G极分别与第一与门AND1的输出端和第二控制信号模块连接，第七NMOS管M11的G极与第二与门AND2的输出端连接，第六NMOS管M10的S极和第七NMOS管M11的S极分别接地，
第一控制信号模块的输入端分别与第一PMOS管M6的G极、第四PMOS管M9的G极连接、与第一门AND1的输入端和第二与门AND2的输入端连接，抑或非门XNOR的输出端与第一与门AND1的输入端连接、异或门XOR的输出端与第二与门AND2的输入端连接。
在本实施例中，误差校正比较器有两种状态，一种是复位状态，一种是工作状态，当误差校正比较器处于复位状态时，控制信号clk1和clk2为低电平，NMOS管M3和M10都关断，PMOS管M6/M9导通，将信号Dip和Din上拉到电源电压Vdd，通过反相器I1/I2，比较器输出信号Dp和Dn为低电平；当比较器进入工作状态时，控制信号clk1变为高电平，clk2作为clk1的延迟信号，暂时保持为低电平，此时，M10导通，M3仍然关闭，Dip和Din开始出现电压差，M1/M2处于饱和状态，有助于抑制比较器等效输入噪声，经过一定延迟后，控制信号clk2也变为高电平，Dip之间Din的电压差使得M6/M7和M8/M9构成的锁存器结构迅速进入锁存状态，完成比较，从而达到高速工作的目的。此时，比较器输出信号Dp和Dn一个为高电平，另一个为低电平，它们通过同或门XNOR关闭M10，使得比较器在复位和锁存状态下，都没有静态功耗，从而达到低功耗的目的，通过上述分析，这种结构同时达到了高速并且低功耗的目的。另一方面，采用误差校正比较器处于工作状态时，又可以分为高速高等效输入噪声模式和低速低等效输入噪声模式。如图5所示，通过调整反相器I1中NMOS管和PMOS管的尺寸来设定图4中的阈值电压Vth，当误差比较器的一端输入信号小于Vth时，由输入信号的对称性可知，另一端的输入信号必然大于2Vcm-Vth，此时，异或门XOR的两个输入信号一个为高电平，另一个为低电平，异或门XOR输出信号为高电平，如果比较器处于工作状态，则控制信号Clk1为高电平，NMOS管M11处于导通状态，那么，此时误差校正比较器的尾电流源由NMOS管M10和M11构成，误差校正比较器处于latch状态的时间较短，因此，误差校正比较器处于高速高等效输入噪声模式；当误差比较器的一端输入信号处于2Vcm-Vth和Vth之间时，由输入信号的对称性可知，另一端的输入信号也必然处于2Vcm-Vth和Vth之间时，此时，异或门XOR的两个输入信号同时为高电平，异或门XOR的输出信号为低电平，此时，如果比较器即使处于工作状态，NMOS管M11仍然处于断开状态，那么，此时误差校正比较器的尾电流源由NMOS管M10构成，误差校正比较器处于latch状态(锁存状态)的时间较长，因此，误差校正比较器处于低速低等效输入噪声模式。
在本实施例中，在65nmCMOS工艺下，时钟频率为1.8GHz，电源电压为1.2V，共模电压取0.6V，当|Dp-Dn|＝0.6V时，认为比较器完成比较。本实施例中的误差校正比较器在两种工作模式下，比较延迟时间随输入差分信号ΔVin变化而变化的对比曲线如图6所示。时钟频率为1.8GHz，电源电压为1.2V，当|Dp-Dn|＝0.6V时，认为比较器完成比较。上述误差比较器的等效输入噪声随共模电压Vcm变化而变化的对比曲线如图7所示。其中，state1为高速高等效输入噪声模式，state2为低速低等效输入噪声模式。从图6中可以看出，高速模式和低速模式相比，速度提高了大约30％，从图7中可以看出，低等效输入噪声模式和高等效输入噪声模式相比，等效输入噪声被压缩了70％以上，低等效输入噪声模式小，比较器的等效输入噪声小于1LSB。如图8、9所示，可以看出，相对于传统技术而言，本实施例中的系统级误差校正SAR模拟数字转换器，在SNDR和SFDR两项指标上都有比较明显的提升。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (4)

1.一种系统级误差校正SAR模拟数字转换器，其特征在于：包括自举采样开关、第一电容阵列、第二电容阵列、开关阵列、比较器、逐次逼近寄存器异步逻辑模块和用于根据输入的差分信号变化调整工作模式的误差校正比较器；
所述自举采样开关的一端与全差分输入信号相连，自举采样开关的另一端分别与第一电容阵列和第二电容阵列中每个电容的上极板连接，所述自举采样开关的另一端还分别与误差校正比较器的差分输入端连接，所述第一电容阵列和第二电容阵列的每个电容的下极板通过对应的开关阵列与基准电压相连，所述误差校正比较器的输出端与逐次逼近寄存器异步逻辑模块的输入端连接；
通过所述逐次逼近寄存器异步逻辑模块的输出信号控制第一电容阵列和第二电容阵列进行切换；
所述误差校正比较器包括：第一NMOS管M1、第二NMOS管M2、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5、第六NMOS管M10、第七NMOS管M11，第一PMOS管M6、第二PMOS管M7、第三PMOS管M8、第四PMOS管M9、第一反相器I1、第二反相器I2、异或非门XNOR、异或门XOR，第一与门AND1、第二与门AND2、第一控制信号模块CLK1和第二时钟模块CLK2；
第一PMOS管M6和第二PMOS管M7衬底连接，第三PMOS管M8和第四PMOS管M9衬底连接，第一PMOS管M6和第二PMOS管M7的D极互相连接，第三PMOS管M8和第四PMOS管M9的D极互相连接，第一PMOS管M6的S极分别与第二PMOS管M7的S极、第三PMOS管M8的G极、第五NMOS管M5的G极、第一NMOS管M1的D极，第三PMOS管M8的S极分别与第四PMOS管M9的S极、第二PMOS管M7的G极、第四NMOS管M4的G极、第五NMOS管M5的D极；其中，第一反相器I1和第二反相器I2串联，比较器的输入端为M1和M2的栅极，Vip和Vin为输入信号，比较器的输出端为M4和M5的漏极，Vp和Vn为输出信号，异或门XOR的输入信号为Vp和Vn，非异或门XNOR的输入信号为Dp和Dn，
第四NMOS管M4的S极分别与第五NMOS管M5的S极和第三NMOS管M3的D极连接，第三NMOS管M3的的S极接地，第一NMOS管M1的S极分别与第二NMOS管M2的S极、第六NMOS管M10的D极和第七NMOS管M11的D极连接，第六NMOS管M10的G极分别与第一与门AND1的输出端和第二控制信号模块连接，第七NMOS管M11的G极与第二与门AND2的输出端连接，第六NMOS管M10的S极和第七NMOS管M11的S极分别接地；
第一控制信号模块的输入端分别与第一PMOS管M6的G极、第四PMOS管M9的G极连接、与第一与门AND1的输入端和第二与门AND2的输入端连接，异或非门XNOR的输出端与第一与门AND1的输入端连接、异或门XOR的输出端与第二与门AND2的输入端连接。
2.根据权利要求1所述的系统级误差校正SAR模拟数字转换器，其特征在于：所述误差校正比较器的工作模式包括高速高等效输入噪声模式和低速低等效输入噪声模式，所述误差校正比较器根据输入的差分电压，对工作模式进行选择。
3.根据权利要求2所述的系统级误差校正SAR模拟数字转换器，其特征在于：预先对误差校正比较器的工作模式进行阈值划分，当差分输入信号在阈值范围内时，控制误差校正比较器工作在低速低等效输入噪声模式；当差分输入信号在阈值范围之外时，控制误差校正比较器工作在高速高等效输入噪声模式。
4.根据权利要求3所述的系统级误差校正SAR模拟数字转换器，其特征在于：通过改变误差校正比较器尾电流源的电流，控制所述误差校正比较器在两种工作模式之间进行切换。
CN201710119494.9A 2017-03-02 2017-03-02 系统级误差校正sar模拟数字转换器 Active CN106921391B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710119494.9A CN106921391B (zh) 2017-03-02 2017-03-02 系统级误差校正sar模拟数字转换器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710119494.9A CN106921391B (zh) 2017-03-02 2017-03-02 系统级误差校正sar模拟数字转换器

Publications (2)

Publication Number Publication Date
CN106921391A CN106921391A (zh) 2017-07-04
CN106921391B true CN106921391B (zh) 2021-01-22

Family

ID=59453903

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710119494.9A Active CN106921391B (zh) 2017-03-02 2017-03-02 系统级误差校正sar模拟数字转换器

Country Status (1)

Country Link
CN (1) CN106921391B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107493093B (zh) * 2017-08-21 2021-01-22 中国电子科技集团公司第二十四研究所 一种高速低功耗动态亚稳态抑制比较器
US11531424B2 (en) 2017-09-07 2022-12-20 Cypress Semiconductor Corporation Nano-power capacitance-to-digital converter
CN110247662B (zh) * 2018-03-09 2022-04-22 中国电子科技集团公司第二十四研究所 一种高速低功耗比较器及逐次逼近型模数转换器和电子设备
TWI653835B (zh) * 2018-06-20 2019-03-11 新唐科技股份有限公司 循序漸進式類比數位轉換器和其校正方法
CN111245438B (zh) * 2020-02-14 2022-05-20 西安交通大学 一种前馈式无源噪声整形逐次逼近型模数转换器
CN116614135B (zh) * 2023-05-18 2024-04-09 金华高等研究院(金华理工学院筹建工作领导小组办公室) 适用于同步时序sar adc的动态比较器及控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102035527A (zh) * 2009-09-24 2011-04-27 复旦大学 一种用于差分时域比较器电路的失调电压消除技术
CN103023505A (zh) * 2012-12-18 2013-04-03 中国科学院微电子研究所 一种可配置多通道逐次逼近结构的模数转换器
CN104242939A (zh) * 2013-07-10 2014-12-24 西安电子科技大学 一种中等分辨率高速可配置的异步逐次逼近型模数转换器
CN104283563A (zh) * 2014-10-20 2015-01-14 电子科技大学 一种用于单调开关方式的逐次逼近型模数转换器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2211468B1 (en) * 2009-01-26 2011-07-20 Fujitsu Semiconductor Limited Sampling

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102035527A (zh) * 2009-09-24 2011-04-27 复旦大学 一种用于差分时域比较器电路的失调电压消除技术
CN103023505A (zh) * 2012-12-18 2013-04-03 中国科学院微电子研究所 一种可配置多通道逐次逼近结构的模数转换器
CN104242939A (zh) * 2013-07-10 2014-12-24 西安电子科技大学 一种中等分辨率高速可配置的异步逐次逼近型模数转换器
CN104283563A (zh) * 2014-10-20 2015-01-14 电子科技大学 一种用于单调开关方式的逐次逼近型模数转换器

Also Published As

Publication number Publication date
CN106921391A (zh) 2017-07-04

Similar Documents

Publication Publication Date Title
CN106921391B (zh) 系统级误差校正sar模拟数字转换器
TWI443969B (zh) 以動態比較器為基礎的比較系統
US7796077B2 (en) High speed high resolution ADC using successive approximation technique
CN107425852B (zh) 基于二进制权重电荷再分配的逐次逼近型模数转换器
US9654126B2 (en) Systems and methods for providing a pipelined analog-to-digital converter
US20210266004A1 (en) Residue transfer loop, successive approximation register analog-to-digital converter, and gain calibration method
CN104967451A (zh) 逐次逼近型模数转换器
CN111669180B (zh) 基于Vcm的超低功耗SAR ADC开关切换结构及其开关切换方法
CN102332921A (zh) 一种适用于自动增益控制环路的逐次逼近型模数转换器
CN111865319A (zh) 一种基于四输入比较器的超低功耗逐次逼近型模数转换器
CN106301376B (zh) 一种比较器偏置电流可调的低功耗逐次逼近型模数转换器
CN216625715U (zh) 浮空型动态锁存比较器和逐次逼近型模数转换器
US10547321B2 (en) Method and apparatus for enabling wide input common-mode range in SAR ADCS with no additional active circuitry
Hsieh et al. A 0.3 V 10bit 7.3 fJ/conversion-step SAR ADC in 0.18 μm CMOS
CN108880543B (zh) 流水线模数转换器及其运放自适应配置电路及方法
CN212435679U (zh) 一种基于Vcm的超低功耗SAR ADC开关切换结构
US10476456B2 (en) Comparator having a high-speed amplifier and a low-noise amplifier
CN112688688A (zh) 基于分区式与逐次逼近寄存器辅助的流水线模数转换器
Zahrai et al. A low-power hybrid ADC architecture for high-speed medium-resolution applications
Pelgrom et al. Nyquist analog-to-digital conversion
Xie et al. A 12bit 16MS/s Asynchronous SAR ADC with Speed-Enhanced Comparator and TSPC Latch
CN114978165A (zh) 时间交织流水线逐次逼近模数转换器
Fu et al. A 10-bit 2 MS/s SAR ADC using reverse VCM-based switching scheme
Deng et al. A 8-bit 10MS/s asynchronous SAR ADC with resistor-capacitor array DAC
CN113676183A (zh) 一种基于两步式的高精度低功耗sar adc

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20221228

Address after: No.23 Xiyong Avenue, Shapingba District, Chongqing 401332

Patentee after: CETC Chip Technology (Group) Co.,Ltd.

Address before: 400060 No. 14, Nanping Huayuan Road, Nan'an District, Chongqing

Patentee before: NO.24 RESEARCH INSTITUTE OF CHINA ELECTRONICS TECHNOLOGY Group Corp.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230417

Address after: Room 2-2, No. 2, Linxie Family Courtyard Group, Zaojeshu Village, Fenghuang Town, Shapingba District, Chongqing, 401334

Patentee after: Chongqing Jixin Technology Co.,Ltd.

Address before: No.23 Xiyong Avenue, Shapingba District, Chongqing 401332

Patentee before: CETC Chip Technology (Group) Co.,Ltd.