CN107425852B - 基于二进制权重电荷再分配的逐次逼近型模数转换器 - Google Patents

Abstract

本发明涉及一种基于二进制权重电荷再分配的逐次逼近型模数转换器。该模数转换器包括：差分电容阵列(11)、比较器(12)、逻辑控制器(13)和输出锁存器(14)；其中，所述比较器(12)电连接所述差分电容阵列(11)；所述逻辑控制器(13)分别电连接所述比较器(12)和所述差分电容阵列(11)：所述输出锁存器(14)电连接所述比较器(12)。本发明提供的模数转换器采用了一种全新的高效开关时序，该时序基于电容上极板采样以及单调与共模输入对称混合技术，完全消除了比较过程的功耗产生，将功耗主要集中到复位阶段，极大的降低了电容阵列的面积，提高模数转换器能耗利用率，同时折中选择了中等动态输入失调的方案，实现了逐次逼近型模数转换器的超低功耗应用。

Description

基于二进制权重电荷再分配的逐次逼近型模数转换器

技术领域

本发明属于集成电路技术领域，具体涉及一种基于二进制权重电荷再分配的逐次逼近型模数转换器。

背景技术

逐次逼近型模数转换器(SAR ADC)是一种中等精度中等采样速率的模数转换器类型，它具有结构简单、面积小、功耗低的优点，因而广泛应用于各种医疗、便携式电子设备和通信系统中。由于逐次逼近模数转换器不需要诸如运算放大器等线性增益模块，使得SARADC能够较好地适应特征尺寸的减小和电源电压降低的工艺演化趋势。随着工艺的进步，SAR ADC所能达到的转换速率也增加到数百兆，从而可以和流水线型模数转换器媲美，并且有着更高的功耗利用率。

逐次逼近型模数转换器主要由数模(D/A)转换器、比较器和逐次逼近寄存器组成，其中D/A转换器一般为二进制电容式结构。电荷重分配型D/A转换器由于其开关控制的简易性和高效性得到了广泛应用。

对于传统的基于电容阵列的逐次逼近型模数转换器，由于电容阵列相对较大的面积，导致了传统逐次逼近型模数转换器的精度无法做到很高，同时，较大的电容面积，会引起功耗的增加。

发明内容

为了解决现有技术中存在的上述问题，本发明提出一种基于二进制权重电荷再分配的逐次逼近型模数转换器。

具体地，本发明的一个实施例提供了一种基于二进制权重电荷再分配的逐次逼近型模数转换器，包括：差分电容阵列11、比较器12、逻辑控制器13和输出锁存器14；其中，所述比较器12电连接所述差分电容阵列11；所述逻辑控制器13分别电连接所述比较器12和所述差分电容阵列11；所述输出锁存器14电连接所述比较器12。

在本发明的一个实施例中，所述差分电容阵列11的电容上极板分别由第一自举开关和第二自举开关连接到差分模拟输入信号的正向输入端Vip和反向输入端Vin。

在本发明的一个实施例中，所述差分电容阵列11的电容下极板分别电连接所述逻辑控制器13的输出端。

在本发明的一个实施例中，所述差分电容阵列11包括第一电容阵列111和第二电容阵列112；其中，所述第一电容阵列111的所有电容的上极板均电连接至所述比较器12的正向输入端，所述第二电容阵列112的所有电容的上极板均电连接至所述比较器12的反向输入端。

在本发明的一个实施例中，所述差分电容阵列11还包括第一控制开关组113和第二控制开关组114；其中，所述第一控制开关组113与所述第一电容阵列111的电容下极板电连接；所述第二控制开关组114与所述第二电容阵列112的电容下极板电连接；所述第一控制开关组113与所述第二控制开关组114均选择性电连接至参考电压端。

在本发明的一个实施例中，所述参考电压端包括第一参考电压端Vref，接地端GND和第二参考电压端Vcm，并且，所述第二参考电压端Vcm对应的电压值是所述第一参考电压端Vref对应的电压值的二分之一。

在本发明的一个实施例中，，所述第一电容阵列111包括第一电容C₁、第二电容C₂、第三电容C₃、第四电容C₄、第五电容C₅、第六电容C₆以及第七电容C₇；所述第二电容阵列112包括第八电容C₁’、第九电容C₂’、第十电容C₃’、第十一电容C₄’、第十二电容C₅’、第十三电容C₆’以及第十四电容C₇’；其中，所述第一电容C₁、所述第二电容C₂、所述第八电容C₁’和所述第九电容C₂’的电容值均为单位电容C；所述第三电容C₃、所述第四电容C₄、所述第五电容C₅、所述第六电容C₆、所述第七电容C₇、所述第十电容C₃’、所述第十一电容C₄’、所述第十二电容C₅’、所述第十三电容C₆’以及所述第十四电容C₇’的电容值依次为2C、4C、8C、16C、32C、2C、4C、8C、16C、32C。

在本发明的一个实施例中，所述比较器为两级动态锁存型比较器。

在本发明的一个实施例中，所述逻辑控制器包括7个子单元和1个D触发器；其中，所述7个子单元依次串联后分别电连接至所述D触发器和采样信号Sample；所述7个子单元均电连接所述比较器第一输出信号CMPP、第二输出信号CMPN以及比较完成信号Valid。

在本发明的一个实施例中，所述子单元包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第七PMOS晶体管MP7、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9、第十NMOS晶体管MN10、第一非门NOT 1、第二非门NOT 2、第三非门NOT 3以及第四非门NOT 4；

其中，所述第一PMOS晶体管MP1、所述第一NMOS晶体管MN1及所述第二NMOS晶体管MN2依次串接于基准电压端VDD与接地端GND之间；所述第二PMOS晶体管MP2、所述第三PMOS晶体管MP3及所述第三NMOS晶体管MN3依次串接于所述基准电压端VDD与所述接地端GND之间；所述第四PMOS晶体管MP4、所述第四NMOS晶体管MN4、所述第六NMOS晶体管MN6及所述第十NMOS晶体管MN10依次串接于所述基准电压端VDD与所述接地端GND之间；所述第五PMOS晶体管MP5、所述第五NMOS晶体管MN5、所述第六NMOS晶体管MN6及所述第十NMOS晶体管MN10依次串接于基准电压端VDD与接地端GND之间；所述第六PMOS晶体管MP6、所述第八NMOS晶体管MN8、所述第七NMOS晶体管MN7及所述第十NMOS晶体管MN10依次串接于所述基准电压端VDD与所述接地端GND之间；所述第七PMOS晶体管MP7、所述第九NMOS晶体管MN9、所述第七NMOS晶体管MN7及所述第十NMOS晶体管MN10依次串接于所述基准电压端VDD与所述接地端GND之间；

所述第一非门NOT 1和第二非门NOT 2依次串接于所述第三PMOS晶体管MP3和所述第三NMOS晶体管MN3之间；所述第三非门NOT 3两端分别电连接所述第四PMOS晶体管MP4和所述第四NMOS晶体管MN4；所述第四非门NOT 4两端分别电连接所述第七PMOS晶体管MP7和所述第九NMOS晶体管MN9；

所述第二PMOS晶体管MP2的栅极端及所述第三NMOS晶体管MN3栅极端均电连接至所述第一PMOS晶体管MP1的漏极端；所述第四PMOS晶体管MP4的漏极端电连接至所述第五PMOS晶体管MP5的漏极端；所述第五PMOS晶体管MP5的漏极端电连接至所述第六PMOS晶体管MP6的栅极端和所述第七NMOS晶体管MN7的栅极端；所述第五PMOS晶体管MP5的栅极端及所述第六NMOS晶体管MN6的栅极端均电连接至所述第六PMOS晶体管MP6的漏极端和所述第七PMOS晶体管MP7的漏极端。

本发明实施例的模数转换器采用了一种全新的高效开关时序，该时序基于电容上极板采样以及单调与共模输入对称混合技术，完全消除了比较过程的功耗产生，将功耗主要集中到复位阶段，极大的降低了电容阵列的面积，提高模数转换器能耗利用率，同时折中选择了中等动态输入失调的方案，实现了逐次逼近型模数转换器的超低功耗应用。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的基于二进制权重电荷再分配的逐次逼近型模数转换器的结构示意图；

图2为本发明实施例提供的差分电容阵列结构示意图；

图3为本发明实施例提供的逻辑控制器的结构图；

图4为本发明实施例提供的逻辑控制器中子单元的电路示意图；

图5为本发明实施例提供的基于二进制权重电荷再分配的逐次逼近型模数转换器的电路框图；

图6为本发明实施例提供的比较器电路示意图；

图7为本发明实施例提供的逻辑控制器中子单元的时序示意图；

图8为本发明实施例提供的电容阵列中三端选择开关的电路图；以及，

图9～图11为本发明实施例提供的电容阵列正向端最高位、最低位以及其余位电容所对应的逻辑控制电路。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

实施例一

请参见图1，图1为本发明实施例提供的基于二进制权重电荷再分配的逐次逼近型模数转换器的结构示意图。该模数转换器包括：差分电容阵列11、比较器12、逻辑控制器13和输出锁存器14；其中，所述比较器12电连接所述差分电容阵列11；所述逻辑控制器13分别电连接所述比较器12和所述差分电容阵列11；所述输出锁存器14电连接所述比较器12。

其中，所述差分电容阵列11的电容上极板分别由第一自举开关和第二自举开关连接到差分模拟输入信号的正向输入端Vip和反向输入端Vin。

进一步地，所述差分电容阵列11的电容下极板分别电连接所述逻辑控制器13的输出端。

优选地，请参见图2，图2为本发明实施例提供的差分电容阵列结构示意图；所述差分电容阵列11包括第一电容阵列111和第二电容阵列112；其中，所述第一电容阵列111的所有电容的上极板均电连接至所述比较器12的正向输入端，所述第二电容阵列112的所有电容的上极板均电连接至所述比较器12的反向输入端。

进一步地，请再次参见图2，所述差分电容阵列11还包括第一控制开关组113和第二控制开关组114；其中，所述第一控制开关组113与所述第一电容阵列111的电容下极板电连接；所述第二控制开关组114与所述第二电容阵列112的电容下极板电连接；所述第一控制开关组113与所述第二控制开关组114均选择性电连接至参考电压端。

其中，所述参考电压端包括第一参考电压端Vref，接地端GND和第二参考电压端Vcm，并且，所述第二参考电压端Vcm对应的电压值是所述第一参考电压端Vref对应的电压值的二分之一。

优选地，所述第一电容阵列111包括第一电容C₁、第二电容C₂、第三电容C₃、第四电容C₄、第五电容C₅、第六电容C₆以及第七电容C₇；所述第二电容阵列112包括第八电容C₁’、第九电容C₂’、第十电容C₃’、第十一电容C₄’、第十二电容C₅’、第十三电容C₆’以及第十四电容C₇’；其中，所述第一电容C₁、所述第二电容C₂、所述第八电容C₁’和所述第九电容C₂’的电容值均为单位电容C；所述第三电容C₃、所述第四电容C₄、所述第五电容C₅、所述第六电容C₆、所述第七电容C₇、所述第十电容C₃’、所述第十一电容C₄’、所述第十二电容C₅’、所述第十三电容C₆’以及所述第十四电容C₇’的电容值依次为2C、4C、8C、16C、32C、2C、4C、8C、16C、32C。

优选地，所述比较器为两级动态锁存型比较器。

优选地，请参见图3，图3为本发明实施例提供的逻辑控制器的结构图；所述逻辑控制器包括7个子单元和1个D触发器；其中，所述7个子单元依次串联后分别电连接至所述D触发器和采样信号Sample；所述7个子单元均电连接所述比较器第一输出信号CMPP、第二输出信号CMPN以及比较完成信号Valid。

具体地，请参见图4，图4为本发明实施例提供的逻辑控制器中子单元的电路示意图；所述子单元包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第七PMOS晶体管MP7、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9、第十NMOS晶体管MN10、第一非门NOT 1、第二非门NOT 2、第三非门NOT 3以及第四非门NOT 4；

其中，所述第一PMOS晶体管MP1、所述第一NMOS晶体管MN1及所述第二NMOS晶体管MN2依次串接于基准电压端VDD与接地端GND之间；所述第二PMOS晶体管MP2、所述第三PMOS晶体管MP3及所述第三NMOS晶体管MN3依次串接于所述基准电压端VDD与所述接地端GND之间；所述第四PMOS晶体管MP4、所述第四NMOS晶体管MN4、所述第六NMOS晶体管MN6及所述第十NMOS晶体管MN10依次串接于所述基准电压端VDD与所述接地端GND之间；所述第五PMOS晶体管MP5、所述第五NMOS晶体管MN5、所述第六NMOS晶体管MN6及所述第十NMOS晶体管MN10依次串接于基准电压端VDD与接地端GND之间；所述第六PMOS晶体管MP6、所述第八NMOS晶体管MN8、所述第七NMOS晶体管MN7及所述第十NMOS晶体管MN10依次串接于所述基准电压端VDD与所述接地端GND之间；所述第七PMOS晶体管MP7、所述第九NMOS晶体管MN9、所述第七NMOS晶体管MN7及所述第十NMOS晶体管MN10依次串接于所述基准电压端VDD与所述接地端GND之间；

所述第一非门NOT 1和第二非门NOT 2依次串接于所述第三PMOS晶体管MP3和所述第三NMOS晶体管MN3之间；所述第三非门NOT 3两端分别电连接所述第四PMOS晶体管MP4和所述第四NMOS晶体管MN4；所述第四非门NOT 4两端分别电连接所述第七PMOS晶体管MP7和所述第九NMOS晶体管MN9；

所述第二PMOS晶体管MP2的栅极端及所述第三NMOS晶体管MN3栅极端均电连接至所述第一PMOS晶体管MP1的漏极端；所述第四PMOS晶体管MP4的漏极端电连接至所述第五PMOS晶体管MP5的漏极端；所述第五PMOS晶体管MP5的漏极端电连接至所述第六PMOS晶体管MP6的栅极端和所述第七NMOS晶体管MN7的栅极端；所述第五PMOS晶体管MP5的栅极端及所述第六NMOS晶体管MN6的栅极端均电连接至所述第六PMOS晶体管MP6的漏极端和所述第七PMOS晶体管MP7的漏极端。

所述第一NMOS晶体管MN1和所述第三PMOS晶体管MP3电连接输入信号Valid；所述第五NMOS晶体管MN5电连接输入信号CMPP；所述第八NMOS晶体管MN8电连接输入信号CMPN；所述第一PMOS晶体管MP1和所述第二NMOS晶体管MN2电连接输入信号D；所述第四PMOS晶体管MP4、所述第七PMOS晶体管MP7、所述第十NMOS晶体管MN10和所述第二非门NOT 2输出信号Q。

实施例二

请参见图5，图5为本发明实施例提供的二进制权重电荷再分配结构的8位逐次逼近型模数转换器的电路框图。该模数转换器包括：采样网络、差分电容阵列、比较器、逐次逼近逻辑控制器、输出锁存器；其中，差分电容阵列的上极板分别由两个自举开关连接到差分模拟输入信号的正向输入端和反向输入端；

进一步地，采样阶段，差分电容阵列的下极板复位到初始值；为提高采样线性度，差分电容阵列在采样方波信号Sample的控制下通过自举开关对正向模拟输入信号Vip和反向模拟输入信号Vin进行采样

优选地，所述的差分电容阵列由第一电容阵列和第二电容阵列组成，第一电容阵列的所有电容的上极板和前述的一个自举开关的输出端连接在一起输入到比较器的正向输入端，第二电容阵列的所有电容的上极板和前述的另一个自举开关的输出端连接在一起输入到比较器的反向输入端；其中第一、第二电容阵列均由7组二进制结构的位电容组成，每组位电容之间的电容值大小按照2倍的关系依次递减，最小的两组位电容均为单位电容，前6组位电容的下极板由逐次逼近逻辑控制器的输出通过一组开关控制连接到Vref、GND或Vcm，最后一组单位电容的下极板与前6组不同，仅连接到Vref或Vcm；

请参见图6，图6为本发明实施例提供的比较器电路示意图；本实施例采用两级动态锁存型比较器，为了改善比较器能量效率，减少输入噪声，放大器使用预放大级，通过钟控信号CLK，在比较器不工作时关断电源到地的通路，减小静态功耗。

进一步地，比较器通过比较第一电容阵列和第二电容阵列上极板的正向模拟输入信号Vip和反向模拟输入信号Vin，输出比较结果CMPP和CMPN以及比较完成信号；

具体地，请再次参见图3，图3为本发明实施例提供的逻辑控制器的结构图；包括7个子单元、1个D触发器(DFF)，其中子单元串联连接实质上构成了一个移位寄存器。每一次比较完成后，触发比较完成信号Valid(＝CMPP·CMPN)由低变高，进而子单元电路对比较器输出CMPP，CMPN进行采样，并产生Pi，Ni信号输入到差分电容阵列的反相器，完成逐次逼近的过程。整个转换完成后由DFF输出一个转换完成信号EN，触发输出锁存器对数据进行锁存。

进一步地，逐次逼近逻辑控制器接收比较器的比较结果以及比较完成信号，分别相应地依次切换第一、第二电容阵列的每组位电容直至完成逐次逼近过程，同时锁存并输出每次比较结果，并且在下一次采样时把所有电容的下极板复位到初始值。

请参见图7，图7为本发明实施例提供的逻辑控制器中子单元的时序示意图；采样阶段，Pi，Ni和Q均复位到地。当前子单元工作阶段，D节点充电到Vref从而把Q也上拉到Vref。当比较器输出CMPP，CMPN有效时，输出结果被Pi，Ni节点采样，同时比较完成信号Valid变为高电平，一个比较周期完成。

进一步地，输出锁存器在完成每一次采样转换后统一锁存前述逐次逼近逻辑控制器的数字码并输出到片外。

优选地，所述差分电容阵列的参考电压为Vref，Vcm，GND，其中Vref为电源电压，Vcm＝Vref/2，GND为地电压。

其中，所述差分电容阵列由7组二进制结构的位电容组成，每个位电容下级板均由相应的开关在逻辑控制下连接到相应的参考电压。

实施例三

为了便于理解本发明的工作原理，本实施例在上述实施例的基础上，对逐次逼近型模数转换器的实施流程进行说明。

请参见图8、图9、图10以及图11，图8为本发明实施例提供的电容阵列中三端选择开关的电路图；图9～图11为本发明实施例提供的电容阵列正向端最高位、最低位以及其余位电容所对应的逻辑控制电路；其中，逐次逼近过程主要包括如下阶段：

采样阶段：第一、第二电容阵列的最大一组位电容的下极板均接GND，剩余所有位电容的下极板接Vref，第一电容阵列的上极板通过一个自举开关对差分输入信号的正向信号进行采样，第二电容阵列的上极板通过另一个自举开关对差分输入信号的反向信号进行采样；

初次比较阶段中：电容的上极板断开与正向、反向模拟输入信号的连接，当正向输入信号小于反向输入信号时，第一电容阵列的最大一组位电容下极板由接GND切换为接Vcm，第二电容阵列除最大一组位以外的电容由接Vref切换为接Vcm；当正向输入信号大于反向输入信号时，第二电容阵列的最大一组位电容下极板由接GND切换为接Vcm，第一电容阵列除最大一组位以外的电容由接Vref切换为接Vcm；

第二次比较阶段中：如果初次比较阶段时正向输入信号小于反向输入信号，那么第二次比较阶段中，若正向输入信号小于反向输入信号，则第一电容阵列的最大一组位电容下极板由接Vcm切换为接Vref；若正向输入信号大于反向输入信号，则第一电容阵列的最大一组位电容下极板由接Vcm切换为接GND；

如果初次比较阶段时正向输入信号大于反向输入信号，那么第二次比较阶段中，若正向输入信号小于反向输入信号，则第二电容阵列的最大一组位电容下极板由接Vcm切换为接GND；若正向输入信号大于反向输入信号，则第二电容阵列的最大一组位电容下极板由接Vcm切换为接Vref；

后续第N(3≤N≤7)次比较阶段中：如果初次比较阶段时正向输入信号小于反向输入信号，那么后续第N次比较过程中，若正向输入信号小于反向输入信号，则第二电容阵列的由高到低的第(N-1)位电容下极板由Vcm切换为GND；若正向输入信号大于反向输入信号，则第一电容阵列的由高到低的第(N-1)位电容下极板由Vref切换为Vcm，以此类推，在第七次比较时，若正向输入信号小于反向输入信号，则第二电容阵列的第六位的单位电容由接Vcm切换为GND；若正向输入信号大于反向输入信号，则第一电容阵列的第六位的单位电容下极板由Vref切换为Vcm；

如果初次比较阶段时正向输入信号大于反向输入信号，那么后续第N次比较过程中，若正向输入信号小于反向输入信号，则第二电容阵列的由高到低的第(N-1)位电容下极板由Vref切换为Vcm；若正向输入信号大于反向输入信号，则第一电容阵列的由高到低的第(N-1)位电容下极板由Vcm切换为GND，以此类推，在第七次比较时，若正向输入信号小于反向输入信号，则第二电容阵列的第六位的单位电容由接Vref切换为Vcm；若正向输入信号大于反向输入信号，则第一电容阵列的第六位的单位电容下极板由Vcm切换为GND；

最后一次比较阶段中：通过比较正向输入信号与反向输入信号大小，获得最后一位数字码比较结果，在下一次复位采样信号到来前第一、第二电容阵列下极板不进行电平切换；

完成一次逐次逼近过程后，输出比较得到的二进制码和转换完成信号，等待下一次转换。

本发明实施例创新了电容阵列的开关时序，极大的节省了电容阵列的面积和功耗，从而实现基于二进制权重电荷再分配结构的8位超低功耗的模数转换器。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种基于二进制权重电荷再分配的逐次逼近型模数转换器，包括：差分电容阵列(11)、比较器(12)、逻辑控制器(13)和输出锁存器(14)；其中，所述比较器(12)电连接所述差分电容阵列(11)；所述逻辑控制器(13)分别电连接所述比较器(12)和所述差分电容阵列(11)；所述输出锁存器(14)电连接所述比较器(12)，其中，

所述逻辑控制器(13)包括7个子单元和1个D触发器；其中，所述7个子单元依次串联后分别电连接至所述D触发器和采样信号(Sample)；所述7个子单元均电连接所述比较器(12)的第一输出信号(CMPP)、第二输出信号(CMPN)以及比较完成信号(Valid)，

所述子单元包括第一PMOS晶体管(MP1)、第二PMOS晶体管(MP2)、第三PMOS晶体管(MP3)、第四PMOS晶体管(MP4)、第五PMOS晶体管(MP5)、第六PMOS晶体管(MP6)、第七PMOS晶体管(MP7)、第一NMOS晶体管(MN1)、第二NMOS晶体管(MN2)、第三NMOS晶体管(MN3)、第四NMOS晶体管(MN4)、第五NMOS晶体管(MN5)、第六NMOS晶体管(MN6)、第七NMOS晶体管(MN7)、第八NMOS晶体管(MN8)、第九NMOS晶体管(MN9)、第十NMOS晶体管(MN10)、第一非门(NOT 1)、第二非门(NOT 2)、第三非门(NOT 3)以及第四非门(NOT 4)；

其中，所述第一PMOS晶体管(MP1)、所述第一NMOS晶体管(MN1)及所述第二NMOS晶体管(MN2)依次串接于基准电压端(VDD)与接地端(GND)之间；所述第二PMOS晶体管(MP2)、所述第三PMOS晶体管(MP3)及所述第三NMOS晶体管(MN3)依次串接于所述基准电压端(VDD)与所述接地端(GND)之间；所述第四PMOS晶体管(MP4)、所述第四NMOS晶体管(MN4)、所述第六NMOS晶体管(MN6)及所述第十NMOS晶体管(MN10)依次串接于所述基准电压端(VDD)与所述接地端(GND)之间；所述第五PMOS晶体管(MP5)、所述第五NMOS晶体管(MN5)、所述第六NMOS晶体管(MN6)及所述第十NMOS晶体管(MN10)依次串接于基准电压端(VDD)与接地端(GND)之间；所述第六PMOS晶体管(MP6)、所述第八NMOS晶体管(MN8)、所述第七NMOS晶体管(MN7)及所述第十NMOS晶体管(MN10)依次串接于所述基准电压端(VDD)与所述接地端(GND)之间；所述第七PMOS晶体管(MP7)、所述第九NMOS晶体管(MN9)、所述第七NMOS晶体管(MN7)及所述第十NMOS晶体管(MN10)依次串接于所述基准电压端(VDD)与所述接地端(GND)之间；

所述第一非门(NOT 1)和第二非门(NOT 2)依次串接于所述第三PMOS晶体管(MP3)和所述第三NMOS晶体管(MN3)之间；所述第三非门(NOT 3)两端分别电连接所述第四PMOS晶体管(MP4)和所述第四NMOS晶体管(MN4)；所述第四非门(NOT 4)两端分别电连接所述第七PMOS晶体管(MP7)和所述第九NMOS晶体管(MN9)；

所述第二PMOS晶体管(MP2)的栅极端及所述第三NMOS晶体管(MN3)栅极端均电连接至所述第一PMOS晶体管(MP1)的漏极端；所述第四PMOS晶体管(MP4)的漏极端电连接至所述第五PMOS晶体管(MP5)的漏极端；所述第五PMOS晶体管(MP5)的漏极端电连接至所述第六PMOS晶体管(MP6)的栅极端和所述第七NMOS晶体管(MN7)的栅极端；所述第五PMOS晶体管(MP5)的栅极端及所述第六NMOS晶体管(MN6)的栅极端均电连接至所述第六PMOS晶体管(MP6)的漏极端和所述第七PMOS晶体管(MP7)的漏极端。

2.根据权利要求1所述的模数转换器，其特征在于，所述差分电容阵列(11)的电容上极板分别由第一自举开关和第二自举开关连接到差分模拟输入信号的正向输入端(Vip)和反向输入端(Vin)。

3.根据权利要求1所述的模数转换器，其特征在于，所述差分电容阵列(11)的电容下极板分别电连接所述逻辑控制器(13)的输出端。

4.根据权利要求1所述的模数转换器，其特征在于，所述差分电容阵列(11)包括第一电容阵列(111)和第二电容阵列(112)；其中，所述第一电容阵列(111)的所有电容的上极板均电连接至所述比较器(12)的正向输入端，所述第二电容阵列(112)的所有电容的上极板均电连接至所述比较器(12)的反向输入端。

5.根据权利要求4所述的模数转换器，其特征在于，所述差分电容阵列(11)还包括第一控制开关组(113)和第二控制开关组(114)；其中，所述第一控制开关组(113)与所述第一电容阵列(111)的电容下极板电连接；所述第二控制开关组(114)与所述第二电容阵列(112)的电容下极板电连接；所述第一控制开关组(113)与所述第二控制开关组(114)均选择性电连接至参考电压端。

6.根据权利要求5所述的模数转换器，其特征在于，所述参考电压端包括第一参考电压端(Vref)，接地端(GND)和第二参考电压端(Vcm)，并且，所述第二参考电压端(Vcm)对应的电压值是所述第一参考电压端(Vref)对应的电压值的二分之一。

7.根据权利要求6所述的模数转换器，其特征在于，所述第一电容阵列(111)包括第一电容(C₁)、第二电容(C₂)、第三电容(C₃)、第四电容(C₄)、第五电容(C₅)、第六电容(C₆)以及第七电容(C₇)；所述第二电容阵列(112)包括第八电容(C₁’)、第九电容(C₂’)、第十电容(C₃’)、第十一电容(C₄’)、第十二电容(C₅’)、第十三电容(C₆’)以及第十四电容(C₇’)；其中，所述第一电容(C₁)、所述第二电容(C₂)、所述第八电容(C₁’)和所述第九电容(C₂’)的电容值均为单位电容C；所述第三电容(C₃)、所述第四电容(C₄)、所述第五电容(C₅)、所述第六电容(C₆)、所述第七电容(C₇)、所述第十电容(C₃’)、所述第十一电容(C₄’)、所述第十二电容(C₅’)、所述第十三电容(C₆’)以及所述第十四电容(C₇’)的电容值依次为2C、4C、8C、16C、32C、2C、4C、8C、16C、32C。

8.根据权利要求1所述的模数转换器，其特征在于，所述比较器为两级动态锁存型比较器。

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