CN112290945B - 单通道高速高精度sar adc的数字后台自校准电路结构及方法 - Google Patents

Abstract

本发明公开了一种单通道高速高精度SAR ADC的数字后台自校准电路结构及方法，包括：自举开关模块、电容阵列模块、比较器模块、寄存器模块、SAR逻辑控制模块和数字校准模块，其中，自举开关模块，用来控制输入信号的传输；电容阵列模块，用来获取误差电压，并得到采样信号；比较器模块，用来对不同端采样信号的电压进行比较；寄存器模块，用来存储电容阵列模块的实际权重；SAR逻辑控制模块，用来控制电容阵列模块开关端的电容进行开关切换；数字校准模块，用来对比较器模块的输出结果进行数学运算得到电容阵列模块的误差权重和实际权重。本校准方法有效地校准了高权重位电容的权重值，改善了高权重位电容的建立精度，从而提高了数据转换率。

Description

单通道高速高精度SAR ADC的数字后台自校准电路结构及 方法

技术领域

本发明属于模数转换电路领域，具体涉及一种单通道高速高精度SAR ADC的数字后台自校准电路结构及方法。

背景技术

在多种模数转换器中，SAR ADC(Successive Approximation Register Analog-to-digital Converter逐次逼近型模数转换器)既可以达到比较高的精度，又不消耗过多的功率，而且几乎不受工艺缩小的限制，在深亚微米CMOS工艺中有提高能量效率和速度的潜力。

电容匹配是实现高速高精度SAR ADC的关键操作，失配一般受制造工艺和物理电路设计的影响，包括器件尺寸偏差，线宽、掺杂浓度和氧化层厚度等因素引起的随机失配，还包括温度梯度、扩散作用和机械应力等因素引起的系统失配。通过增加整体电容尺寸来提高匹配会严重限制ADC的数据转换速度。通过合理的电路布局和版图绘制可以降低某些失配，但想要获得超过10位的精度仍然十分困难。为了达到良好的性能，实现高速高精度，不可避免地要对电路进行校准，因此，应用数字后台自校准技术来提高SAR ADC的精度和数据转换速度变得至关重要。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种单通道高速高精度SARADC的数字后台自校准电路结构及方法。本发明要解决的技术问题通过以下技术方案实现：

一种单通道高速高精度SAR ADC的数字后台自校准电路结构，包括：自举开关模块、电容阵列模块、比较器模块、寄存器模块、SAR逻辑控制模块和数字校准模块，所述自举开关模块、所述电容阵列模块、所述比较器模块、所述寄存器模块和所述数字校准模块依次连接，所述SAR逻辑控制模块连接在所述电容阵列模块的P端和N端的底极板与所述比较器模块的输出端之间，其中，

所述自举开关模块，用来控制VIN输入信号和VIP输入信号的传输；

所述电容阵列模块，用来获取误差电压，并将所述VIN输入信号采样到所述电容阵列模块上得到N端采样信号、将所述VIP输入信号采样到所述电容阵列模块上得到P端采样信号；

所述比较器模块，用来对所述N端采样信号和所述P端采样信号的电压进行比较，若所述N端采样信号的电压大于所述P端采样信号的电压，则所述比较器模块的输出结果为低电平，若所述N端采样信号的电压小于所述P端采样信号的电压，则所述比较器模块的输出结果为高电平；

所述寄存器模块，用来存储通过所述误差电压得到的所述电容阵列模块的实际权重；

所述SAR逻辑控制模块，用来控制所述电容阵列模块开关端的电容进行开关切换；

所述数字校准模块，用来对所述比较器模块的输出结果进行目标运算得到所述电容阵列模块的误差权重和实际权重。

在本发明的一个实施例中，所述电容阵列模块包括第一电容阵列、第二电容阵列、第一电容和第二电容，其中，

所述第一电容阵列的P端通过所述第一电容与所述第二电容阵列的P端连接，所述第一电容阵列的N端通过所述第二电容与所述第二电容阵列的N端连接。

在本发明的一个实施例中，所述第一电容阵列包括第十一电容、第十二电容、第十三电容、第十四电容、第十五电容、第十六电容、第十七电容、第十八电容、第十九电容、第二十电容、第二十一电容、第二十二电容、第二十三电容和第二十四电容，其中，

所述第十一电容、所述第十二电容、所述第十三电容、所述第十四电容、所述第十五电容、所述第十六电容和所述第十七电容依次并联，且所述第十一电容、所述第十二电容、所述第十三电容、所述第十四电容、所述第十五电容、所述第十六电容和所述第十七电容的上极板连接在所述第一电容和所述比较器模块的同相输入端之间，所述第十一电容、所述第十二电容、所述第十三电容、所述第十四电容、所述第十五电容、所述第十六电容和所述第十七电容的下极板通过开关切换分别连接V_REF端、V_CM端或GND端；

所述第十八电容、所述第十九电容、所述第二十电容、所述第二十一电容、所述第二十二电容、所述第二十三电容和所述第二十四电容依次并联，且所述第十八电容、所述第十九电容、所述第二十电容、所述第二十一电容、所述第二十二电容、所述第二十三电容和所述第二十四电容的上极板连接在所述第二电容和所述比较器模块的反相输入端之间，所述第十八电容、所述第十九电容、所述第二十电容、所述第二十一电容、所述第二十二电容、所述第二十三电容和所述第二十四电容的下极板通过开关切换分别连接V_REF端、V_CM端或GND端。

在本发明的一个实施例中，所述第二电容阵列包括第二十五电容、第二十六电容、第二十七电容、第二十八电容、第二十九电容、第三十电容、第三十一电容、第三十二电容、第三十三电容、第三十四电容、第三十五电容、第三十六电容、第三十七电容、第三十八电容、第三十九电容、第四十电容、第四十一电容和第四十二电容，其中，

所述第二十五电容、所述第二十六电容、所述第二十七电容、所述第二十八电容、所述第二十九电容、所述第三十电容、所述第三十一电容、所述第三十二电容和所述第三十三电容依次并联，且所述第二十五电容、所述第二十六电容、所述第二十七电容、所述第二十八电容、所述第二十九电容、所述第三十电容、所述第三十一电容、所述第三十二电容和所述第三十三电容的上极板连接在VIP输入信号端和所述第一电容之间，所述第二十五电容、所述第二十六电容、所述第二十七电容、所述第二十八电容、所述第二十九电容、所述第三十电容、所述第三十一电容、所述第三十二电容和所述第三十三电容的下极板通过开关切换分别连接V_REF端、V_CM端或GND端；

所述第三十四电容、第三十五电容、第三十六电容、第三十七电容、第三十八电容、第三十九电容、第四十电容、第四十一电容和第四十二电容依次并联，且所述第三十四电容、第三十五电容、第三十六电容、第三十七电容、第三十八电容、第三十九电容、第四十电容、第四十一电容和第四十二电容的上极板连接在VIN输入信号端和所述第二电容之间，所述第三十四电容、第三十五电容、第三十六电容、第三十七电容、第三十八电容、第三十九电容、第四十电容、第四十一电容和第四十二电容的下极板通过开关切换分别连接V_REF端、V_CM端或GND端。

在本发明的一个实施例中，所述数字校准模块包括第一乘法器、第一累加器、第一加法器、电容阵列实际权重模块、第二乘法器、第二累加器、LSB-DAC理想权重模块和电容阵列理想权重模块，其中，

所述第一乘法器、所述第一累加器、所述第一加法器、所述电容阵列实际权重模块、所述第二乘法器和所述第二累加器依次连接，所述LSB-DAC理想权重模块连接在所述第一乘法器的输入端，所述电容阵列理想权重模块连接在所述第一加法器的输入端。

一种单通道高速高精度SAR ADC的数字后台自校准方法，用于通过权利要求1至5任一项所述的单通道高速高精度SAR ADC的数字后台自校准电路结构实现，包括：

基于电荷守恒原理，将自举开关模块关断、电容阵列模块完全放电后，通过SAR逻辑控制模块控制所述电容阵列模块的P端和N端的电容开关进行开关切换以使所述电容阵列模块处于预设连接状态，在所述电容阵列模块的P端或者N端得到误差电压；

在所述电容阵列模块的第一连接端的电容阵列保持不变时，所述电容阵列模块的第二连接端通过比较器模块和数字校准模块将所述误差电压转换为权重误差值，其中，当所述第一连接端为P端时，第二连接端为N端，当所述第一连接端为N端时，第二连接端为P端；

利用所述权重误差值和所述电容阵列模块的理想权重得到所述电容阵列模块的实际权重，所述电容阵列模块的实际权重存储在寄存器模块中；

导通所述自举开关模块，所述电容阵列模块将输入信号采样到所述电容阵列模块上得到采样信号；

关断所述自举开关模块，SAR逻辑控制模块控制所述比较器模块对所述采样信号进行逐周期比较输出若干比较结果；

所述数字校准模块利用所述若干比较结果和所述电容阵列模块将所述比较器模块的实际权重和所述若干比较结果的乘积转换为二进制输出码。

在本发明的一个实施例中，所述电容阵列模块的第二连接端通过比较器模块和数字校准模块将所述误差电压转换为权重误差值，包括：

通过所述比较器模块对所述电容阵列模块的N端和P端的输入信号进行比较得到比较结果；

基于单端工作方式，所述电容阵列模块的第二端根据所述比较结果进行开关切换，将所述误差电压量化为第一二进制数字码；

通过数字校准模块将所述第一二进制数字码转换为第一十进制数字码；

根据所述第一十进制数字码得到权重误差值。

在本发明的一个实施例中，利用所述权重误差值和所述电容阵列模块的理想权重得到所述电容阵列模块的实际权重，包括：

利用所述电容阵列模块的理想权重减去所述权重误差值得到所述电容阵列模块的实际权重。

在本发明的一个实施例中，所述输入信号包括VIN输入信号和VIP输入信号，所述采样信号包括VIN采样信号和VIP采样信号，其中，

所述电容阵列模块将输入信号采样到所述电容阵列模块上得到采样信号，包括：

所述电容阵列模块将所述VIN输入信号采样到所述电容阵列模块的N端得到所述VIN采样信号；

所述电容阵列模块将所述VIP输入信号采样到所述电容阵列模块的P端得到所述VIP采样信号。

在本发明的一个实施例中，所述数字校准模块利用所述若干比较结果和所述电容阵列模块将所述电容阵列模块的实际权重和所述若干比较结果的乘积转换为二进制输出码，包括：

所述电容阵列模块将所述采样信号转换为第二二进制数字码；

通过所述数字校准模块将所述第二二进制数字码按位对应乘以所述电容阵列模块的实际权重和所述电容阵列模块的理想权重得到第三二进制数字码；

所述数字校准模块利用所述电容阵列模块将所述第三二进制数字码转换为所述二进制输出码。

本发明的有益效果：

本发明涉及一种单通道高速高精度SAR ADC的数字后台自校准电路结构及方法，通过电容阵列模块得到误差电压，通过比较器模块和数字校准模块将误差电压转换为权重误差值，进而得到电容阵列模块的实际权重，利用电容阵列模块对输入信号进行采样得到采样信号，比较器模块对不同输入端的采样信号进行比较得到比较结果，结合比较结果和电容阵列模块的实际权重最终完成本电路结构的自校准，本校准方法有效地校准了高权重位电容的权重值，改善了高权重位电容的建立精度，从而提高了数据转换率。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准电路模块图；

图2是本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准方法流程图；

图3是本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准电路结构图；

图4是本发明实施例提供的数字校准模块电路结构图；

图5是本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准电路仿真图；

图6是本发明实施例提供的一种单通道高速高精度SAR ADC的电路未校准仿真图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

参见图1和图3，图1是本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准电路模块图，图3是本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准电路结构图。一种单通道高速高精度SAR ADC的数字后台自校准电路结构，包括：自举开关模块、电容阵列模块、比较器模块、寄存器模块、SAR逻辑控制模块和数字校准模块，自举开关模块、电容阵列模块、比较器模块、寄存器模块和数字校准模块依次连接，SAR逻辑控制模块连接在电容阵列模块的P端和N端的底极板与比较器模块的输出端之间，其中，

自举开关模块，用来控制VIN输入信号和VIP输入信号的传输；

电容阵列模块，用来获取误差电压，将VIN输入信号采样到电容阵列模块上得到N端采样信号、将VIP输入信号采样到电容阵列模块上得到P端采样信号；

比较器模块，用来对N端采样信号和P端采样信号的电压进行比较，若N端采样信号的电压大于P端采样信号的电压，则比较器模块的输出结果为低电平，若N端采样信号的电压小于P端采样信号的电压，则比较器模块的输出结果为高电平；

寄存器模块，用来存储通过误差电压得到的电容阵列模块的实际权重；

SAR逻辑控制模块，用来控制电容阵列模块开关端的电容进行开关切换；

数字校准模块，用来对比较器模块的输出结果进行目标运算得到电容阵列模块的误差权重和实际权重。

具体地，自举开关模块包括开关S_N和开关S_P，S_N用来控制电容阵列模块的N端的VIN输入信号的传输，S_P用来控制电容阵列模块的P端的VIP输入信号的传输，VIN输入信号和VIP输入信号为差分输入信号。

具体地，电容阵列模块在误差提取阶段用来获取误差电压，在误差转换阶段将误差电压转换为权重误差值，在采样阶段利用输入信号对电容阵列的顶极板进行充电(采样)得到采样信号。

进一步地，电容阵列模块包括第一电容阵列MSB-DAC、第二电容阵列LSB-DAC、第一电容C_SP和第二电容C_SN，其中，

第一电容阵列MSB-DAC的P端通过第一电容C_SP与第二电容阵列LSB-DAC的P端连接，第一电容阵列MSB-DAC的N端通过第二电容C_SN与第二电容阵列LSB-DAC的N端连接。

第一电容阵列MSB-DAC包括第十一电容C_P1、第十二电容C_P2、第十三电容C_P3、第十四电容C_P4、第十五电容C_P5、第十六电容C_P6、第十七电容C_P7、第十八电容C_N1、第十九电容C_N2、第二十电容C_N3、第二十一电容C_N4、第二十二电容C_N5、第二十三电容C_N6和第二十四电容C_N7，其中，

第十一电容C_P1、第十二电容C_P2、第十三电容C_P3、第十四电容C_P4、第十五电容C_P5、第十六电容C_P6和第十七电容C_P7依次并联，且第十一电容C_P1、第十二电容C_P2、第十三电容C_P3、第十四电容C_P4、第十五电容C_P5、第十六电容C_P6和第十七电容C_P7的上极板连接在第一电容C_SP和比较器模块的同相输入端之间，第十一电容C_P1、第十二电容C_P2、第十三电容C_P3、第十四电容C_P4、第十五电容C_P5、第十六电容C_P6和第十七电容C_P7的下极板通过开关切换分别连接V_REF端、V_CM端或GND端；

第十八电容C_N1、第十九电容C_N2、第二十电容C_N3、第二十一电容C_N4、第二十二电容C_N5、第二十三电容C_N6和第二十四电容C_N7依次并联，且第十八电容C_N1、第十九电容C_N2、第二十电容C_N3、第二十一电容C_N4、第二十二电容C_N5、第二十三电容C_N6和第二十四电容C_N7的上极板连接在第二电容C_SN和比较器模块的反相输入端之间，第十八电容C_N1、第十九电容C_N2、第二十电容C_N3、第二十一电容C_N4、第二十二电容C_N5、第二十三电容C_N6和第二十四电容C_N7的下极板通过开关切换分别连接V_REF端、V_CM端或GND端。

第二电容阵列LSB-DAC包括第二十五电容C_P8、第二十六电容C_P9、第二十七电容C_P10、第二十八电容C_P11、第二十九电容C_P12、第三十电容C_P13、第三十一电容C_P14、第三十二电容C_P15、第三十三电容C_P16、第三十四电容C_N8、第三十五电容C_N9、第三十六电容C_N10、第三十七电容C_N11、第三十八电容C_N12、第三十九电容C_N13、第四十电容C_N14、第四十一电容C_N15和第四十二电容C_N16，其中，

第二十五电容C_P8、第二十六电容C_P9、第二十七电容C_P10、第二十八电容C_P11、第二十九电容C_P12、第三十电容C_P13、第三十一电容C_P14、第三十二电容C_P15和第三十三电容C_P16依次并联，且第二十五电容C_P8、第二十六电容C_P9、第二十七电容C_P10、第二十八电容C_P11、第二十九电容C_P12、第三十电容C_P13、第三十一电容C_P14、第三十二电容C_P15和第三十三电容C_P16的上极板连接在VIP输入信号端和第一电容C_SP之间，第二十五电容C_P8、第二十六电容C_P9、第二十七电容C_P10、第二十八电容C_P11、第二十九电容C_P12、第三十电容C_P13、第三十一电容C_P14、第三十二电容C_P15和第三十三电容C_P16的下极板通过开关切换分别连接V_REF端、V_CM端或GND端；

第三十四电容C_N8、第三十五电容C_N9、第三十六电容C_N10、第三十七电容C_N11、第三十八电容C_N12、第三十九电容C_N13、第四十电容C_N14、第四十一电容C_N15和第四十二电容C_N16依次并联，且第三十四电容C_N8、第三十五电容C_N9、第三十六电容C_N10、第三十七电容C_N11、第三十八电容C_N12、第三十九电容C_N13、第四十电容C_N14、第四十一电容C_N15和第四十二电容C_N16的上极板连接在VIN输入信号端和第二电容C_SN之间，第三十四电容C_N8、第三十五电容C_N9、第三十六电容C_N10、第三十七电容C_N11、第三十八电容C_N12、第三十九电容C_N13、第四十电容C_N14、第四十一电容C_N15和第四十二电容C_N16的下极板通过开关切换分别连接V_REF端、V_CM端或GND端。

其中，V_REF为电源电压VDD，V_CM为电源电压VDD的二分之一，GND为接地端。

进一步地，比较器模块用来比较电容阵列模块输出的N端采样信号和P端采样信号，进而得到二进制码的输出结果，具体为：N端采样信号的电压大于P端采样信号的电压，输出结果为低电平(0)；N端采样信号的电压小于P端采样信号的电压，输出结果为高电平(1)。比较器模块为两级动态比较器，包括预放大器和锁存器。

进一步地，寄存器模块用来存储通过误差电压得到的电容阵列模块的实际权重。

进一步地，SAR逻辑控制模块根据比较器模块输出的二进制码控制电容阵列模块的开关端连接V_REF端、V_CM端或GND端，当电容阵列模块P端和N端的顶极板接V_CM端，待误差提取位的底极板连接GND端，高于待误差提取位电容的底极板和电容阵列模块N端连接GND端，低于待误差提取位电容的底极板连接接V_REF端，然后，将电容阵列模块的顶极板与V_CM端断开，待误差提取位的底极板连接V_REF端，低于待误差提取位的底极板和电容阵列模块N端均接GND端，高于待误差提取位底极板电压的底极板连接GND端。

进一步地，数字校准模块用来对二进制数字码和十进制数字码进行目标运算，包括累加、相乘和相加等运算的一种或多种，并将得到的电容阵列模块的误差权重和实际权重进行存储。

数字校准模块包括第一乘法器11、第一累加器12、第一加法器13、电容阵列实际权重模块14、第二乘法器15、第二累加器16、LSB-DAC理想权重模块17和电容阵列理想权重模块18，其中，

第一乘法器11、第一累加器12、第一加法器13、电容阵列实际权重模块14、第二乘法器15和第二累加器16依次连接，LSB-DAC理想权重模块17连接在第一乘法器11的输入端，电容阵列理想权重模块18连接在第一加法器13的输入端。

具体地，请参见图4，图4是本发明实施例提供的数字校准模块电路结构图。当本自校准电路结构工作在误差提取阶段和误差转换阶段时，数字校准模块中的第一乘法器11、第一累加器12、第一加法器13、电容阵列实际权重模块14、LSB-DAC理想权重模块17和电容阵列理想权重模块18进行工作，第二乘法器15和第二累加器16不工作；当本自校准电路结构工作在采样阶段和转换阶段时，数字校准模块中的电容阵列实际权重模块14、第二乘法器15和第二累加器16工作，第一乘法器11、第一累加器12、第一加法器13、LSB-DAC理想权重模块17和电容阵列理想权重模块18不工作。

具体地，电容阵列实际权重模块14用来利用电容阵列模块的理想权重减去权重误差值得到电容阵列模块的实际权重，LSB-DAC理想权重模块17用来获取第二电容阵列LSB-DAC的理想权重，电容阵列理想权重模块18用来获取电容阵列模块的理想权重，比较器模块输出的比较结果D_ic输入到第一乘法器11中，LSB-DAC理想权重模块17将第二电容阵列LSB-DAC的理想权重按位与比较结果D_ic进行相乘得到第一结果，第一累加器12将第一结果的二进制位进行累加得到第二结果，第一加法器13将第二结果与电容阵列理想权重模块18的二进制位进行按位相加得到第三结果，电容阵列实际权重模块14利用第三结果得到电容阵列模块的实际权重。

综上所述，在本自校准方法开始前，需要先将电容阵列模块中的全部电容进行完全放电。在误差提取阶段，电容阵列模块的P端和N端的顶极板均连接V_CM端，待误差提取位C_P1底极板连接GND端，C_P2～C_P16底极板连接V_REF端，电容阵列模块N端的电容C_N1～C_N16底极板连接GND端。然后通过SAR逻辑控制模块将电容阵列模块的P端和N端的顶极板与V_CM端断开，C_P1底极板连接V_REF端，C_P2～C_P16底极板连接GND端，电容阵列模块N端的电容C_N1～C_N16底极板仍然连接GND端，此时，电容阵列模块P端电容顶极板得到两倍误差电压值。

在误差转换阶段，电容阵列模块P端的电容阵列保持不变，电容阵列模块N端的LSB-DAC电容阵列以单端工作方式对开关端进行开关切换。C_N8底极板连接V_REF端，通过比较器模块对P端和N端的采样信号进行比较，若V_P大于V_N，则比较器模块的输出结果D_1C为1，C_N8底极板连接V_REF端不变，若V_P小于V_N，则比较器模块的输出结果D_1C为0，C_N8底极板连接GND端，同理，C_N9底极板连接V_REF端，若V_P大于V_N，则比较器模块的输出结果D_2C为1，C_N9底极板连接V_REF端不变，若V_P小于V_N，则比较器模块的输出结果D_2C为0，C_N9底极板连接GND端。以此类推，C_N10～C_N15将重复上述操作，最终得到一组二进制数字码D_iC，通过数字校准模块将二进制数字码转换为十进制数字码并处以2^N得到权重误差值，利用电容阵列模块的理想权重减去权重误差值得到电容阵列模块的实际权重，并将电容阵列模块的实际权重存储在寄存器模块中。同理，电容阵列模块N端的电容阵列保持不变，电容阵列模块P端的MSB-DAC电容阵列以单端工作方式对开关端进行开关切换，最终得到电容阵列模块的实际权重并存储在寄存器模块中。

在采样阶段，自举开关S_N和S_P均导通，利用N端和P端的输入电压对电容阵列模块的顶极板进行充电(采样)对应得到N端和P端的输出电压，同时，电容阵列模块的所有电容的底极板连接V_cm端。

在转换阶段，自举开关S_N和S_P均关断，比较器CMP在时钟信号CLK的控制下对输入端电压逐周期进行比较，输出一组二进制码D_i，二进制码D_i中高七位按位乘以实际权重，低七位按位乘以理想权重，14位权重相加得到X，在数字校准模块的数字域中将X转换为校准完成的二进制输出码，一次完整的数模转换结束。当下一次采样信号到达后，可重复步骤4、步骤5和步骤6。

实施例二

请参见图1、图2和图3，图1是本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准电路模块图，图2是本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准方法流程图，图3是本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准电路结构图。本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准方法，包括：

步骤1、将自举开关模块关断、电容阵列模块完全放电，通过SAR逻辑控制模块控制电容阵列模块的P端和N端的电容开关进行开关切换以使电容阵列模块处于预设连接状态，在电容阵列模块的P端或者N端得到误差电压。

具体的，本实施例的工作模式分为四个阶段，分别为误差提取阶段、误差转换阶段、采样阶段和转换阶段，步骤1工作在误差提取阶段。

在本自校准方法开始前，需要先将电容阵列模块中的全部电容进行完全放电，将自举开关模块关断，电容阵列模块进行误差提取，不进行采样。进行误差提取时，通过对电容阵列模块和待误差提取位的位数进行比较，SAR逻辑控制模块控制电容阵列模块的P端和N端的电容开关进行开关切换，以使电容阵列模块处于预设连接状态，使电容阵列模块开关端连接V_REF端、V_CM端或GND端，其中，V_REF为电源电压VDD，V_CM为电源电压VDD的二分之一，GND为接地端，待误差提取位为电容阵列模块中的第一电容阵列MSB-DAC。预设连接状态为：当电容阵列模块P端和N端的顶极板接V_CM端，待误差提取位的底极板连接GND端，高于待误差提取位底极板电压的底极板和电容阵列模块N端连接GND端，低于待误差提取位底极板电压的底极板连接接V_REF端，然后，将电容阵列模块的顶极板与V_CM端断开，待误差提取位的底极板连接V_REF端，低于待误差提取位的底极板和电容阵列模块N端均接GND端，高于待误差提取位底极板电压的底极板连接GND端，此时，电容阵列模块P端的顶极板电压叠加两倍电压误差值，反之，电容阵列模块N端的顶极板电压叠加两倍电压误差值。

例如，电容阵列模块的P端和N端的顶极板均连接V_CM端，待误差提取位C_P1底极板连接GND端，C_P2～C_P16底极板连接V_REF端，电容阵列模块N端的电容C_N1～C_N16底极板连接GND端。然后通过SAR逻辑控制模块将电容阵列模块的P端和N端的顶极板与V_CM端断开，C_P1底极板连接V_REF端，C_P2～C_P16底极板连接GND端，电容阵列模块N端的电容C_N1～C_N16底极板仍然连接GND端，此时，电容阵列模块P端电容顶极板得到两倍误差电压值。

步骤2、在电容阵列模块的第一连接端的电容阵列保持不变时，电容阵列模块的第二连接端通过比较器模块和数字校准模块将误差电压转换为权重误差值，其中，当第一连接端为P端时，第二连接端为N端，当第一连接端为N端时，第二连接端为P端。

具体地，步骤2工作在误差转换阶段，当电容阵列模块的P端的电容阵列保持不变，电容阵列模块的N端进行单端工作；当电容阵列模块的N端的电容阵列保持不变，电容阵列模块的P端进行单端工作。

进一步地，在步骤2中，电容阵列模块的第二连接端通过比较器模块和数字校准模块将误差电压转换为权重误差值，包括：

步骤2.1、通过比较器模块对电容阵列模块的N端和P端的输入信号进行比较得到比较结果。

具体地，通过比较器模块对电容阵列模块的N端和P端的输入信号进行比较，若N端电压大于P端电压，比较结果为0，反之，若N端电压小于P端电压，比较结果为1，比较结果为二进制码。

步骤2.2、基于单端工作方式，电容阵列模块的第二端根据比较结果进行开关切换，将误差电压量化为第一二进制数字码。

具体地，电容阵列模块N端或P端的第一电容阵列MSB-DAC根据比较结果以单端工作方式进行开关切换，将误差电压量化为第一二进制数字码。

例如，电容阵列模块P端的电容阵列保持不变，电容阵列模块N端的LSB-DAC电容阵列以单端工作方式对开关端进行开关切换。C_N8底极板连接V_REF端，通过比较器模块对P端和N端的采样信号进行比较，若V_P大于V_N，则比较器模块的输出结果D_1C为1，C_N8底极板连接V_REF端不变，若V_P小于V_N，则比较器模块的输出结果D_1C为0，C_N8底极板连接GND端，同理，C_N9底极板连接V_REF端，若V_P大于V_N，则比较器模块的输出结果D_2C为1，C_N9底极板连接V_REF端不变，若V_P小于V_N，则比较器模块的输出结果D_2C为0，C_N9底极板连接GND端。以此类推，C_N10～C_N15将重复上述操作，最终得到一组二进制数字码D_iC，通过数字校准模块将二进制数字码转换为十进制数字码并处以2^N得到权重误差值，利用电容阵列模块的理想权重减去权重误差值得到电容阵列模块的实际权重，并将电容阵列模块的实际权重存储在寄存器模块中。

步骤2.3、通过数字校准模块将第一二进制数字码转换为第一十进制数字码。

具体地，在误差转换阶段，数字校准模块包括第一乘法器11、第一累加器12、第一加法器13、电容阵列实际权重模块14、LSB-DAC理想权重模块17和电容阵列理想权重模块18，通过数字校准模块可进行累加、相加或相乘中的一种或多种运算，将第一二进制数字码转换为第一十进制数字码。

步骤2.4、基于电荷守恒原理，根据第一十进制数字码得到权重误差值。

具体地，基于电荷守恒原理，将第一十进制数字码除以2^N化得到权重误差值。

步骤3、利用权重误差值和电容阵列模块的理想权重得到电容阵列模块的实际权重，电容阵列模块的实际权重存储在寄存器模块中。

进一步地，步骤3工作在误差转换阶段。利用电容阵列模块的理想权重减去权重误差值得到电容阵列模块的实际权重。

步骤4、导通自举开关模块，电容阵列模块将输入信号采样到电容阵列模块上得到采样信号。

具体地，步骤4工作在采样阶段。自举开关模块导通，采样信号为高电平，输入信号对电容阵列模块进行充电，充电完成后，电容阵列模块顶极板上的电压为采样信号。

进一步地，输入信号包括VIN输入信号和VIP输入信号，采样信号包括VIN采样信号和VIP采样信号。电容阵列模块将VIN输入信号采样到电容阵列模块的N端得到VIN采样信号；电容阵列模块将VIP输入信号采样到电容阵列模块的P端得到VIP采样信号。

步骤5、关断自举开关模块，SAR逻辑控制模块控制比较器模块对采样信号进行逐周期比较输出若干比较结果。

具体地，步骤5工作在转换阶段。通过SAR逻辑控制模块控制比较器模块对VIP采样信号和VIN采样信号进行比较，若VIP采样信号的电压大于VIN采样信号的电压，比较结果为1，反之，若VIP采样信号的电压小于VIN采样信号的电压，比较结果为0。

步骤6、数字校准模块利用若干比较结果和比较器模块将电容阵列模块的实际权重转换为二进制输出码。

具体地，步骤6工作在转换阶段。

进一步地，步骤6包括：

步骤6.1、比较器模块将采样信号转换为第二二进制数字码。

具体地，比较器模块通过对电容阵列模块P端和N端的电压进行比较，根据比较结果输出一组二进制码为第二二进制数字码。例如，N端电压大于P端电压，输出二进制码为0，N端电压小于P端电压，输出二进制码为1。

步骤6.2、通过数字校准模块将第二二进制数字码按位对应乘以电容阵列模块的实际权重和电容阵列模块的理想权重得到第三二进制数字码，数字校准模块利用电容阵列模块将第三二进制数字码转换为二进制输出码。

具体地，第二二进制数字码中的高七位按位乘以实际权重，低七位按位乘以理想权重，十四位权重相加得到数值X，数字校准模块通过电容阵列模块将X转换为最终校准完成的二进制输出码，一次完整的数模转换结束。当下一次采样信号到达后，可重复步骤4、步骤5和步骤6。

实施例三

请参见图5和图6，图5是本发明实施例提供的一种单通道高速高精度SAR ADC的数字后台自校准电路仿真图，图6是本发明实施例提供的一种单通道高速高精度SAR ADC的电路未校准仿真图。本实施例可通过以下仿真实验完成。

仿真条件

采用桥接电容，电容失配sigma＝0.01，电容顶极板寄生参数为0.002，电容底极板寄生参数为0.001，蒙特卡洛实验次数为2000次。

仿真内容及结果

本自校准电路仿真图的有效位数主要分布在13.6bit附近，未校准电路仿真图的有效位数主要分布在10.5bit附近，可以看出，本自校准方法可提高有效位数为3bit，有效地校准了高权重位电容的权重值，改善了高权重位电容的建立精度，从而提高了数据转换率。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种单通道高速高精度SAR ADC的数字后台自校准电路结构，其特征在于，包括：自举开关模块、电容阵列模块、比较器模块、寄存器模块、SAR逻辑控制模块和数字校准模块，所述自举开关模块、所述电容阵列模块、所述比较器模块、所述寄存器模块和所述数字校准模块依次连接，所述SAR逻辑控制模块连接在所述电容阵列模块的P端和N端的底极板与所述比较器模块的输出端之间，其中，

所述自举开关模块，包括开关SN和开关SP，SN用来控制所述电容阵列模块的N端的VIN输入信号的传输，SP用来控制电容阵列模块的P端的VIP输入信号的传输，VIN输入信号和VIP输入信号为差分输入信号；

所述电容阵列模块，用来获取误差电压，并将所述VIN输入信号采样到所述电容阵列模块上得到N端采样信号、将所述VIP输入信号采样到所述电容阵列模块上得到P端采样信号；

所述比较器模块，用来对所述N端采样信号和所述P端采样信号的电压进行比较，若所述N端采样信号的电压大于所述P端采样信号的电压，则所述比较器模块的输出结果为低电平，若所述N端采样信号的电压小于所述P端采样信号的电压，则所述比较器模块的输出结果为高电平；所述比较器模块，包括：预放大器和锁存器；

所述寄存器模块，用来存储通过所述误差电压得到的所述电容阵列模块的实际权重；

所述SAR逻辑控制模块，用来根据所述输出结果控制所述电容阵列模块的开关端连接V_REF端、V_CM端或GND端，当所述电容阵列模块P端和N端的顶极板接V_CM端，待误差提取位的底极板连接GND端，高于待误差提取位电容的底极板和电容阵列模块N端连接GND端，低于待误差提取位电容的底极板连接接V_REF端，然后，将电容阵列模块的顶极板与V_CM端断开，待误差提取位的底极板连接V_REF端，低于待误差提取位的底极板和电容阵列模块的N端均接GND端，高于待误差提取位底极板电压的底极板连接GND端；

所述数字校准模块，用来对所述比较器模块的输出结果进行累加、相乘和相加运算中的一种或多种目标运算，得到所述电容阵列模块的误差权重和实际权重；所述数字校准模块包括：第一乘法器(11)、第一累加器(12)、第一加法器(13)、电容阵列实际权重模块(14)、第二乘法器(15)、第二累加器(16)、LSB-DAC理想权重模块(17)和电容阵列理想权重模块(18)，其中，所述第一乘法器(11)、所述第一累加器(12)、所述第一加法器(13)、所述电容阵列实际权重模块(14)、所述第二乘法器(15)和所述第二累加器(16)依次连接，所述LSB-DAC理想权重模块(17)连接在所述第一乘法器(11)的输入端，所述电容阵列理想权重模块(18)连接在所述第一加法器(13)的输入端。

2.根据权利要求1所述的单通道高速高精度SAR ADC的数字后台自校准电路结构，其特征在于，所述电容阵列模块包括第一电容阵列(MSB-DAC)、第二电容阵列(LSB-DAC)、第一电容(CSP)和第二电容(CSN)，其中，

所述第一电容阵列(MSB-DAC)的P端通过所述第一电容(CSP)与所述第二电容阵列(LSB-DAC)的P端连接，所述第一电容阵列(MSB-DAC)的N端通过所述第二电容(CSN)与所述第二电容阵列(LSB-DAC)的N端连接。

3.根据权利要求2所述的单通道高速高精度SAR ADC的数字后台自校准电路结构，其特征在于，所述第一电容阵列(MSB-DAC)包括第十一电容(CP1)、第十二电容(CP2)、第十三电容(CP3)、第十四电容(CP4)、第十五电容(CP5)、第十六电容(CP6)、第十七电容(CP7)、第十八电容(CN1)、第十九电容(CN2)、第二十电容(CN3)、第二十一电容(CN4)、第二十二电容(CN5)、第二十三电容(CN6)和第二十四电容(CN7)，其中，

所述第十一电容(CP1)、所述第十二电容(CP2)、所述第十三电容(CP3)、所述第十四电容(CP4)、所述第十五电容(CP5)、所述第十六电容(CP6)和所述第十七电容(CP7)依次并联，且所述第十一电容(CP1)、所述第十二电容(CP2)、所述第十三电容(CP3)、所述第十四电容(CP4)、所述第十五电容(CP5)、所述第十六电容(CP6)和所述第十七电容(CP7)的上极板连接在所述第一电容(CSP)和所述比较器模块的同相输入端之间，所述第十一电容(CP1)、所述第十二电容(CP2)、所述第十三电容(CP3)、所述第十四电容(CP4)、所述第十五电容(CP5)、所述第十六电容(CP6)和所述第十七电容(CP7)的下极板通过开关切换分别连接VREF端、VCM端或GND端；

所述第十八电容(CN1)、所述第十九电容(CN2)、所述第二十电容(CN3)、所述第二十一电容(CN4)、所述第二十二电容(CN5)、所述第二十三电容(CN6)和所述第二十四电容(CN7)依次并联，且所述第十八电容(CN1)、所述第十九电容(CN2)、所述第二十电容(CN3)、所述第二十一电容(CN4)、所述第二十二电容(CN5)、所述第二十三电容(CN6)和所述第二十四电容(CN7)的上极板连接在所述第二电容(CSN)和所述比较器模块的反相输入端之间，所述第十八电容(CN1)、所述第十九电容(CN2)、所述第二十电容(CN3)、所述第二十一电容(CN4)、所述第二十二电容(CN5)、所述第二十三电容(CN6)和所述第二十四电容(CN7)的下极板通过开关切换分别连接VREF端、VCM端或GND端。

4.根据权利要求2所述的单通道高速高精度SAR ADC的数字后台自校准电路结构，其特征在于，所述第二电容阵列(LSB-DAC)包括第二十五电容(CP8)、第二十六电容(CP9)、第二十七电容(CP10)、第二十八电容(CP11)、第二十九电容(CP12)、第三十电容(CP13)、第三十一电容(CP14)、第三十二电容(CP15)、第三十三电容(CP16)、第三十四电容(CN8)、第三十五电容(CN9)、第三十六电容(CN10)、第三十七电容(CN11)、第三十八电容(CN12)、第三十九电容(CN13)、第四十电容(CN14)、第四十一电容(CN15)和第四十二电容(CN16)，其中，

所述第二十五电容(CP8)、所述第二十六电容(CP9)、所述第二十七电容(CP10)、所述第二十八电容(CP11)、所述第二十九电容(CP12)、所述第三十电容(CP13)、所述第三十一电容(CP14)、所述第三十二电容(CP15)和所述第三十三电容(CP16)依次并联，且所述第二十五电容(CP8)、所述第二十六电容(CP9)、所述第二十七电容(CP10)、所述第二十八电容(CP11)、所述第二十九电容(CP12)、所述第三十电容(CP13)、所述第三十一电容(CP14)、所述第三十二电容(CP15)和所述第三十三电容(CP16)的上极板连接在VIP输入信号端和所述第一电容(CSP)之间，所述第二十五电容(CP8)、所述第二十六电容(CP9)、所述第二十七电容(CP10)、所述第二十八电容(CP11)、所述第二十九电容(CP12)、所述第三十电容(CP13)、所述第三十一电容(CP14)、所述第三十二电容(CP15)和所述第三十三电容(CP16)的下极板通过开关切换分别连接VREF端、VCM端或GND端；

所述第三十四电容(CN8)、第三十五电容(CN9)、第三十六电容(CN10)、第三十七电容(CN11)、第三十八电容(CN12)、第三十九电容(CN13)、第四十电容(CN14)、第四十一电容(CN15)和第四十二电容(CN16)依次并联，且所述第三十四电容(CN8)、第三十五电容(CN9)、第三十六电容(CN10)、第三十七电容(CN11)、第三十八电容(CN12)、第三十九电容(CN13)、第四十电容(CN14)、第四十一电容(CN15)和第四十二电容(CN16)的上极板连接在VIN输入信号端和所述第二电容(CSN)之间，所述第三十四电容(CN8)、第三十五电容(CN9)、第三十六电容(CN10)、第三十七电容(CN11)、第三十八电容(CN12)、第三十九电容(CN13)、第四十电容(CN14)、第四十一电容(CN15)和第四十二电容(CN16)的下极板通过开关切换分别连接VREF端、VCM端或GND端。

5.一种单通道高速高精度SAR ADC的数字后台自校准方法，其特征在于，用于通过权利要求1至4任一项所述的单通道高速高精度SAR ADC的数字后台自校准电路结构实现，包括：

基于电荷守恒原理，将自举开关模块关断、电容阵列模块完全放电后，通过SAR逻辑控制模块控制所述电容阵列模块的P端和N端的电容开关进行开关切换以使所述电容阵列模块处于预设连接状态，在所述电容阵列模块的P端或者N端得到误差电压；

在所述电容阵列模块的第一连接端的电容阵列保持不变时，所述电容阵列模块的第二连接端通过比较器模块和数字校准模块将所述误差电压转换为权重误差值，其中，当所述第一连接端为P端时，第二连接端为N端，当所述第一连接端为N端时，第二连接端为P端；

利用所述权重误差值和所述电容阵列模块的理想权重得到所述电容阵列模块的实际权重，所述电容阵列模块的实际权重存储在寄存器模块中；

导通所述自举开关模块，所述电容阵列模块将输入信号采样到所述电容阵列模块上得到采样信号；

关断所述自举开关模块，SAR逻辑控制模块控制所述比较器模块对所述采样信号进行逐周期比较输出若干比较结果；

所述数字校准模块利用所述若干比较结果和所述电容阵列模块将所述比较器模块的实际权重和所述若干比较结果的乘积转换为二进制输出码。

6.根据权利要求5所述的单通道高速高精度SAR ADC的数字后台自校准方法，其特征在于，所述电容阵列模块的第二连接端通过比较器模块和数字校准模块将所述误差电压转换为权重误差值，包括：

通过所述比较器模块对所述电容阵列模块的N端和P端的输入信号进行比较得到比较结果；

基于单端工作方式，所述电容阵列模块的第二端根据所述比较结果进行开关切换，将所述误差电压量化为第一二进制数字码；

通过数字校准模块将所述第一二进制数字码转换为第一十进制数字码；

根据所述第一十进制数字码得到权重误差值。

7.根据权利要求5所述的单通道高速高精度SAR ADC的数字后台自校准方法，其特征在于，利用所述权重误差值和所述电容阵列模块的理想权重得到所述电容阵列模块的实际权重，包括：

利用所述电容阵列模块的理想权重减去所述权重误差值得到所述电容阵列模块的实际权重。

8.根据权利要求5所述的单通道高速高精度SAR ADC的数字后台自校准方法，其特征在于，所述输入信号包括VIN输入信号和VIP输入信号，所述采样信号包括VIN采样信号和VIP采样信号，其中，

所述电容阵列模块将输入信号采样到所述电容阵列模块上得到采样信号，包括：

所述电容阵列模块将所述VIN输入信号采样到所述电容阵列模块的N端得到所述VIN采样信号；

所述电容阵列模块将所述VIP输入信号采样到所述电容阵列模块的P端得到所述VIP采样信号。

9.根据权利要求5所述的单通道高速高精度SAR ADC的数字后台自校准方法，其特征在于，所述数字校准模块利用所述若干比较结果和所述电容阵列模块将所述电容阵列模块的实际权重和所述若干比较结果的乘积转换为二进制输出码，包括：

所述电容阵列模块将所述采样信号转换为第二二进制数字码；

通过所述数字校准模块将所述第二二进制数字码按位对应乘以所述电容阵列模块的实际权重和所述电容阵列模块的理想权重得到第三二进制数字码；

所述数字校准模块利用所述电容阵列模块将所述第三二进制数字码转换为所述二进制输出码。

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