CN109150181A - 一种自校准的12bit SAR ADC结构及自校准方法 - Google Patents

Abstract

本发明公开一种自校准的12 bit SAR ADC结构及自校准方法，属于模拟数字转换技术领域。该自校准的12 bit SAR ADC结构包括自校准电容阵列、选择开关S[6：0]、比较器、分压电阻串、寄存器和两个逻辑控制模块。其中，自校准电容阵列下极板接比较器的负端或共模电平V_COM，上极板通过选择开关S[6：4]接输入电压V_REF或者V_SS；其最低位的电容上极板通过选择开关S[3：0]选择分压系数连接到分压电阻串上；比较器的输出端连接寄存器，寄存器与两个逻辑控制模块相连。本发明还提供了12 bit SAR ADC结构的自校准方法，能够精准的消除比较器的失调，还能够将失调以校准码的方式呈现出来，依据校准码计算出比较器的内部失调电压，判断失调的大小是否能够接受以及失调是否被完全消除。

Description

一种自校准的12bit SAR ADC结构及自校准方法

技术领域

本发明涉及模拟数字转换技术领域，特别涉及一种自校准的12bit SAR ADC结构及自校准方法。

背景技术

近年来，随着数字信号处理技术在电子系统上的广泛应用，对基于CMOS工艺下的ADC的速度和精度提出了更高的要求，其性能以及实现方式直接影响到了整个电路系统处理物理信号的范围以及制作成本，因此一个功耗低、速度快、精度高以及面积小的ADC就显得尤为重要。

伴随半导体技术的发展，目前市面上比较常见的ADC有以下几种：双积分型、闪速型、流水线型、逐次逼近型(SAR)、以及∑-△型等，它们分别可以实现精度和速度的极端需求。而逐次逼近型ADC(SAR ADC)具有中等转换速度和精度，同时也具备功耗低、面积小等特点，所以必然会成为很多应用场景的首选。

传统SAR ADC的常见结构如图1所示，由于存在大规模的二进制电容阵列，会造成很大的面积以及功耗浪费，因此在实际设计中需要降低电容阵列中的电容数量，比较便捷的方式是采用分段电容阵列或者RC混合结构。在SAR ADC中由于元器件匹配的问题，往往会产生误差，其主要的误差来源有两个：一、电容失配导致电容阵列的线性度下降，从而影响ADC的线性度；二、比较器中MOS管不匹配引起的失调误差。

目前通常采用自动失调消除、数字校准等手段来提升SAR ADC的转换精度。此外激光矫正技术也能用来提高ADC中元器件的匹配度，但同时也会受到封装时的机械应力、制造工艺以及生产成本的限制。为此，我提出一种12bit SAR ADC的自校准方法，来校准其内部结构的失调。

发明内容

本发明的目的在于提供一种自校准的12bit SAR ADC结构及自校准方法，以解决现有模数转换过程中产生失调，使转换精度低的问题。

为解决上述技术问题，本发明提供一种自校准的12bit SAR ADC结构，包括自校准电容阵列、选择开关S[6：0]、比较器、分压电阻串、寄存器和两个逻辑控制模块；其中，

所述自校准电容阵列下极板接比较器的负端或共模电平V_COM，上极板通过选择开关S[6：4]选择接输入电压V_REF或者V_SS；其最低位的电容上极板通过选择开关S[3：0]选择分压系数连接到分压电阻串上；

比较器的输出端连接寄存器，所述寄存器与两个逻辑控制模块相连。

可选的，所述自校准电容阵列由电容248C、4C、2C、1C、1C组成，电容248C的上极板连接至V_SS，其余的电容通过开关选择连接到V_SS或者V_REF。

可选的，所述选择开关S[6：0]是指选择开关S[6]，S[5]...，S[1]，S[0]；选择开关S[6：4]是指其中的S[6]，S[5]，S[4]；选择开关S[3：0]是指其中的S[3]，S[2]，S[1]，S[0]。

可选的，所述自校准的12bit SAR ADC结构还包括ADC转换电容阵列、选择开关D[11：0]，所述ADC转换电容阵列下极板接到比较器的正端或共模电平V_COM，上极板通过选择开关D[11：0]选择电位V_IN、V_SS或V_REF，其中V_IN是模拟输入。

可选的，所述选择开关D[11：0]是指选择开关D[0]，D[1]，D[2]，...，D[11]。

可选的，所述两个逻辑控制模块分别选择开关S[6：0]和选择开关D[11：0]的选择。

可选的，所述共模电平V_COM是通过对输入电压V_REF进行电阻分压得到。

可选的，所述分压电阻串为16个串联的等值电阻，其两端分别接输入电压V_REF和V_SS。

本发明还提供了一种12bit SAR ADC结构的自校准方法，包括如下步骤：

步骤1、ADC转换电容阵列上极板接V_SS，自校准电容阵列248C电容上极板接V_SS，4C电容上极板接V_REF，其余电容上极板全部接V_SS；所有电容的下极板接共模电平V_COM，对ADC转换电容阵列和自校准电容阵列进行充电；

步骤2、充电完成后，将ADC转换电容阵列的下极板连接到比较器的正端，上极板保持不变；自校准电容阵列的下极板连接到比较器负端，上极板连接状态保持不变；比较器存在失调，产生高低的电平输出，经过寄存器、逻辑控制模块反馈到自校准电容阵列上，控制电容上极板上的选择开关，经过7个周期依次转换得到校准码AS[6：0]；

步骤3、在自校准完成后，ADC转换电容阵列开始正常工作，对输入电压V_IN进行采样；

步骤4、在采样之后，开始进行模数转换，此时V_N端的电压是经过校准之后得到的，可以消除比较器上存在的失调，同时还能根据校准码计算出失调电压。

在本发明中提供了一种自校准的12bit SAR ADC结构及自校准方法，所述自校准的12bit SAR ADC结构包括自校准电容阵列、选择开关S[6：0]、比较器、分压电阻串、寄存器和两个逻辑控制模块；其中，所述自校准电容阵列下极板接比较器的负端或共模电平V_COM，上极板通过选择开关S[6：4]选择接输入电压V_REF或者V_SS；其最低位的电容上极板通过选择开关S[3：0]选择分压系数连接到分压电阻串上；比较器的输出端连接寄存器，所述寄存器与两个逻辑控制模块相连。本发明还提供了12bit SAR ADC结构的自校准方法，一方面能够精准的消除比较器的失调，另一方面能够将失调以校准码的方式呈现出来，根据上述工作原理，完全可以依据校准码从而计算出比较器的内部失调电压，从而可以判断失调的大小是否能够接受以及失调是否被完全消除。

附图说明

图1是SAR ADC常见结构；

图2是本发明提供的自校准的12bit SAR ADC结构的示意图；

图3是本发明提供的12bit SAR ADC结构的自校准方法的流程示意图；

图4是逐次逼近过程的示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种自校准的12bit SAR ADC结构及自校准方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

本发明提供了一种自校准的12bit SAR ADC结构，结构如图2所示。其采用RC混合结构，二进制加权电容组成高8位，电阻串组成低4位。所述自校准的12bit SAR ADC结构包括自校准电容阵列、选择开关S[6：0]、比较器CMP、分压电阻串、寄存器SAR Registor和两个逻辑控制模块DAC Control，另外还包括ADC转换电容阵列、选择开关D[11：0]；其中，选择开关S[6：0]是指选择开关S[6]，S[5]...，S[1]，S[0]，选择开关D[11：0]是指选择开关D[0]，D[1]，D[2]，...，D[11]。所述分压电阻串为16个串联的等值电阻R，其两端分别接输入电压V_REF和V_SS，可由选择开关D[0]，D[1]，D[2]，D[3]和选择开关S[0]，S[1]，S[2]，S[3]分别选择16种不同的分压系数。

具体的，所述自校准电容阵列下极板接比较器的负端V_N或共模电平V_COM，上极板通过选择开关S[6]，S[5]，S[4]选择接输入电压V_REF或者V_SS；其最低位的电容上极板通过选择开关S[3]，S[2]，S[1]，S[0]选择分压系数连接到分压电阻串上。其中，所述共模电平V_COM是通过对输入电压V_REF进行电阻分压得到。进一步的，所述自校准电容阵列由电容248C、4C、2C、1C、1C组成，电容248C的上极板连接至V_SS，其余的电容通过开关选择连接到V_SS或者V_REF。4C的上极板连接至S[6]，2C的上极板连接至S[5]，直至最低位1C上极板连接至S[3]，S[2]，S[1]，S[0]。所述自校准电容阵列采用了RC混合的方式，AS[6：0]为ADC的校准码，校准结束后保持状态不变，且能够输出判断失调大小。

具体的，所述ADC转换电容阵列下极板接到比较器的正端V_P或共模电平V_COM，上极板通过选择开关D[11：0]选择电位V_IN、V_SS或V_REF。进一步的，所述ADC转换电容阵列由电容128C、64C、32C、16C、8C、4C、2C、1C、1C组成。电容128C上极板连接选择开关D[11]，64C上极板连接选择开关D[10]，32C上极板连接选择开关D[9]，依此类推，直至最低位1C上极板连接至D[0]，D[1]，D[2]，D[3]。所述ADC转换电容阵列采用的是RC混合的方式来减少电容的个数，从而减少电路的面积和功耗，AD[11：0]为ADC转换后的数据输出。

比较器CMP输出端V_O连接至寄存器SAR Registor进行串转并后生成数据输出AD[11：0]、校准码AS[6：0]，即为选择开关的状态；并通过两个逻辑控制模块DAC Control分别反馈回两组电容阵列进行校准和转换。所述两个逻辑控制模块DAC Control分别分别控制选择开关S[6：0]和选择开关D[11：0]的选择。

实施例二

本发明提供了一种12bit SAR ADC结构的自校准方法，流程示意图如图3所示。所述12bit SAR ADC结构的自校准方法包括如下步骤：

步骤S31、ADC转换电容阵列上极板接V_SS，自校准电容阵列248C电容上极板接V_SS，4C电容上极板接V_REF，其余电容上极板全部接V_SS；所有电容的下极板接共模电平V_COM，对ADC转换电容阵列和自校准电容阵列进行充电；

步骤S32、充电完成后，将ADC转换电容阵列的下极板连接到比较器的正端，上极板保持不变；自校准电容阵列的下极板连接到比较器负端，上极板连接状态保持不变；比较器存在失调，产生高低的电平输出，经过寄存器、逻辑控制模块反馈到自校准电容阵列上，控制电容上极板上的选择开关，经过7个周期依次转换得到校准码AS[6：0]；

步骤S33、在自校准完成后，ADC转换电容阵列开始正常工作，对输入电压V_IN进行采样；

步骤S34、在采样之后，开始进行模数转换，此时V_N端的电压是经过校准之后得到的，可以消除比较器上存在的失调，同时还能根据校准码计算出失调电压。

具体的，所述步骤S31是自校准时充电阶段。D[11：0]全为0，ADC转换电容阵列上极板接V_SS，下极板接比较器的正端V_P，所述ADC转换电容阵列中的电荷为：

Q_P＝(V_P-V_SS)×256C (1)

充电阶段选择开关S[6：0]＝7’b1000000，此时自校准电容阵列的下极板接V_N，所述自校准电容阵列中的电荷为：

Q_N＝(V_N-V_REF)×4C+(V_N-V_SS)×252C (2)

并且在本步骤中，V_P、V_N、V_COM三者之间的开关闭合相连，V_COM由V_REF通过电阻分压获得，因此V_P＝V_N＝V_COM。

所述步骤S32为自校准时转换阶段。具体的，充电完成后，将ADC转换电容阵列的下极板连接到比较器CMP的正端V_P，上极板保持不变；自校准电容阵列的下极板连接到比较器CMP负端V_N，上极板连接状态保持不变。因为电容上的电荷没有放电通路，所以两个电容阵列中的电荷保持不变。根据Q＝C×V，电荷不变，电容大小也没发生改变，因此依然满足V_P＝V_N＝V_COM，两个电容阵列的下极板分别只接到比较器的正端V_P和负端V_N。由于比较器CMP存在失调，输出的高低电平V_O在经过寄存器SAR Registor、逻辑控制模块DAC Control串转并后反馈至自校准电容阵列上，控制电容上极板上的选择开关，改变选择开关S[6：0]的值从而改变电容上极板连接状态。根据上述公式，Q_N的大小不会发生任何变化，而电容的上极板电位产生了变化，所以V_N会随着选择开关S[6：0]的变化而变化。经过7个转换周期逐次逼近后，最终得到校准码AS[6：0]，此时V_N的值中已经消除了失调电压。逐次逼近过程的示意图如图4所示，图4中V_guess为期望得到的电压。需要注意的是，校准码AS[6：0]的极限状态为全1和全0，分别对应V_N的最大和最小值，V_N-V_COM即为失调电压的值。若校准码AS[6：0]达到了极限值则需要考虑失调已经超出了校准范围，则该ADC不能使用。

所述步骤S33是正常工作采样阶段。与普通的SAR ADC一样，V_P端电容上极板接模拟输入V_IN，下极板接共模电压V_COM，V_P与V_COM相连，此时V_P端电容上的电荷为：

Q_P1＝(V_COM-V_IN)×256C (3)

但此时V_N端的电容阵列保持不变，V_N的电压值为校准后的值。

步骤S34是正常工作转换阶段。将V_P与V_COM之间开关断开。首先将选择开关D[11：0]最高位置为1，其他位都置为0。所有选择开关1端所连的电源线为V_REF，0端所连的电源线为V_SS，此时V_P端电容上的电荷为：

Q_P2＝(V_P-V_REF)×128C+(V_P-V_SS)×128C (4)

其中，在式(1)～(4)中的C均为单位电容；由于电容上的电荷没有放电通路，所以Q_P1＝Q_P2，可以据此算出V_P端此时的电压。V_P与校准后的V_N输入比较器CMP进行比较，产生的数据反馈回选择开关D[11：0]。经过12个转换周期逐次逼近后，最终完成一次ADC数据转换，其逐次逼近过程请继续参阅图4。

整体电路在工作时先进行自校准，校准完成后，校准数据存储在寄存器SARRegistor中，校准码AS[6：0]一直为固定值。进行数据转换时，步骤S33、步骤S34可重复进行。

本发明提供的自校准的12bit SAR ADC结构及自校准方法在自校准阶段消除比较器内部失调，并通过校准码的形式体现出失调的大小。在模数转换阶段，校准码一直保持不变，消除失调，提高转换精度。并且能够在消除比较器失调的同时还能依据校准码获知失调大小，进而判断失调是否完全消除。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种自校准的12 bit SAR ADC结构，其特征在于，包括自校准电容阵列、选择开关S[6：0]、比较器、分压电阻串、寄存器和两个逻辑控制模块；其中，

所述自校准电容阵列下极板接比较器的负端或共模电平V_COM，上极板通过选择开关S[6：4]选择接输入电压V_REF或者V_SS；其最低位的电容上极板通过选择开关S[3：0]选择分压系数连接到分压电阻串上；

比较器的输出端连接寄存器，所述寄存器与两个逻辑控制模块相连。

2.如权利要求1所述的自校准的12 bit SAR ADC结构，其特征在于，所述自校准电容阵列由电容248C、4C、2C、1C、1C组成，电容248C的上极板连接至V_SS，其余的电容通过开关选择连接到V_SS或者V_REF。

3.如权利要求1所述的自校准的12 bit SAR ADC结构，其特征在于，所述选择开关S[6：0]是指选择开关S[6]，S[5]...，S[1]，S[0]；选择开关S[6：4]是指其中的S[6]，S[5]，S[4]；选择开关S[3：0]是指其中的S[3]，S[2]，S[1]，S[0]。

4.如权利要求1所述的自校准的12 bit SAR ADC结构，其特征在于，所述自校准的12bit SAR ADC结构还包括ADC转换电容阵列、选择开关D[11：0]，所述ADC转换电容阵列下极板接到比较器的正端或共模电平V_COM，上极板通过选择开关D[11：0]选择电位V_IN、V_SS或V_REF，其中V_IN是模拟输入。

5.如权利要求4所述的自校准的12 bit SAR ADC结构，其特征在于，所述选择开关D[11：0]是指选择开关D[0]，D[1]，D[2]，...，D[11]。

6.如权利要求1所述的自校准的12 bit SAR ADC结构，其特征在于，所述两个逻辑控制模块分别选择开关S[6：0]和选择开关D[11：0]的选择。

7.如权利要求1或4所述的自校准的12 bit SAR ADC结构，其特征在于，所述共模电平V_COM是通过对输入电压V_REF进行电阻分压得到。

8.如权利要求1所述的自校准的12 bit SAR ADC结构，其特征在于，所述分压电阻串为16个串联的等值电阻，其两端分别接输入电压V_REF和V_SS。

9.一种12 bit SAR ADC结构的自校准方法，其特征在于，包括如下步骤：

步骤1、ADC转换电容阵列上极板接V_SS，自校准电容阵列248C电容上极板接V_SS，4C电容上极板接V_REF，其余电容上极板全部接V_SS；所有电容的下极板接共模电平V_COM，对ADC转换电容阵列和自校准电容阵列进行充电；

步骤2、充电完成后，将ADC转换电容阵列的下极板连接到比较器的正端，上极板保持不变；自校准电容阵列的下极板连接到比较器负端，上极板连接状态保持不变；比较器存在失调，产生高低的电平输出，经过寄存器、逻辑控制模块反馈到自校准电容阵列上，控制电容上极板上的选择开关，经过7个周期依次转换得到校准码AS[6：0]；

步骤3、在自校准完成后，ADC转换电容阵列开始正常工作，对输入电压V_IN进行采样；

步骤4、在采样之后，开始进行模数转换，此时V_N端的电压是经过校准之后得到的，可以消除比较器上存在的失调，同时还能根据校准码计算出失调电压。