JP3857450B2 - 逐次比較型アナログ・ディジタル変換回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路に内蔵可能な逐次比較型アナログ・ディジタル変換回路に係り、特に高速・高精度な逐次比較型アナログ・ディジタル変換回路に使用されるものである。
【0002】
【従来の技術】
従来の逐次比較型アナログ・ディジタル変換回路は、基準電圧生成回路として複数の抵抗を直列に接続した抵抗ストリング(以下抵抗回路と呼ぶ)からなるディジタル・アナログ変換回路(以下D/A変換回路と呼ぶ)を備えている。
【0003】
このとき、抵抗回路の両端の電極部に寄生抵抗が存在すれば、その影響を受けて抵抗回路の中間端子間、すなわち前記抵抗回路を構成する単位抵抗の両端に発生する基準電圧が本来の値よりも小さくなるという問題が発生する。このため、アナログ入力電圧をD/A変換回路で対応するディジタルコードに変換した変換コードは、寄生抵抗による電圧降下分だけ誤差を含むようになる。
【0004】
この寄生抵抗に起因した変換精度の低下を回避する方法として、D/A変換回路を構成する抵抗回路の高抵抗化があげられるが、高速変換を実現するためには前記高抵抗化は大きな欠点となる。また、寄生抵抗を考慮して抵抗回路の最上位及び最下位側の単位抵抗の抵抗値を低くする方法もあるが、製造プロセス条件の変動により抵抗値が変化するため、抵抗値を正確に合わせ込むことは極めて困難である。
【0005】
図7を用いて従来のD/A変換回路の問題点をさらに詳細に説明する。図7(a)に示すDACブロック18は、直列に接続された複数の単位抵抗からなる抵抗回路であり、D/A変換コードを決定するための基準電圧を発生するD/A変換回路の主な構成要素である。
【0006】
しかし、図7(a)に示すように、実際にはDACブロック18と、前記基準電圧を発生させる低圧側の参照電圧VREFL、及び高圧側の参照電圧VREFHを印加する前記DACブロック18の両端子との間には、それぞれ寄生抵抗RL とRH が存在する。
【0007】
両端に寄生抵抗を有するDACブロック18を構成要素とするD/A変換回路の電位分布Vdac と、これを用いて確定されたA/D変換コードとの関係が図7(b)に模式的に示されている。なお、縦軸の00H及びFFHはA/D変換コードを16進で示したものである。また、破線は寄生抵抗RL 、RH がない場合、実線は寄生抵抗がある場合にそれぞれ対応する。
【0008】
図7(b)に示すように、寄生抵抗がない場合には電位分布Vdac とA/D変換コードとの間には単純な比例関係が成り立つが、寄生抵抗がある場合には図7(b)の実線に示すように、両端部に寄生抵抗RL 、RH による電圧降下の影響が現れ、これを基準として求めたA/D変換コードには誤差が含まれる。なお、図7(b)ではRL はRH と等しくしているので、図の中央部では誤差を含まないが、一般にはRL はRH とは等しくないので、図7(b)の実線は点線に対してさらに一様なずれ(以下これをオフセットと呼ぶ)を示す。
【0009】
寄生抵抗がない場合を基準として求めたA/D変換コードの理論値と、最下位ビットの電圧との積をVDAC 、アナログ・ディジタル変換回路に入力したアナログ入力電圧をVAIN 、総合変換誤差をVerr =Vdac −VAIN とすれば、図7(c)に示すように、低電圧側でVdac >VDAC 、高電圧側でVdac <VDAC となり、正しいコードを得るためにはDACブロックの低電圧側でVdac を下げ、高電圧側でVdac を上げなければならない。
【0010】
次に、図8を用いて、従来の逐次比較型アナログ・ディジタル変換回路の動作の概要を説明する。図8の逐次比較型アナログ・ディジタル変換回路は、電圧比較回路1と、D/A変換回路4と、A/D変換制御回路5から構成される。
【0011】
逐次比較型アナログ・ディジタル変換回路にはアナログ入力電圧VAIN が入力され、D/A変換回路4は前記DACブロックからD/A変換された電圧Vdac を出力し、電圧比較回路1はアナログ入力電圧VAIN とD/A変換された電圧Vdac を比較し、A/D変換制御回路5は電圧比較回路1の出力に応じてD/A変換コードの所定の1ビット分のデータを確定し保持するレジスタ回路を備えている。
【0012】
また、A/D変換制御回路5はD/A変換コードの最上位ビット(以下MSB: Most Significant Bitと呼ぶ)から最下位ビット(以下LSB: Least Significant Bit と呼ぶ)までの各ビットに対して前記比較・決定動作を繰り返すことにより、最終的に確定されたD/A変換コード、すなわち、図8のDACコード5aを前記D/A変換回路4に出力し、また前記D/A変換コードをA/D変換データとして前記レジスタ回路に保持する機能を有する。
【0013】
さらに具体的に説明すれば、逐次比較型アナログ・ディジタル変換回路は、比較回路1の一方の入力に接続されたサンプルホールド・コンデンサCSHと、比較回路1の他方の入力に接続されたレファレンス・コンデンサCref と、アナログ入力電圧VAIN とD/A変換された電圧Vdac とを切り換えてサンプルホールド・コンデンサCSHの一方の端子に接続する切替スイッチSWSHと、サンプルホールド期間において同時にオンとなり、電圧比較回路1を迂回して直接サンプルホールド・コンデンサCSHとレファレンス・コンデンサCref とを接続するスイッチSWAZN 、SW0 、SWAZP を備えている。
【0014】
破線の矢印3は、サンプルホールド期間と、VAIN とVdac を電圧比較回路1で比較する期間(以下コンパレート期間と呼ぶ)との間で、上記のように前記複数のスイッチが互いに関連して動作することを示している。
【0015】
サンプルホールド期間では、切替スイッチSWSHはVAIN 側に接続され、同時にスイッチSWAZN 、SW0 、SWAZP はオンとなりCSHとCref は直列に接続され、VAIN とVREFHの電位差により前記CSHとCref は急速に充電される。
【0016】
サンプルホールド・コンデンサCSHによるサンプルホールド動作が終了すれば、スイッチSWAZN 、SW0 、SWAZP はオフとなり、電圧比較回路1の迂回路は開放されて電圧比較回路1は活性状態となり、差動入力には開放前の電圧Vopn とVopp (=Vopn )が維持される。
【0017】
すなわち、このスイッチ動作によりアナログ入力電圧VAIN のサンプルホールド電圧が電圧比較回路1の+入力電圧Vopp に転送され、最上位ビットから最下位ビットまで引き続き行われる一連のコンパレート期間に亘ってCref により維持される。
【0018】
コンパレート期間において切替スイッチSWSHはVdac 側に接続され、1回目のコンパレート動作ではD/A変換回路4には最上位のD/A変換コードに対するVdac が出力され、これとアナログ入力電圧VAIN との大小関係が電圧比較回路1により比較される。Vdac >VAIN であれば、対応するD/A変換コードの内MSBの“0”が確定し、Vdac <VAIN であるときには対応する変換コードの内MSBの“1”が確定する。同様の比較をVAIN のA/D変換コードのLSBが確定するまで繰り返し実施することにより、VAIN を与える全ビットの変換コードが決定される。
【0019】
以下従来のnビット(nは1以上の整数)逐次比較型アナログ・ディジタル変換回路を例として、1回目のMSBから、n回目のLSBが確定するまでの逐次比較過程を説明し、D/A変換回路部に寄生抵抗RH 、RL が含まれていれば、A/D変換コードの理論値に対応するVDAC と、実際に得られるVdac との間に誤差を生じることを説明する。
【0020】
1回目のコンパレート動作において、電圧比較回路1の(−)入力端の電圧をVopn 、(+)入力端の電圧をVopp (=Vopn )、コンデンサCSHに充電される電荷をQtotal として電荷方程式をたてれば、次のようになる。
【0021】
Qtotal =CSH(Vopn −VAIN ) …(1)
逐次比較のi回目(iは1以上の整数)におけるD/A変換回路4の出力をVdac (i)、電圧比較回路1の(−)側の入力電圧をVopn ′(i)とし、このときCSHの電荷をQtotal ′として電荷方程式をたてれば、
Qtotal ′=CSH{Vopn ′(i)−Vdac (i)} …(2)
図8に示す回路において、VAIN >Vdac (i)であればVopn (=Vopp )>Vopn ′(i)となり、i回目の比較で決定されるi番目のD/A変換コードば“1”になる。
【0022】
一方、VAIN <Vdac (i)であればVopn (=Vopp )<Vopn ′(i)となり、i回目の比較で決定されるi番目のD/A変換コードは“0”になる。
【0023】
上記手順にしたがって逐次変換されるD/A変換コードは、Vopn (=Vopp )=Vopn ′(i)となるように変換が実行されるので、D/A変換回路4から出力されるVdac (i)はVAIN に漸近する。サンプルホールド・コンデンサCSHで保持される電荷はサンプリング期間、コンパレート期間の全範囲で保存される(Qtotal =Qtotal ′)ので、アナログ入力電圧VAIN のA/D変換終了時におけるD/A変換電圧Vdac (n)は(1)、(2)式より、
CSH{Vopn −Vopn ′(n)−VAIN +Vdac (n)}=0 …(3)
また、Vopn =Vopn ′(n)の条件より、次のようになる。
【0024】
Vdac (n)=VAIN (=VDAC −ΔV) …(4)
すなわち、寄生抵抗RL 、RH を含む従来のD/A変換回路4を用いてD/A変換コードを求めれば、D/A変換回路4の出力Vdac (n)はアナログ入力電圧VAIN に漸近するが、このときVdac (n)と理論値VDAC との間には、図7(b)、図7(c)で説明したような誤差ΔVが残るので、図8に示す従来の回路構成では、アナログ入力電圧VAIN と、理論的に得られるA/D変換コードに対応するD/A変換電圧VDAC とを一致させることはできない。
【0025】
【発明が解決しようとする課題】
上記したように従来の逐次比較型アナログ・ディジタル変換回路は、D/A変換回路の構成要素として複数の抵抗を直列に接続した抵抗回路を備えているが、この抵抗回路の両端に寄生抵抗が含まれる場合には、出力されるA/D変換コードに誤差を生じるという問題があった。
【0026】
本発明は上記の問題点を解決すべくなされたもので、前記抵抗回路の両端に寄生抵抗が存在しても、コンパレート期間にD/A変換回路から電圧比較回路の入力に補正用の電圧を付与することにより正確なA/D変換コードを得ることができる逐次比較型アナログ・ディジタル変換回路を提供することを目的とする。
【0027】
【課題を解決するための手段】
本発明の逐次比較型アナログ・ディジタル変換回路は、D/A変換回路と電圧比較回路との間に複数のコンデンサ回路を設け、寄生抵抗による電圧降下分を補償する電圧を前記複数のコンデンサ回路に付与するレベルシフト回路を設けることにより、前記寄生抵抗に起因するA/D変換誤差が抑制された高精度なアナログ・ディジタル変換回路を実現することを特徴とする。
【0028】
すなわち、D/A変換回路から複数の電圧を選択して、オフセット補正を行う第1のレベルシフト回路と、オフセット・フルスケール補正を行う第2のレベルシフト回路とに付与することにより、寄生抵抗により生じたD/A変換回路の基準電圧の変化分を補償し、等価的に寄生抵抗を含まない理想的なD/A変換回路有するアナログ・ディジタル変換回路を得ることができる。
【0029】
ここでオフセット補正とは、図6(c)に示す総合変換誤差特性において、誤差特性全体に一様なレベルシフトを加えることにより前記誤差特性の反転対称性を高めるよう補正することをいう。換言すれば、A/D変換コードの種類によらずD/A変換電圧を補正することをいう。
【0030】
また、オフセット・フルスケール補正とは、前記オフセット補正により反転対称性が改善された右上がり型の誤差特性をさらに縮小する補正をいう。換言すれば、A/D変換コードにしたがってD/A変換電圧を補正することをいう。このように誤差特性の補正を2段階に分けて行うことにより、補正過程の規則性を高め、補正回路の構成を単純化することができる。
【0031】
具体的には本発明の一態様に係る逐次比較型アナログ・ディジタル変換回路は、複数の単位抵抗を直列接続した抵抗回路と、その両端に印加された第1、第2の基準電圧とを用いて、D/A変換コードからD/A変換された電圧と、前記抵抗回路で分割された複数の電圧とをそれぞれ出力するD/A変換回路と、
前記D/A変換された電圧とアナログ入力電圧とを比較する電圧比較回路と、
前記電圧比較回路の出力に応じて前記D/A変換コードの所定の1ビット分のデータを決定するデータ決定手段と、このデータ決定手段を前記D/A変換コードの最上位ビットから最下位ビットまでの各ビットに対して繰り返し適用することにより最終的に決定された前記D/A変換コードを前記D/A変換回路に出力し、かつ、前記D/A変換コードをA/D変換データとして保持するA/D変換制御回路と、
前記複数の電圧から選択された第1の電圧と第2の電圧とを用いて前記電圧比較回路の比較電圧をD/A変換コードによらずにシフトさせる第1のレベルシフト回路と、
前記複数の電圧から前記D/A変換コードにしたがって複数の第3の電圧と、前記複数の第3の電圧とそれぞれ対をなす複数の第4の電圧とを選択し、それぞれ対をなす前記複数の第3、第4の電圧を用いて、前記電圧比較回路の比較電圧を前記D/A変換コードにしたがってシフトさせる第2のレベルシフト回路とを具備する。
【0039】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図1に基づき、本発明の第1の実施の形態に係る逐次比較型アナログ・ディジタル変換回路の動作について説明する。
【0040】
図1には、第1の実施の形態の逐次比較型アナログ・ディジタル変換回路の内、本発明に関連する電圧比較回路1と、その入力部における回路構成が示されている。第1の実施の形態においても、図8と同様に、D/A変換回路4とA/D変換制御回路5が用いられ、DACコード5aの転送も行われるが、図1では簡単のためこれらの記載を省略する。
【0041】
第1の実施の形態において、サンプルホールド・コンデンサCSHと並列にオフセット補正コンデンサCoff を付加し、サンプリング期間とコンパレート期間との間でこれに異なる電圧を印加することにより、アナログ入力電圧VAIN と、理論的に得られるVAIN のA/D変換コードに対応するD/A変換電圧VDAC とが一致するように、前記D/A変換電圧Vdac に対してΔVの補正を加える。
【0042】
このようにして、MSBからLSBまでのD/A変換電圧全体に一様に含まれるオフセット誤差を、相対的に+ΔV又は−ΔVだけシフトすることにより補正するオフセット補正を行うことができる。
【0043】
図1を用いて、第1の実施の形態の逐次比較型アナログ・ディジタル変換回路のオフセット補正について詳細に説明する。サンプリング期間において、切替スイッチSWSHがアナログ入力電圧VAIN 側に接続され、また同時に切替スイッチSWoff が、D/A変換回路を構成する抵抗回路の低圧側の端子電圧Voff1に接続される。
【0044】
また、図8でのべたように、サンプリング期間においてスイッチSWAZN 、SWAZP 、及びSW0 がオン状態となり、電圧比較回路1の(−)入力端子と(+)出力端子、(+)入力端子と(−)出力端子、及び(+)出力端子と(−)出力端子がそれぞれ接続され、前記電圧比較回路1の迂回路が形成される。
【0045】
この時(−)入力端子の電圧をVopn (=Vopp :(+)入力端子の電圧)として、前記サンプリング期間でサンプルホールド・コンデンサCSHとオフセット補正コンデンサCoff に充電される電荷Qtotal の電荷方程式をたてれば、次のようになる。
【0046】
Qtotal =CSH(Vopn −VAIN )+Coff (Vopn −Voff1) …(5)
次に、コンパレート期間において、スイッチSWAZN 、SWAZP 、SW0 がオフ状態となり、電圧比較回路1の迂回路が開放され電圧比較回路1は活性状態となる。このとき、電圧比較回路1の(−)入力端子のサンプルホールド電圧Vopn は(+)入力端子の電圧Vopp として転送され、レファレンス・コンデンサCref により保持される。
【0047】
ここで、図1に破線の接続で示した(+)入力端子のオフセット補正コンデンサCoffpについて説明する。以下にのべる(−)入力端子のオフセット補正コンデンサCoff を用いたオフセット補正では前記Coffpは不要であるが、ここで説明するコンデンサを介して電圧比較回路1の入力端子に補正電圧を印加する補正方法は、必ずしも(−)入力端子に限定して行われるものではなく、(+)入力端子に対して行うこともできる。また、(−)入力端子と(+)入力端子に対して差動型の補正電圧を印加する場合にも同様な効果を得ることができる。
【0048】
そのいずれを用いるかは、全体的な回路構成との整合性や、図7(c)に示す総合変換誤差特性の形状と大きさにより選択される。とくに通常補正量が大きいオフセット補正については、設計の自由度を大きくする必要上、(−)入力端子のみならず、(+)入力端子にもオフセット補正コンデンサCoffpを設ける方が望ましい。図1には、電圧比較回路に差動型の補正電圧を印加できるよう、Coffpを設けた場合が破線で示されている。
【0049】
なお、図1に示すように(−)入力端子のオフセット補正コンデンサCoff を用いる場合には、(+)入力端子のCoffpはレファレンス・コンデンサCref と共に(+)入力端子の電圧Vopp を保持する役割を果たしている。
【0050】
次に、切替スイッチSWSHをD/A変換回路の出力電圧Vdac 側に、またこれと連動して切替スイッチSWoff をVoff2に接続し、MSBを決定するためのコンパレート動作に移る。ここでVoff2は、D/A変換回路を構成する抵抗回路の中間端子電圧の1つである。引き続きMSBからLSBの確定までn回のコンパレート動作を逐次繰り返すことにより、全ビットに対するA/D変換コードを得ることができる。
【0051】
このとき、逐次比較のi回目における電荷方程式をたてれば、次のように書くことができる。
【0052】
ここで、各項の意味は(2)式及び上記したものと同様であるから説明を省略する。先にのべたようにコンデンサCSH及びCoff に保持される電荷量は保存されるので、n回目のコンパレート動作の後におけるVopn =Vopn ′の条件と(4)式より、i=nとして(5)−(6)を行えば、Vdac (n)と理論値VDAC との間の誤差をΔVとして、入力電圧VAIN と理論的D/A変換電圧VDAC とを一致させるための条件が次のように示される。
【0053】
ΔV=(Coff /CSH)・(Voff1−Voff2)=Koff ・ΔVoff …(7)
ここでKoff (=Coff /CSH)は容量結合比、ΔVoff (=Voff1−Voff2)はサンプリング期間とコンパレート期間にCoff にそれぞれ印加された電圧の差である。
【0054】
このように、オフセット補正コンデンサCoff にΔVoff の補正用電圧を与えることにより、MSBからLSBまでの全てA/D変換コードを決定するコンパレート動作において、前記D/A変換電圧Vdac に対して一様にΔVの補正を加えることができる。なお、このとき所望の補正量を与えるためのΔVoff の大きさは、A/D変換回路の寄生抵抗に合わせて最適値を求める必要がある。
【0055】
第1の実施の形態において、オフセット補正コンデンサは必ずしも1個に限定されるものではない。アナログ・ディジタル変換回路にm個(mは1以上の整数)のオフセット補正コンデンサとm個の補正用電圧の差を設けることで(7)式は次のように書き直すことができる。
【0056】
このようにして容量値の異なる大小複数のオフセット補正コンデンサCoffj(j=1〜m)を用いることにより、ΔVoffjの大きさのみならず、容量結合比を任意に変化することができるので、オフセット補正をさらにきめ細かく、かつ、広範囲に亘って実施することができる。
【0057】
第1の実施の形態で説明したオフセット補正により、MSBの確定からD/A変換コードによらず全体の変換誤差を相対的に+ΔV(又は−Δ5)だけシフトさせることができる。
【0058】
一方、後に第2、第3のの実施の形態で説明するオフセット・フルスケール補正ではD/A変換コードの各ビットごと補正を加えるのであるが、このオフセット・フルスケール補正を実施する前に、第1の実施の形態のオフセット補正を行えば、図7(c)において、MSBコードの決定に主要な役割を果たす総合変換誤差特性の中心点のずれが補正されるため、MSBの変換を正確に行うことができる。
【0059】
また、中心点のずれを補正すれば、総合変換誤差特性の反転対称性が高くなるため、(VREFH+VREFL)/2から|ΔVAIN |だけ離れたA/D変換コードに対する変換誤差の絶対値が互いに等しくなり、オフセット・フルスケール補正を実行するための回路構成が大幅に簡略化される利点がある。
【0060】
次に、図2を用いて、本発明の第2の実施の形態に係るオフセット・フルスケール補正機能を備えた逐次比較型アナログ・ディジタル変換回路の動作について説明する。
【0061】
図2において、破線2で囲まれた本発明に関する回路構成部分は、複数のコンデンサC1 乃至Cn 、Coff 、Coffpと、複数の切替スイッチSW11乃至SW1n、SWoff と、前記複数の切替スイッチSW11乃至SW1nによりサンプリング期間とコンパレート期間との間で切替えられ、前記複数のコンデンサC1 乃至Cn に印加される複数の1対の電圧Vk1、V01乃至Vkn、V0nと、同様に前記切替スイッチSWoff によりサンプリング期間とコンパレート期間との間で切替えられ、前記コンデンサCoff に印加される電圧Voff1、Voff2から構成される。
【0062】
本発明に関する回路構成部分は、さらに、前記複数のコンデンサC1 乃至Cn を前記複数の1対の電圧Vk1、V01乃至Vkn、V0nからCSHへ接続を切り替えるスイッチSW01乃至SW0nを備えている。また、2aに示す部分回路は、破線の矢印に示す前記複数のコンデンサの動作原理を示す図である。その他の部分は図8に示す従来の逐次比較型アナログ・ディジタル変換回路の構成と同様であるため説明を省略する。
【0063】
なお第2の実施の形態において、図8に示すD/A変換回路4とA/D変換制御回路5も同様に用いられ、DACコード5aの転送も同様に行われるが、図2では簡単のためこれらの記載を省略した。
【0064】
なお、第2の実施の形態の逐次比較型アナログ・ディジタル変換回路は、同時に第1の実施の形態でのべたオフセット補正機能も兼ね備えているので、図2の本発明に関する回路構成部分2には、オフセット・フルスケール補正コンデンサC1 乃至Cn の他に、オフセット補正コンデンサCoff も同様に接続される。
【0065】
第2の実施の形態のアナログ・ディジタル変換回路は、オフセット補正コンデンサCoff によるオフセット補正を施した上に、さらにD/A変換コードに残留した図7(c)の右上がり変換誤差を補正することができる。
【0066】
第2の実施の形態では、オフセット補正コンデンサCoff の他に、複数のオフセット・フルスケール補正コンデンサC1 乃至Cn を備え、サンプリング期間ではD/A変換回路からD/A変換コードにしたがって選択された複数の電圧Vk1乃至Vknを前記オフセット・フルスケール補正コンデンサC1 乃至Cn の一方の端子に印加し、コンパレート期間では同様に前記D/A変換回路からD/A変換コードにしたがって選択され、前記Vk1乃至Vknとそれぞれ対をなす複数の電圧V01乃至V0nを前記オフセット・フルスケール補正コンデンサC1 乃至Cn の一方の端子に印加する。
【0067】
このようにして、サンプリング期間と、変換コードにしたがう逐次比較のk回目(kは1以上の整数)のコンパレート期間との間で、前記コンデンサC1 乃至Cn の一方の端子には、それぞれ対をなす前記複数の電圧(Vk1、V01)乃至(Vkn、V0n)がそれぞれ切り替えて印加される。
【0068】
ここでVkj−V0j=ΔVkj(j=1〜n)とすれば、前記コンデンサC1 乃至Cn の一方の端子には、サンプリング期間にはVkjが、コンパレート期間にはVkj+ΔVkjが印加される。
【0069】
先にのべたオフセット補正についても同様にVoff1−Voff2=ΔVoff1とすれば、オフセット補正コンデンサCoff の一方の端子には、サンプリング期間にはVoff1が、コンパレート期間にはVoff1+ΔVoff1が印加される。ただし、オフセット補正の場合には、補正は変換コードの種類によらずに行われるので、前記k回のコンパレート期間のすべてについてΔVoff1の値は同一である。
【0070】
すなわち、本発明のD/A変換コードの補正方法は、図2に示す部分回路2aを用いて一般に説明することができる。例えば、図2の複数のコンデンサの内、サンプルホールドコンデンサCSHをCA 、コンパレート期間にCSHに印加される電圧Vdac をVA 、オフセット補正コンデンサCoff 及び複数のオフセット・フルスケール補正コンデンサC1 〜Cn のいずれか1つをCB とし、CA とCB が部分回路2aのように接続されると仮定する。
【0071】
また、CB の入力側の端子には、サンプリング期間に電圧VB が、コンパレート期間には電圧VB +ΔVB が印加されるものとする。コンデンサCA 、CB の出力ノードには、VA 、VB が容量分割された電圧VX が出力されるが、このとき、サンプリング期間とコンパレート期間との間で、入力電圧VB がΔVB だけ変化すれば、出力ノードの電圧VX はΔVX だけシフトする。このシフト量ΔVX を用いて、VX (すなわちVA )に含まれる誤差を補正することができる。
【0072】
このとき、容量結合比をKとして、K=CB /CA 、出力ノードの電圧変化をΔVX として、ΔVX =K・ΔVB と書くことができる。本発明に関する回路構成部分2に示すように、CB のほかに複数のコンデンサCC 、CD 、CE …を同時に用いる場合には、容量結合比Kにおいて、CA の代わりにCA +CC +CD +CE +…を用いてΔVX に対するΔVB の寄与分を求め、同様に求めたΔVX に対するΔVC 、ΔVD 、ΔVE …の寄与分と共に合計すればよい。
【0073】
すなわち、コンパレート期間において、電圧比較回路1の一方の入力電圧Vopn に対する補正量は、D/A変換回路から変換コードによらず選択されたΔVoff1、または変換コードにしたがって選択されたΔVkj(j=1〜n)によるVopn の変化量を合計すれば求めることができる。
【0074】
このように逐次比較のk段階で、D/A変換コードにしたがって、それぞれ対をなす複数の電圧(Vk1、V01)乃至(Vkn、V0n)を選択し、サンプリング期間とコンパレート期間との間で、前記複数のオフセット・フルスケール補正コンデンサC1 乃至Cn にそれぞれ印加することにより、電圧比較回路1の比較電圧Vopn をD/A変換コードのk番目のビットごとにシフトさせ、アナログ入力電圧VAIN と、理論的に得られるA/D変換コードのD/A変換電圧VDAC とを一致させることができる。
【0075】
オフセット補正を実施した後の変換誤差Verr は、VAIN の関数として次のように表すことができる。
【0076】
ここで、2VERR /(VREFH−VREFL)は、図7(c)における右上がり変換誤差の傾きを、VAIN −(VREFH+VREFL)/2はD/A変換回路の電位分布の中心値からのずれを示す。
【0077】
先にのべたように、上記変換誤差Verr は複数のオフセット・フルスケール補正コンデンサCj (j=1〜n)を電圧比較回路1の一方の入力に接続し、逐次比較の各段階でD/A変換コードよって選択された電圧の差(Vkj−V0j)(j=1〜n)を各々前記複数のオフセット・フルスケール補正コンデンサCj (j=1〜n)に付与することで補正される。
【0078】
先に(7)式、(8)式を導出したのと同様な手順を繰り返せば、MSBの確定からk回目のコンパレート期間におけるD/A変換電圧Vdac を補正するための電圧シフト量ΔVkin は次のように与えられる。
【0079】
ここでVkjはコンデンサCj のk回目のコンパレート期間に印加される電圧、V0jはサンプリング期間からMSBが確定するまでの1回目のコンパレート期間にコンデンサCj に印加される電圧である。δijはi、jが等しければ1、等しくなければ0になる係数である。Ctotal は次式で与えられる。
【0080】
以上説明したように、複数のオフセット・フルスケール補正コンデンサCj (j=1〜n)を用いて変換誤差Verr を補正するには、(10)式、(11)式に従い、k回目のコンパレート期間に所望の電圧シフト量ΔVkin を得るために必要な電圧変化(Vkj−V0j)を各Cj に印加すればよい。
【0081】
後に第3の実施の形態で示すように、所望の電圧シフト量ΔVkin を得るために必要な電圧変化(Vkj−V0j)は、D/A変換回路の複数の低圧側の端子からセレクタを用いてコンパレート期間ごとに選択される。しかし、(10)式において、電圧シフト量ΔVkin は各電圧変化(Vkj−V0j)の係数である容量結合比を変化させることにより、その値を調整することができる。
【0082】
図2において、スイッチSW01、SW02、…、SW0nは、オフセット・フルスケール補正コンデンサC1 乃至Cn を選択的にCSHに接続することによって、変換誤差Verr の補正範囲の拡大や、きめ細かい補正を可能にするため設けたものである。
【0083】
このように、複数の容量結合比を選択できる構成にすれば、補正コンデンサの数の増加による回路規模の増大を抑制することができる。
【0084】
また、第2の実施の形態においてオフセット補正も同時に行う場合には、(10)式のCi 、Cj のひとつにCoff を、(Vki−V0i)に(Voff1−Voff2)の項を加えて、D/A変換電圧Vdac を補正するための電圧シフト量を求めればよい。なお、上記の方法を用いて変換誤差Verr を補正する際、A/D変換回路の寄生抵抗に合わせて補正量を最適化する手続きが必要となる。
【0085】
次に、図3乃至図5に基づき本発明の第3の実施の形態について説明する。第3の実施の形態では、第1、第2の実施の形態で示したオフセット補正及びオフセット・フルスケール補正を行うための具体的な回路構成について説明する。
【0086】
第3の実施の形態の逐次比較型アナログ・ディジタル変換回路の回路構成を図3に示す。このアナログ・ディジタル変換回路は、電圧比較回路1と、D/A変換回路4と、A/D変換制御回路5と、第1のレベルシフト回路6と、これに含まれる補正回路6aと、第2のレベルシフト回路7と、これに含まれるセレクタ7aから構成され、半導体集積回路のチップ上に搭載される。
【0087】
前記D/A変換回路4は、D/A変換コードから得られたD/A変換電圧Vdac と、D/A変換コード“0H”から“10H”までのD/A変換電圧Vtap0〜Vtap16 とを出力する、
第1のレベルシフト回路6に含まれる補正回路6aは、D/A変換回路4から出力されるD/A変換電圧Vtap0〜Vtap7を外部信号D0 、D1 、D2 、PLUS、及びA/D変換回路からの信号SAMPLEによって選択し、オフセット補正に用いる電圧Voff を出力する。
【0088】
なお、補正回路6aの出力電圧Voff は、サンプリング期間ではVoff1、コンパレート期間ではVoff2となるように制御され、両者の電圧の差を第1のレベルシフト回路6に含まれるオフセット補正コンデンサCoff に印加することにより、A/D変換コードによらない一様なオフセット補正を加えることができる。
【0089】
次にオフセット・フルスケール補正を行う第2のレベルシフト回路7において、セレクタ7aから出力される電圧は、サンプリング期間とMSB変換時ではVtap8を選択し、以下、k回目に比較されるD/A変換コードの組み合わせによって、D/A変換電圧Vtap0〜Vtap16 の中から、複数の電圧Vk1〜Vk8を選択するように制御される。電圧比較回路1は、オフセット補正用電圧Voff と、セレクタで選択されたオフセット・フルスケール補正電圧Vk1からVk8とを用いてD/A変換電圧Vdac とアナログ入力電圧VAIN とを比較する。
【0090】
A/D変換制御回路5は、電圧比較回路1の比較結果に応じてD/A変換コードの所定の1ビット分のデータを決定する動作をD/A変換コードのMSBからLSBまでビットごとに繰り返し、図3に太い矢印で示すように、D/A変換コード(DACコード)をD/A変換回路4に出力し、最終的に決定されたD/A変換コードをA/D変換データとして保持する。
【0091】
図4にD/A変換回路4の回路構成の一例を示す。D/A変換回路4は、D/A変換電圧Vdac の高レベル側基準電圧VREFHが印加される第1のノードと、低レベル側基準電圧VREFLが印加される第2のノードとの間に、抵抗値rの複数の分圧用抵抗(10ビットのA/D変換回路であれば210個の単位抵抗)が直列に接続される。ただし、両端の分圧用抵抗には寄生抵抗が含まれるため、実際には抵抗値がrと異なるRH 、RL となっている。
【0092】
また、複数の分圧用抵抗の各分圧ノードに対して、複数のスイッチ8の一方の端子が接続され、他方の端子がD/A変換電圧Vdac の出力ノードに共通に接続され、前記複数のスイッチ8は、D/A変換コードに応じて択一的にオン状態に制御される。また、VREFL側の16個の分圧ノードは、それぞれD/A変換回路4の出力ノードVtap0乃至Vtap16 に接続される。
【0093】
図3の補正回路6aの回路構成の一例を図5に示す。図5の補正回路6aは、オフセット補正に用いる電圧Voff1とVoff2とのいずれかを選択するスイッチ9、10と、D/A変換回路の出力ノードVtap0乃至Vtap7のいずれかを選択する複数のスイッチ11と、サンプリング期間にのみ高レベル(以下“H”と呼ぶ)となる信号SAMPLEと信号PLUSとを用いて、前記スイッチ9、10のスイッチング動作を制御する排他的論理和ゲート(以下Ex.ORゲートと呼ぶ)12及びインバータ13からなる制御回路と、外部信号D0 、D1 、D2 及びインバータ15乃至17の出力が接続される3入力ANDゲート14の出力SEL0乃至SEL7を用いて、前記複数のスイッチ11のいずれかを選択的に動作させる選択回路から構成される。この補正回路6aの出力は出力端子Voff に接続される。
【0094】
ここで、信号SAMPLEと信号PLUSとを用いて、補正回路6aの出力端子Voff に、Voff1、Voff2を出力する動作について説明する。ここで、スイッチ9、10は、スイッチ11と同様、制御ゲートに加える信号の(+)、(−)に応じてオン状態、オフ状態となる制御ゲートを備えたスイッチである。
【0095】
サンプリング期間において信号SAMPLEは“H”であるから、信号PLUSを“H”とすればEx.ORゲート12の出力は低レベル(以下“L”と呼ぶ)、したがって、インバータ13を介してスイッチ9、10の制御ゲートは“H”、“L”となるので、スイッチ9、10は、それぞれオン状態、オフ状態となり、補正回路6aの出力にはVoff2が出力される。
【0096】
また、サンプリング期間において信号PLUSを“L”とすれば、同様にしてスイッチ9、10は、それぞれオフ状態、オン状態となり、補正回路6aの出力はVoff1となる。
【0097】
コンパレート期間において信号SAMPLEは“L”であるから、信号PLUSを“H”とすればEx.ORゲートの出力は“H”となり、したがってインバータ13を介してスイッチ9、10の制御ゲートは“L”、“H”となるので、スイッチ9、10は、それぞれオフ状態、オン状態となり、補正回路6Aの出力にはVoff1が出力される。
【0098】
また、コンパレート期間において、信号PLUSを“L”とすれば、同様にしてスイッチ9、10は、それぞれオン状態、オフ状態となり、補正回路6aの出力はVoff2となる。
【0099】
したがって、信号PLUSを“H”としたまま、サンプリング期間とコンパレート期間とを切り替えれば、補正回路6aにはそれぞれの期間でVoff2とVoff1とが出力し、信号PLUSを“L”としたまま、サンプリング期間とコンパレート期間とを切り替えれば、補正回路6aにはそれぞれの期間でVoff1とVoff2とが出力する。
【0100】
すなわち、信号PLUSを“H”又は“L”とすることにより、図7(c)において互いに逆方向のオフセット補正を行うことができる。このようにすれば、図2の電圧比較回路の一方の入力端子のみを用いて、容易に双方向のレベルシフトを付与することができる。
【0101】
図6は図5の補正回路6aの変形例である。図6の補正回路は差動型の出力端子Voffn、Voffpを有し、この差動型出力端子は、図2の(−)端子と(+)端子に接続されるオフセット補正コンデンサCoff 、Coffpの入力側の端子にそれぞれ接続される。
【0102】
図6の補正回路においては、スイッチ9、9a、及びスイッチ10、10aが対になって制御され、tap0〜tap7から選択されたオフセット補正電圧Voff1、Voff2が差動型の出力端子Voffn、Voffpにそれぞれ出力される。
【0103】
サンプリング期間において、信号SAMPLEは“H”であるから、信号PLUSを“H”とすればEx.ORゲート12の出力は“L”、したがって、インバータ13を介してスイッチ9、9a及び10、10aの制御ゲートは“H”、“L”となるので、スイッチ9、9a及び10、10aは、それぞれオン状態及びオフ状態となり、補正回路6aの出力端子VoffnはVoff2、出力端子VoffpはVoff1となる。
【0104】
また、サンプリング期間において、信号PLUSを“L”とすれば、同様にしてスイッチ9、9a及び10、10aは、それぞれオフ状態、オン状態となり、補正回路6aの出力端子VoffnはVoff1、出力端子VoffpはVoff2となる。
【0105】
コンパレート期間において、信号SAMPLEは“L”であるから、信号PLUSを“H”とすれば、同様にしてスイッチ9、9a及び10、10aは、それぞれオフ状態、オン状態となり、補正回路6aの出力端子VoffnはVoff1、出力端子VoffpはVoff2となる。
【0106】
また、コンパレート期間において、信号PLUSを“L”とすれば、同様にしてスイッチ9、9a及び10、10aは、それぞれオン状態、オフ状態となり、補正回路6aの出力端子VoffnはVoff2、出力端子VoffpはVoff1となる。
【0107】
したがって、信号PLUSを“H”としたまま、サンプリング期間とコンパレート期間とを切り替えれば、補正回路6aの出力端子Voffn、Voffpには、サンプリング期間にはVoff2、Voff1が、コンパレート期間にはVoff1、Voff2が入れ替わって出力される。
【0108】
また、信号PLUSを“L”としたまま、サンプリング期間とコンパレート期間とを切り替えれば、補正回路6aの出力端子Voffn、Voffpには、サンプリング期間にはVoff1、Voff2が、コンパレート期間にはVoff2、Voff1が入れ替わって出力される。
【0109】
すなわち、信号PLUSを“H”又は“L”とすることにより、差動型の回路構成に対して、互いに逆方向のオフセット補正を行うことができる。このようにすれば、図2の電圧比較回路の差動型の入力端子を用いて、双方向のレベルシフトを行うことができる。
【0110】
次に、第3の実施の形態で説明した第1、第2のレベルシフト回路によるVerr の補正量について説明する。先にのべたように、第3の実施の形態ではD/A変換回路4のVtap0乃至Vtap7からオフセット補正用の電圧を選択するので、A/D変換回路からの信号SAMPLE、外部入力信号D0 、D1 、D2 、及びPLUSにより、サンプリング期間とコンパレート期間との間でVoff の電圧の差Voff1−Voff2に、最大±7LSBの変化を与えることができる。
【0111】
第3の実施の形態の補正回路構成において、CSH:C1 :C2 :C3 :C4 :C5 :C6 :C7 :C8 :Coff =56:1:1:1:1:1:1:1:1:8の容量比にした場合、オフセット補正において電圧比較回路に加えることできる回路しきい値の最大補正量ΔVoffmaxは、容量結合比が、Koff =Coff /(CSH+C1 +C2 +C3 +C4 +C5 +C6 +C7 +C8 )=1/8であるからΔVoffmax=±7/8LSBとなる。
【0112】
VAIN =(VREFH−VREFL)/2の時のA/D変換コードを理論値と正確にあわせるためには、Koff ・ΔVoff を実際にもっているVerr の値(VAIN =(VREFH−VREFL)/2における値)とするようなKoff とΔVoff の組み合わせを探せばよい。
【0113】
第3の実施の形態において、オフセット・フルスケール誤差の改善のためには、MSBが確定するまでC1 〜C8 にはVtap8の電位を印加する条件が必要となる。10ビットA/D変換回路を用い、アナログ入力電圧VAIN がA/D変換コードに換算して“153H”の場合について、逐次比較過程で選択されたtap番号と、対応する補正量ΔVkin との関係を表1に示す。ここで、コンデンサ容量比は前記同様とする。
【0114】
【表1】
【0115】
表1の結果から、第3の実施の形態において、補正量ΔVkin の最小値をVkinminとすれば、ΔVkinmin=±1/64LSBの分解能まで補正が可能であることがわかる。また、補正量ΔVkin の最大値をΔVkinmaxとすれば、ΔVkinmax=±1LSB(表1で選択tap番号を全て0とした時の補正量ΔVkin に対応する)であるから、オフセット・フルスケール誤差の補正は2LSBの範囲まで可能であることがわかる。
【0116】
第3の実施の形態では、C1〜C8の容量比が等しいことから、セレクタの動作でキャパシタに印加する電圧のtap番号は、上位4ビット確定までは全て同じでよい。換言すれば、この動作条件を満足するセレクタ回路構成がもっとも簡単で実現性が高いということができる。
【0117】
なお、本発明は上記の実施の形態に限定されることはない。第3の実施の形態において、第1のレベルシフト回路に含まれる補正回路6aを差動型の出力として、電圧比較回路1の差動入力端子にそれぞれオフセット補正コンデンサCoff を接続し、その入力端子に前記差動型補正回路6aの出力端子を接続するオフセット補正について説明したが、同様な差動型の回路構成は、C1 乃至C8 を電圧比較回路1の差動入力端子にそれぞれ接続し、第2のレベルシフト回路を差動型の構成とすれば、同様にオフセット・フルスケール補正を行うことができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【0118】
【発明の効果】
上述したように本発明の逐次比較型アナログ・ディジタル変換回路によれば、寄生抵抗によって発生したD/A変換回路の基準電圧の変化分を、第1のレベルシフト回路と第2のレベルシフト回路、及びD/A変換回路からの複数の電圧を用いて補正することができる。
【0119】
電圧比較回路に前記複数の電圧を印加することにより、実際には寄生抵抗によりオフセット誤差や右上がり変換誤差を含むD/A変換回路を備えていても、等価的に理想的なD/A変換回路と見做せるように補正することができるため、アナログ入力電圧に対する正確なA/D変換コードを得ることができる。
【0120】
第1のレベルシフト回路では、付加したオフセット補正コンデンサCoff に、サンプリング期間とコンパレート期間との間で異なる電圧を与えることにより、A/D変換コード全体の変換電圧を相対的に+ΔV(又は−ΔV)だけシフトさせることができる。このようなオフセット補正を実施することにより、A/D変換コードのMSBの確定を正確に行うことができ、また(VREFH+VREFL)/2から|ΔVAIN |だけ離れたA/D変換コードに対する変換誤差の絶対値を等しくすることができるため、第2のレベルシフト回路に要求されるオフセット・フルスケール補正を実施するための回路構成を簡略化することができる。
【0121】
第2のレベルシフト回路では、付加したオフセット・フルスケール補正コンデンサC1 乃至Cn に、D/A変換回路のtapから選択された電圧の差をA/D変換コードを決定する逐次比較段階で印加することにより、オフセット補正後に残留した総合変換誤差特性の右上がり誤差を除去することが可能になる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における補正回路の動作概要を示す図。
【図2】本発明の第2の実施の形態における補正回路の動作概要を示す図。
【図3】本発明の第3の実施の形態における逐次比較型アナログ・ディジタル変換回路の構成を示す図。
【図4】本発明の第3の実施の形態におけるD/A変換回路の構成を示す図。
【図5】本発明の第3の実施の形態の補正回路の構成を示す図。
【図6】本発明の第3の実施の形態の補正回路の変形例を示す図。
【図7】従来のD/A変換回路に含まれる寄生抵抗による誤差の影響を示す図。
【図8】従来の逐次比較型アナログ・ディジタル変換回路の構成を示す図。
【符号の説明】
1…電圧比較回路
2…本発明に関する回路構成部分
3…スイッチング動作の関連を示す矢印
4…D/A変換回路
5…A/D変換制御回路
6…第1のレベルシフト回路
6a…補正回路
7…第2のレベルシフト回路
7a…セレクタ
8…D/A変換回路のスイッチ
9、9a…補正回路のスイッチ
10、10a…補正回路のスイッチ
11…補正回路のスイッチ
12…Ex.ORゲート
13…インバータ
14…ANDゲート
15〜17…インバータ
18…DACブロック
Claims (7)
- 複数の単位抵抗を直列接続した抵抗回路と、その両端に印加された第1、第2の基準電圧とを用いて、D/A変換コードからD/A変換された電圧と、前記抵抗回路で分割された複数の電圧とをそれぞれ出力するD/A変換回路と、
前記D/A変換された電圧とアナログ入力電圧とを比較する電圧比較回路と、
前記電圧比較回路の出力に応じて、前記D/A変換コードの所定の1ビット分のデータを決定するデータ決定手段と、
このデータ決定手段を前記D/A変換コードの最上位ビットから最下位ビットまでの各ビットに対して繰り返し適用することにより、最終的に決定された前記D/A変換コードを前記D/A変換回路に出力し、かつ、前記D/A変換コードをA/D変換データとして保持するA/D変換制御回路と、
前記複数の電圧から選択された第1の電圧と第2の電圧とを用いて、前記電圧比較回路の比較電圧をD/A変換コードによらずにシフトさせる第1のレベルシフト回路と、
前記複数の電圧から前記D/A変換コードにしたがって複数の第3の電圧と、前記複数の第3の電圧とそれぞれ対をなす複数の第4の電圧とを選択し、それぞれ対をなす前記複数の第3、第4の電圧を用いて、前記電圧比較回路の比較電圧を前記D/A変換コードにしたがってシフトさせる第2のレベルシフト回路と、
を具備することを特徴とする逐次比較型アナログ・ディジタル変換回路。 - 前記請求項1記載の第1のレベルシフト回路は、少なくとも1つのオフセット補正コンデンサと、
サンプリング期間とコンパレート期間との間で前記第1の電圧と第2の電圧とを切替えて、前記少なくとも1つのオフセット補正コンデンサの一方の端子に印加する電圧切替え手段とを備え、
前記少なくとも1つのオフセット補正コンデンサの他方の端子は、前記電圧比較回路の一方の入力端子に接続されることを特徴とする請求項1記載の逐次比較型アナログ・ディジタル変換回路。 - 前記請求項1記載の第1のレベルシフト回路は、前記抵抗回路の末端の中間端子に一方の端子が接続された第1のスイッチと、
前記抵抗回路の複数の中間端子に一方の端子がそれぞれ接続された複数の第2のスイッチと、
前記複数の第2のスイッチの他方の端子が共通に接続された共通線と、
この共通線に一方の端子が接続された第3のスイッチと
前記第1、第3のスイッチの他方の端子が互いに接続された出力ノードと、
前記出力ノードに一方の端子が接続された少なくとも1つのオフセット補正コンデンサと、
前記複数の第2のスイッチのいずれか1つを選択的にオン状態とする第1のスイッチング制御手段と、
サンプリング期間にのみ高レベルとなる信号を制御信号の1つとして第1、第3のスイッチを互いに排他的にオン状態又はオフ状態とする第2のスイッチング制御手段とを具備し、
前記少なくとも1つのオフセット補正コンデンサの他方の端子は電圧比較回路の一方の入力端子に接続され、
前記第1、第2のスイッチング制御手段により、前記抵抗回路の末端の中間端子の電圧と、前記末端の中間端子以外の複数の中間端子のいずれか1つの電圧とを前記第1、第2の電圧として、サンプリング期間とコンパレート期間との間で前記第1、第2の電圧を切替えて前記出力ノードに出力することにより、前記少なくとも1つのオフセット補正コンデンサを介して、前記電圧比較回路の一方の入力端子にオフセット補正レベルシフト電圧を入力することを特徴とする請求項1記載の逐次比較型アナログ・ディジタル変換回路。 - 前記請求項1記載の第1のレベルシフト回路は、少なくとも1個の第1のオフセット補正コンデンサと、
少なくとも1個の第2のオフセット補正コンデンサと、
サンプリング期間とコンパレート期間との間で前記第1、第2の電圧を切替えて、前記第1、第2のオフセット補正コンデンサの一方の端子に印加する電圧切替え手段とを備え、
前記第1、第2のオフセット補正コンデンサの他方の端子は、それぞれ前記電圧比較回路の一方の入力端子と他方の入力端子とに接続されることを特徴とする請求項1記載の逐次比較型アナログ・ディジタル変換回路。 - 前記請求項1記載の第1のレベルシフト回路は、前記抵抗回路の末端の中間端子に一方の端子が接続された第1のスイッチと、
前記抵抗回路の複数の中間端子に一方の端子がそれぞれ接続された複数の第2のスイッチと、
前記複数の第2のスイッチの他方の端子が共通に接続された共通線と、
この共通線に一方の端子が接続された第3のスイッチと、
前記第1、第3のスイッチの他方の端子が互いに接続された第1の出力ノードと、
前記第1の出力ノードに一方の端子が接続された少なくとも1つの第1のオフセット補正コンデンサと、
前記共通線に一方の端子が接続された第4のスイッチと、
前記抵抗回路の末端の中間端子に一方の端子が接続された第5のスイッチと、
前記第4、第5のスイッチの他方の端子が互いに接続された第2の出力ノードと、
前記第2の出力ノードに一方の端子が接続された少なくとも1つの第2のオフセット補正コンデンサと、
前記複数の第2のスイッチのいずれか1つを選択的にオン状態とする第1のスイッチング制御手段と、
サンプリング期間にのみ高レベルとなる信号を制御信号の1つとして第1、第4のスイッチと前記第3、第5のスイッチとを互いに排他的にオン状態又はオフ状態とする第2のスイッチング制御手段とを具備し、
前記少なくとも1つの第1のオフセット補正コンデンサの他方の端子は電圧比較回路の一方の入力端子に接続され、
前記少なくとも1つの第2のオフセット補正コンデンサの他方の端子は電圧比較回路の他方の入力端子に接続され、
前記第1、第2のスイッチング制御手段により、前記抵抗回路の末端の中間端子の電圧と、前記末端の中間端子以外の複数の中間端子のいずれか1つの電圧とを前記第1、第2の電圧として、サンプリング期間とコンパレート期間との間で前記第1、第2の電圧を切替えて前記第1、第2の出力ノードに出力することにより、前記少なくとも1つの第1、第2のオフセット補正コンデンサを介して、前記電圧比較回路の第1、第2の入力端子にオフセット補正レベルシフト電圧をそれぞれ入力することを特徴とする請求項1記載の逐次比較型アナログ・ディジタル変換回路。 - 前記第2のレベルシフト回路は、複数のオフセット・フルスケール補正コンデンサと、
サンプリング期間とコンパレート期間との間でそれぞれ対をなす前記複数の第3、第4の電圧を互いに切替えて、前記複数のオフセット・フルスケール補正コンデンサの一方の端子にそれぞれ印加する電圧切替え手段とを備え、
前記複数のオフセット・フルスケール補正コンデンサの他方の端子は共に前記比較回路の一方の入力端子に接続されることを特徴とする請求項1記載の逐次比較型アナログ・ディジタル変換回路。 - 前記第2のレベルシフト回路は、前記抵抗回路の複数の中間端子から前記D/A変換コードにしたがって複数の第3の中間端子と、前記複数の中間端子とそれぞれ対をなす複数の第4の中間端子とを選択するセレクタと、
それぞれ対をなす前記複数の第3、第4の中間端子に、入力側の2端子がそれぞれ接続された複数の3端子切替えスイッチと、
前記複数の3端子切替えスイッチの出力側の端子にそれぞれ接続された複数のオフセット・フルスケール補正コンデンサとを備え、
前記3端子切替スイッチはサンプリング期間とコンパレート期間との間で前記入力側の2端子の電圧を切り換え、前記オフセット・フルスケール補正コンデンサの一方の端子に印加することを特徴とする請求項1記載の逐次比較型アナログ・ディジタル変換回路。
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