KR100912090B1 - 디지털-아날로그 변환기 및 디지털-아날로그 변환방법 - Google Patents

디지털-아날로그 변환기 및 디지털-아날로그 변환방법 Download PDF

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Abstract

디지털-아날로그 변환기 및 디지털-아날로그 변환방법이 개시된다. 본 발명에 따른 디지털-아날로그 변환회로는 제1커패시터, 제1 커패시터와 접속되는 제1입력단자(-), 제2입력단자(+), 및 출력단자를 포함하는 연산 증폭기, 및 각각이 복수의 스위칭 신호들 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 복수의 스위치들을 포함하는 스위칭 회로를 구비한다. 스위칭 회로는, 제1 구간 동안 연산 증폭기의 접속된 제1커패시터에 제1 전압과 제2 전압간의 차가 저장되도록 스위칭하고, 제2 구간 동안 상기 제1커패시터에 저장된 전압에 제3 전압을 반영한 출력 신호가 출력되도록 스위칭한다.

Description

디지털-아날로그 변환기 및 디지털-아날로그 변환방법{Digital-to-analog converter, and Method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 디지털-아날로그 변환 회로를 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로를 나타내는 도면이다.
도 3a는 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 제1 구간 동안의 구성을 나타내는 도면이다.
도 3b는 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 제2 구간 동안의 구성을 나타내는 도면이다.
도 4a는 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 회로의 제1 구간 동안의 구성을 나타내는 도면이다.
도 4b는 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 회로의 제2 구간 동안의 구성을 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 복수의 스위칭 신호들 및 출력 신호의 타이밍 도를 나타낸다.
도 6은 도 2에 도시된 디지털-아날로그 변환회로를 포함하는 소스드라이버를 포함하는 디스플레이 장치의 구성 블락도이다.
본 발명은 디지털-아날로그 변환기(DAC, Digital to Analog Converter)에 관한 것으로, 보다 상세하게는 LCD 장치를 구동하는 소오스 드라이버 회로의 DAC 회로에 관한 것이다.
DAC 회로는 LCD 장치를 구동하는 소오스 드라이버 회로의 코아 블록이다.
통상의 소오스 드라이버 회로에서는, 저항 기반(resistor-based)의 DAC(이하, R-DAC라 함) 회로가 주로 사용되었다.
도 1은 종래 기술에 따른 R-DAC 회로(100)의 구성을 나타내는 도면이다.
도 1을 참조하면, 종래기술에 따른 DAC 회로(100)는 저항열(110), 디코더(120) 및 증폭기(130, OP-AMP)로 구성된다. 저항열(110)은 복수의 전압들을 발생하기 위하여, 제1기준전압(Vref1)을 수신하기 위한 제1노드와 제2기준전압(Vref2, Vref2<Vref1)을 수신하기 위한 제2노드 사이에 직렬로 접속된 다수의 저항들(1st R ~ 2n th R)로 구성된다. 디코더(120)는 입력되는 디지털 신호(DATA)에 응답하여 복수의 전압들 중에서 어느 하나를 선택하여 선택전압(DECO)으로서 출력한다.
8비트의 디지털 데이터(DATA)를 아날로그 신호로 변환하는 DAC, 즉, 8비트 DAC의 경우, 28(256)개의 저항들 및 메탈들이 필요하다. 그리고, 디코더(120)는 256개의 전압들 중 하나를 선택하기 위한 256대 1 디코더로 구현된다.
디지털 데이터(DATA)의 비트수가 증가할수록 저항 및 메탈의 수가 기하급수적으로 증가한다. 예컨대, 디지털 데이터(DATA)가 10비트이면 1024(=210)개나 되는 저항, 메탈 그리고 1024 대 1 디코더가 필요하게 된다.
저항열(110)은 모든 채널에 대하여 공유될 수 있다. 그러나, 디코더(120) 및 증폭기(130)는 채널별로 구비된다. 따라서, 저항열(110)의 증가는 DAC(100)의 사이즈(크기 혹은 소요 면적)에 비교적 적은 영향을 주지만, 디코더(120)의 사이즈는 DAC(100)의 사이즈에 큰 영향을 준다. 예컨대, 1024 대 1 디코더의 사이즈는 256 대1 디코더의 사이즈에 비해 4배 커져야 하므로 소오스 드라이버의 구현에 큰 부담이 된다. 또한 저항열에 의해 분배된 전압들을 각 채널에 전달하기 위한 메탈 라인이 크게 증가(예컨대, 256개에서 1024개로 증가)하므로 이 또한 소오스 드라이버의 구현에 제약조건이 된다.
따라서, DAC의 사이즈를 줄이기 위해 필요 저항수, 메탈 라인수, 디코더의 크기를 줄이는 방안이 필요하다.
따라서, 본 발명의 기술적 과제 소요 면적(사이즈)를 줄일 수 있는 디지털-아날로그 변환기와 상기 디지털-아날로그 변환기를 포함하는 소스드라이버를 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 디지털-아날로그 변환회로는 제1커패시터; 상기 제1 커패시터와 접속되는 제1입력단자, 제2입력단자, 및 출력단자를 포함하는 연산 증폭기; 및 각각이 복수의 상기 스위칭 신호들 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 복수의 스위치들을 포함하는 스위칭 회로를 구비한다.
상기 스위칭 회로는, 제1 구간 동안 상기 제1커패시터의 상기 제1단자로 제1전압을 전송하고 상기 연산 증폭기의 상기 제2 입력 단자로 제2 전압을 전송하고 상기 연산 증폭기의 상기 제1 입력 단자를 상기 연산증폭기의 상기 출력단자와 접속시키며, 제2 구간동안 상기 연산 증폭기의 상기 제2 입력 단자로 제3 전압을 전송하고 상기 연산 증폭기의 제1 입력 단자를 상기 연산증폭기의 상기 출력단자와 분리시키며 상기 제1 커패시터의 상기 제1 단자를 상기 연산 증폭기의 상기 출력 단자와 접속시킨다.
상기 디지털-아날로그 변환회로는 상기 연산증폭기의 상기 제2입력단자에 접속되는 제2 커패시터를 더 구비할 수 있다. 이 경우, 상기 스위칭 회로는 상기 제2 구간 동안 상기 제2 커패시터의 제1 단자로 상기 제3 전압을 전송함으로써, 상기 제3 전압이 상기 제2 커패시터를 통하여 상기 연산 증폭기의 상기 제2 입력단자로 전송되도록 한다.
상기 디지털-아날로그 변환회로는 제1기준전압을 수신하기 위한 제1노드와 제2기준전압을 수신하기 위한 제2노드 사이에 접속된 저항 열을 구비하여 복수의 제1 분배 전압들을 발생하는 제1 전압 분배기; 제3기준전압을 수신하기 위한 제3노 드와 제4기준전압을 수신하기 위한 제4노드 사이에 접속된 저항 열을 구비하여 복수의 제2 분배 전압들을 발생하는 제2 전압 분배기; 입력되는 디지털 신호를 구성하는 제1 디지털 신호에 응답하여 상기 복수의 제1 분배 전압들 중에서 어느 하나를 상기 제2전압 또는 상기 제3전압으로서 출력하기 위한 제1 디코더; 및 상기 디지털 신호를 구성하는 제2 디지털 신호에 응답하여 상기 복수의 제2 분배 전압들 중에서 어느 하나를 선택하여 상기 제3 전압 또는 상기 제2 전압으로서 출력하기 위한 제2 디코더를 더 구비할 수 있다.
상기 디지털 신호는 상기 제1 디지털 신호 및 상기 제2 디지털 신호로 구성될 수 있다. 상기 제1전압은 미리 결정된 기준 전압이고, 상기 제1 디지털 신호는 상기 디지털 신호의 상위 비트(들)로 구성되는 신호이며, 상기 제2 디지털 신호는 상기 디지털 신호의 하위 비트(들)로 구성되는 신호일 수 있다.
상기 스위칭 회로는, 상기 연산 증폭기의 상기 제1입력단자와 상기 출력단자 사이에 접속되는 제1스위치; 상기 제2 커패시터에 병렬로 접속되는 제2 스위치; 상기 제1전압을 상기 제1 커패시터의 제1단자로 전송하기 위한 제3스위치; 상기 제2전압을 상기 제2 커패시터의 제1단자로 전송하기 위한 제4스위치; 상기 제3전압을 상기 제2 커패시터의 제1단자로 전송하기 위한 제5스위치; 및 상기 제1 커패시터의 제1 단자와 상기 연산 증폭기의 출력단자 사이에 접속되는 제6스위치를 포함할 수 있다.
상기 디지털-아날로그 변환회로는 상기 복수의 스위칭 신호들을 출력하기 위한 컨트롤러를 더 포함할 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 소스 드라이버는 상기 디지털-아날로그 변환회로를 구비한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 디스플레이 장치는 복수의 데이터 라인들과 복수의 게이트 라인들을 포함하며, 각각이 상기 복수의 데이터 라인들 중에서 대응되는 데이터 라인과 상기 복수의 게이트 라인들 중에서 대응되는 게이트 라인 사이에 접속된 복수의 화소들; 및 상기 소스드라이버를 포함한다. 그리고, 상기 디지털-아날로그 변환회로의 상기 연산 증폭기의 상기 출력단자의 전압(출력 신호)은 상기 복수의 데이터 라인들 중에서 대응되는 데이터 라인으로 공급된다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 디지털-아날로그 변환 방법은 제1 구간 동안 연산 증폭기의 제1 입력단자에 접속된 제1커패시터에 제1 전압과 제2 전압간의 차를 저장하는 단계; 및 제2 구간 동안 상기 제1커패시터에 저장된 전압에 제3 전압을 더하거나 감하여 출력 신호로서 출력하는 단계를 구비한다. 상기 제1 전압은 미리 결정된 기준전압이고, 상기 제2 및 제3 전압은 각각 디지털 신호를 구성하는 제1 디지털 신호 및 제2 디지털 신호에 기초하여 선택된 전압이다.
상기 제1 디지털 신호는 상기 디지털 신호의 상위 비트(들)로 구성되는 신호이며, 상기 제2 디지털 신호는 상기 디지털 신호의 하위 비트(들)로 구성되는 신호일 수 있다.
상기 디지털-아날로그 변환방법은, 제1기준전압과 제2기준전압을 수신하는 저항 열(string)을 이용하여 복수의 제1 분배 전압들을 발생하는 단계; 제3기준전압과 제4기준전압을 수신하는 저항 열(string)을 이용하여 복수의 제2 분배 전압들을 발생하는 단계; 상기 제1 디지털 신호에 응답하여 상기 복수의 제1 분배 전압들 중에서 어느 하나를 선택하여 상기 제2 전압 또는 상기 제3 전압으로서 출력하는 단계; 및 상기 제2 디지털 신호에 응답하여 상기 복수의 제2 분배 전압들 중에서 어느 하나를 선택하여 상기 제3 전압 또는 상기 제2 전압으로서 출력하는 단계를 더 구비할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 디지털-아날로그 변환(DAC) 회로를 나타내는 도면이다.
도 2를 참조하면, 집적회로로 구현될 수 있는 DAC 회로(200)는 증폭기(스위치드 커패시터 증폭기(switched capacitor amplifier)라고도 함, 250)를 구비한다. 상기 증폭기(250)는 제1커패시터(C1), 제2커패시터(C2), 연산 증폭기(251, OP AMP), 및 스위칭 회로(252)를 포함한다. DAC 회로(200)는 저항-커패시터 디지털 아날로그 변환기(resistor-capacitor digital-to-analog converter(RC-DAC))라고도 한다.
연산 증폭기(251)는 제1입력단자(예컨대, (-)입력단자), 제2입력단자(예컨대, (+)입력단자), 및 출력신호(DACO)를 출력하기 위한 출력 단자를 포함한다.
제1 커패시터(C1)는 연산 증폭기(251)의 제1입력단자(예컨대, (-)입력단자)에 접속된다. 제2 커패시터(C2)는 연산 증폭기(251)의 제2입력단자(예컨대, (+)입력단자)에 접속될 수 있다.
스위칭 회로(252)는 각각이 복수의 제1 그룹 스위칭 신호들(SW1, SW2, SW3 및 SW4) 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 복수의 제1 그룹 스위치들과, 각각이 복수의 제2 그룹 스위칭 신호들(SW5 및 SW6) 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 복수의 제2 그룹 스위치들을 구비한다.
스위칭 회로(252)를 구성하는 복수의 제1 및 제2 그룹 스위치들 각각은 트랜지스터로 구현될 수 있다.
구체적으로는, 제1 스위치("SW1"에 응답하여 동작하는 스위치)는 연산 증폭기(251)의 제1 입력 단자(예컨대, (-)입력단자)와 출력단자 사이에 접속되고, 제2 스위치("SW2"에 응답하여 동작하는 스위치)는 제2 커패시터(C2)와 병렬로 연결된다.
제3 스위치("SW3"에 응답하여 동작하는 스위치)는 제1 전압(예컨대, 기준전압(VREF))을 제1 커패시터(C1)의 제1 단자로 선택적으로 전송하는 스위치로서, 제1 커패시터(C1)의 제1 단자와 제1 전압(예컨대, 기준전압(VREF))을 수신하는 노드 사이에 접속된다.
제4 스위치("SW4"에 응답하여 동작하는 스위치)는 제2전압을 제2 커패시 터(C2)의 제1단자로 선택적으로 전송하고, 제5 스위치("SW5"에 응답하여 동작하는 스위치)는 제3전압을 제2 커패시터(C2)의 제1단자로 선택적으로 전송한다.
제1 전압은 미리 결정된 기준전압(VREF)일 수 있다. 본 실시예에서는, 제2 전압 및 제3 전압은 각각 하위 출력 전압(VLSB)과 상위 출력 전압(VMSB)이다. 그러나, 제2 전압이 상위 출력 전압(VMSB)이고 제3 전압이 하위 출력 전압(VLSB)일 수도 있다.
제6 스위치("SW6"에 응답하여 동작하는 스위치)는 제1 커패시터(C1)의 제1 단자와 연산증폭기(251)의 출력 단자 사이에 접속된다.
제1 및 제2 기생 커패시터(Cf1, Cf2)는 각각 연산 증폭기(251)의 제1입력단자(예컨대, (-)입력단자)와 접지 사이에 기생하는 커패시터 및 연산 증폭기(251)의 제2입력단자(예컨대, (+)입력단자)와 접지 사이에 기생하는 커패시터를 나타내는 것이지만, 연산 증폭기(251)의 입력 단자들 간의 기생 커패시턴스의 대칭을 위하여, 연산 증폭기(251)의 제1입력단자 및/또는 제2 입력단자에 인위적으로 접속되는 커패시터를 포함할 수도 있다.
디지털-아날로그 변환기(200)는 복수의 제1 및 제2 그룹 스위칭 신호들(SW1, SW2, SW3, SW4, SW5 및 SW6)을 발생하기 위한 컨트롤러(260)를 더 포함할 수 있다.
제1 및 제2 그룹 스위칭 신호들(SW1, SW2, SW3, SW4, SW5 및 SW6)의 타이밍에 대해서는 도 5를 참조하여 후술한다.
DAC 회로(200)는 신호 변환 블락(270)을 더 포함할 수 있다. 상기 신호 변환 블락(270)은 제1 및 제2 전압 분배기(210, 220)와 제1 및 제2 디코더(230, 240)를 구비한다.
제1 전압 분배기(210)는 직렬로 접속된 다수의 제1 저항들(R1)을 포함하는 저항열로 구성될 수 있다. 구체적으로는, 제1 전압 분배기(210)는 복수의 제1 분배 전압들을 발생하기 위하여 제1기준전압(VMAX)을 수신하기 위한 제1노드와 제2기준전압(VMIN, 예컨대 VMAX > VMIN)을 수신하기 위한 제2노드 사이에 접속되는 저항열로 구현될 수 있다. 제1 전압 분배기(210)를 구성하는 다수의 제1 저항들(R1) 각각의 저항값은 동일할 수 있다.
제2 전압 분배기(220)는 직렬로 접속된 다수의 제2 저항들(R2)을 포함하는 저항열로 구성될 수 있다. 구체적으로는, 제2 전압 분배기(220)는 복수의 제2 분배 전압들을 발생하기 위하여 제3기준전압(VH)을 수신하기 위한 제3노드와 제4기준전압(VL, 예컨대 VH > VL)을 수신하기 위한 제4노드 사이에 접속되는 저항열로 구현될 수 있다. 제2 전압 분배기(220)를 구성하는 다수의 제2 저항들(R2) 각각의 저항값은 동일할 수 있다.
제1 디코더(230)는 입력되는 디지털 신호(DATA) 중 제1 디지털 신호(예컨대, 상위 데이터(DMSB))에 응답하여 복수의 제1 분배 전압들 중에서 어느 하나를 선택하여 상위 출력 전압(VMSB)으로서 출력한다.
제2 디코더(240)는 입력되는 디지털 신호(DATA) 중 제2 디지털 신호(예컨대, 하위 데이터(DLSB))에 응답하여 복수의 제2 분배 전압들 중에서 어느 하나를 선택하여 하위 출력 전압(VLSB)으로서 출력한다.
디지털 신호(DATA)는 상위 데이터(DMSB) 및 하위 데이터(DLSB)로 구성되는 신호로서, n(n은 자연수, 예컨대 n은 10, 12, 혹은 12 이상)비트 병렬 영상 신호일 수 있다. 상위 데이터(DMSB)는 n비트로 구성되는 디지털 신호(DATA) 중 상위 m(m은 1보다 크고 n 보다 작은 정수, 예컨대, m=n/2) 비트 데이터이고, 하위 데이터(DLSB)는 n비트로 구성되는 디지털 신호(DATA) 중 하위 k(k는 1보다 크고 n 보다 작은 정수, 예컨대, k=n/2) 비트 데이터이다. 따라서, n=m+k 이다.
n비트의 디지털 데이터를 상위비트인 n/2비트와 하위비트인 n/2비트로 나누어 디코딩하는 경우에는 제1 전압 분배기(210)는 제1기준전압(VMAX)과 제2기준전압(VMIN)의 전압차를 2n/2으로 나눈 제1 분배 전압들을 출력하고, 제1 디코더(230)는 제1 분배 전압들 중 하나를 선택하여 출력한다. 또한, 제 2 전압 분배기(220)는 제3기준전압(VH)과 제4기준전압(VL) 의 전압차를 2n/2으로 나눈 제2 분배 전압들을 출력하고, 제2 디코더(240)는 제2 분배 전압들 중 하나를 선택하여 출력한다.
DAC 회로(200)가 디스플레이 장치에 사용될 경우를 가정한다.
DAC 회로(200)가 디스플레이 장치의 단위 화소(cell1)로 공통으로 공급되는 공통전압(VCOM)과 같거나 높은 전압을 출력하도록 동작하는 경우(이를 high-part 디코딩이라고도 함)에는, 제1 기준전압(VMAX)은 공급 전압(VDD)이고 제2 기준전압(VMIN)은 공통전압(VCOM)일 수 있다.
DAC 회로(200)가 디스플레이 장치의 단위 화소(cell1)로 공급되는 공통전압(VCOM)과 같거나 낮은 전압을 출력하도록 동작하는 경우(이를 low-part 디코딩이라고도 함)에는, 제1 기준전압(VMAX)은 공통전압(VCOM)이고 제2 기준전압(VMIN)은 접지(ground)일 수 있다.
제2 전압 분배기(220)는 제1 전압 분배기(210)의 N1 노드의 전압과 제2 기준전압(VMIN)간의 전압차를 2k 개만큼 세분화하도록 구현되거나, 혹은 제1 기준전압(VMAX)인 공급 전압(VDD)과 N2 노드 간의 전압차를 2k 개만큼 세분화하도록 구현될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 제1 구간 동안의 구성 및 제2 구간 동안의 구성을 각각 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 복수의 스위칭 신호들 및 출력 신호의 개념적인 타이밍도를 나타낸다. 도 2 내지 도 5를 참조하여, 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 제1 구간 및 제2 구간 동안의 동작을 설명하면 아래와 같다.
제1 구간(Phase1) 동안에, 스위칭 회로(252)는, 제1커패시터(C1)의 제1단자로 제1전압(예컨대, 기준전압(VREF))을 전송하고 연산 증폭기(251)의 제2 입력 단자(예컨대, (+)입력단자)로 제2 전압(본 실시예에서는 하위 출력 전압(VLSB))을 전송하고 연산 증폭기(251)의 제1 입력 단자(예컨대, (-)입력단자)를 연산증폭기(251)의 출력단자와 접속시킨다.
이를 위하여, 제1 구간동안에는, 복수의 제1 그룹 스위칭 신호들(SW1, SW2, SW3 및 SW4)이 활성화(예컨대, "하이레벨")되고, 이에 응답하여 복수의 제1 그룹 스위치들은 닫혀지고(close), 복수의 제2 그룹 스위치들은 오픈(open)된다. 따라서, 제1 구간(Phase1) 동안에는, 도 3a에 도시된 바와 같이, 연산증폭기(251)의 제1 입력단자(-)는 출력 단자와 접속되고, 기준 전압(VREF)은 제1 커패시터(C1)의 제1 단자에 인가되며, 하위 출력 전압(VLSB)은 연산증폭기(251)의 제2 입력단자(+)로 인가된다.
따라서, 연산증폭기(251)의 제2 입력단자(+)의 전압은 하위 출력 전압(VLSB)과 동일해지고, 연산 증폭기(251)의 제1 입력단자(-)와 제2 입력단자(-) 간의 오프셋 전압(Voff)을 무시한다면(혹은 '0'이라고 가정한다면) 연산증폭기(251)의 출력 신호(DACO) 역시 하위 출력 전압(VLSB)이 된다. 그리고, 제1 커패시터(C1)에는 기준전압과 하위 출력 전압 간의 차(VREF-VLSB)가 저장된다.
도 3a 및 도 3b에는 편의상, 제1 및 제2 기생 커패시터(Cf1, Cf2)는 도시되지 않는다.
반면 제2 구간(Phase 2) 동안에는, 스위칭 회로(252)는 연산 증폭기(251)의 제2 입력 단자(예컨대, (+)입력단자)로 제3 전압(본 실시예에서는, 상위 출력 전압(VMSB))을 전송하고 연산 증폭기(251)의 제1 입력 단자(-)를 연산증폭기(251)의 출력단자와 분리시키며 제1 커패시터(C1)의 제1 단자를 연산 증폭기(251)의 출력 단자와 접속시킨다.
이를 위하여, 복수의 제1 그룹 스위칭 신호들(SW1, SW2, SW3 및 SW4)이 비활성화(예컨대, "로우레벨")되고, 이에 응답하여 복수의 제1 그룹 스위치들은 오픈(open)된다. 그리고, 복수의 제2 그룹 스위칭 신호들(SW5 및 SW6)이 활성화되고, 이에 응답하여, 복수의 제2 그룹 스위치들은 닫혀진다(close).
따라서, 제2 구간(Phase2) 동안에는, 도 3b에 도시된 바와 같이, 연산증폭기(251)의 제2 입력단자(+)와 접속된 제2 커패시터(C2)의 제1 단자로 상위 출력 전압(VMSB)이 인가된다. 제2 커패시터(C2)의 커플링비(coupling ratio)를 1이라 가정한다면, 즉, 제2 커패시터(C2)의 일 단자에 생긴 전압 변화량이 제2 커패시터(C2)의 다른 일 단자(제2 단자)에 100% 전달된다고 가정하면, 연산증폭기(251)의 제2 입력단자(+)의 전압은 상위 출력 전압(VMSB)이 되고, 연산 증폭기(251)의 제1 입력단자(-)와 제2 입력단자(+) 간의 오프셋 전압(Voff)을 무시한다면 연산증폭기(251)의 제1 입력단자(-)의 전압 역시 상위 출력 전압(VMSB)이 된다.
따라서, 제1 커패시터(C1)의 커플링비(coupling ratio) 역시 1이라 가정한다면, 연산증폭기(251)의 출력 신호(DACO)는 제1 구간 동안 제1 커패시터(C1)에 저장된 값(VREF-VLSB)에 상위 출력 전압(VMSB)를 더한 값(VMSB+ VREF-VLSB)이 된다.
결국, 연산증폭기(251)의 출력 신호(DACO)는 상위 데이터(DMSB)에 기초한 상위 출력 전압(VMSB)에 하위 데이터에 기초한 하위 출력 전압(DLSB)를 반영한 신호가 된다.
도 3a 및 도 3b에서, 연산증폭기(251)의 제1 입력단자(-)와 제2 입력단자(+) 간의 오프셋 전압(Voff)을 고려한 경우를 기술하면 다음과 같다.
제1 구간 동안, 연산증폭기(251)의 제2 입력단자(+)의 전압은 하위 출력 전압(VLSB)인 반면, 연산 증폭기(251)의 제1 입력단자(-)의 전압은 하위 출력 전압(VLSB)에 오프셋 전압(Voff)을 더한 전압(VLSB+Voff)이 되고, 이에 따라 제1 커패시터(C1)에는 "VREF-VLSB-Voff"가 저장된다.
제1 구간에서 제2 구간으로 전환되면, 연산증폭기(251)의 제2 입력단자(+)의 전압은 상위 출력 전압(VMSB)이 되고, 연산증폭기(251)의 제1 입력단자(-)의 전압은 상위 출력 전압(VMSB)에 오프셋 전압(Voff)을 더한 전압(VMSB+Voff)이 된다.
따라서, 연산증폭기(251)의 출력 신호(DACO)는 연산 증폭기(251)의 오프셋 전압(Voff)이 상쇄(cancel)되어 (VMSB+ VREF-VLSB)이 된다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 연산 증폭기(251)의 오프셋 전압(Voff)이 상쇄됨으로써, 연산 증폭기(251)의 오프셋 전압(Voff)과 무관한 디지털-아날로그 변환된 출력 신호(DACO)를 얻을 수 있다.
디지털 데이터(DATA)가 n비트인 경우, 종래기술에 따르면 2n(n=10인 경우 1024)개나 되는 저항, 메탈 그리고 2n(n=10인 경우 1024) 대 1 디코더가 필요하다. 이에 반해, 본 발명의 실시예에 따르면, m=k=n/2로 가정하면, 저항의 수 및 메탈 라인의 수가 2*2(n/2)　로　줄어든다. 또한, 2(n/2)(n=10인 경우 256) 대 1 디코더가 두 개 구비되면 된다. 따라서, 종래기술에 비하여 소요 면적이 줄어든다.
도 4a 및 도 4b는 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 회로의 제1 구간 동안의 구성 및 제2 구간 동안의 구성을 각각 나타내는 도면이다.
도 4a 및 도 4b에 도시된 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 회로는 도 3a 및 도 3b와 비교하여 제2 커패시터(C2)가 구비되지 않는다.
도 4a 및 도 4b에 도시된 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 회로의 동작 역시, 도 3a 및 도 3b에 도시된 본 발명의 실시 예에 따른 디지 털-아날로그 변환 회로의 동작과 유사하다. 따라서, 도 4a 및 도 4b에 도시된 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 회로의 동작에 대한 상세한 설명은 생략한다.
다만, 도 3a 및 도 3b에 도시된 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로는 연산 증폭기(251)의 제1 입력단자(-)에 접속되는 커패시터 및 제2 입력 단자(+)에 접속되는 커패시터가 대칭적인 구조를 가짐으로써, 디지털-아날로그 변환된 출력 신호(DACO)는 제1 및 제2 커패시터(C2)의 커플링비가 거의 동일하다면, 제1 및 제2 커패시터(C2)의 커플링비의 영향을 받지 않을 수 있다. 반면, 도 4a 및 도 4b에 도시된 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로는 연산 증폭기(251)의 제1 입력단자(-)에 접속되는 커패시터 및 제2 입력 단자(+)에 접속되는 커패시터가 대칭적인 구조가 아님에 따라, 디지털-아날로그 변환된 출력 신호(DACO)는 제1 커패시터(C1)의 커플링비의 영향을 받을 수 있다.
도 5에서는, 설명의 편의상, 제1 그룹 스위칭 신호들(SW1, SW2, SW3 및 SW4)은 상호간 동기되어 활성화되고 비활성화되며, 제2 그룹 스위칭 신호들(SW5 및 SW6) 역시 상호간 동기되어 활성화되고 비활성화되는 것으로 도시되지만, 실제 구현시에는 스위칭 잡음 등을 고려하여 비동기되거나, 상호 시간차를 두고 활성화 혹은 비활성화될 수 있다.
도 6은 도 2에 도시된 디지털-아날로그 변환회로(200)를 포함하는 소스드라이버를 포함하는 디스플레이 장치(500)의 구성 블락도이다.
도 6을 참조하면, TFT-LCD, PDP, 또는 OLED와 같은 평판 디스플레이 장치(500)는 디스플레이 패널(510), 제어회로(520), 게이트 드라이버(530), 및 소스 드라이버(540)를 포함한다.
상기 디스플레이 패널(510)은 복수의 데이터 라인들(S1~Sm, m은 자연수), 복수의 게이트 라인들(G1~Gn, n은 자연수, n=m 또는 n≠m), 및 단위 화소(cell1)를 포함하는 다수의 화소들을 포함한다.
상기 다수의 화소들 각각은 상기 복수의 데이터 라인들(S1~Sm) 중에서 대응되는 데이터 라인과 상기 복수의 게이트 라인들(G1~Gn) 중에서 대응되는 게이트 라인 사이에 접속된다.
상기 제어회로(520)는 제1제어신호(CON1)와 제2제어신호(CON2)를 포함하는 다수의 제어신호들을 발생한다. 예컨대, 상기 제어회로(520)는 수평동기 신호와 수직 동기 신호에 기초하여 상기 제1제어신호(CON1), 상기 제2제어신호(CON2), 및 데이터(DATA)를 발생할 수 있다.
상기 게이트 드라이버(530)는 상기 제1제어신호(CON1)에 응답하여, 게이트 라인들(G1 내지 Gn)을 순차적으로 구동한다. 예컨대, 상기 제1제어신호(CON1)는 게이트 라인의 주사를 시작하도록 지시하는 지시신호일 수 있다.
상기 소스 드라이버(540)는 본 발명의 실시 예에 따른 복수의 디지털-아날로그 변환기들(200)을 포함한다. 상기 복수의 디지털-아날로그 변환기들(200) 각각은 상기 복수의 데이터 라인들(S1~Sm) 중에서 대응되는 데이터 라인에 접속된다. 예컨대, 디지털-아날로그 변환기(200)의 출력신호(DACO)는 데이터 라인(S1)으로 공급될 수도 있다. 상기 디지털-아날로그 변환기(200)를 포함하며 하나의 데이터 라인을 구동하기 위한 드라이버를 채널 드라이버라고 하며, 상기 하나의 데이터 라인을 채널이라고도 한다.
상기 소스 드라이버(540)는 상기 제어회로(520)로부터 출력된 제2제어신호(CON2) 및 디지털 영상 데이터(DATA)에 응답하여 상기 데이터 라인들(S1 내지 Sm)을 구동한다.
본 발명의 실시예에 따른 디지털-아날로그 변환방법은 제1 구간 동안 연산 증폭기(251)의 제1 입력단자(예컨대, (-)입력단자)에 접속된 제1커패시터(C1)에 제1 전압(예컨대, 기준전압(VREF))과 제2 전압간의 차를 저장하는 단계와 제2 구간 동안 제1커패시터(C1)에 저장된 전압에 제3 전압을 더하거나 감하여 출력 신호(DACO)로서 출력하는 단계를 구비한다.
제1 전압은 미리 결정된 기준전압(VREF)이고, 제2 전압은 디지털 신호(DATA)를 구성하는 제1 디지털 신호(예컨대, 상위 데이터(DMSB) 또는 하위 데이터(DLSB))에 기초하여 선택된 전압이며, 제3 전압은 제2 디지털 신호(제1 디지털 신호가 상위 데이터(DMSB)인 경우에는 하위 데이터(DLSB)이고, 제1 디지털 신호가 하위 데이터(DLSB)인 경우에는 상위 데이터(DMSB)임)에 기초하여 선택된 전압이다.
또한, 본 발명의 실시 예에 따른 소스 드라이버 모듈(미도시)은 도 6에 도시된 소스 드라이버(540)와 동일한 구조를 갖는 다수의 소스 드라이버들을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, DAC회로를 구현하는데 필요한 저항수, 메탈 라인수 및 디코더의 크기가 줄어든다. 따라서, DAC 회로의 소요면적이 감소하는 효과가 있다.
또한, 상술한 바와 같이, 본 발명에 따르면, DAC회로를 구성하는 연산 증폭기의 오프셋 전압이 캔슬되어 연산 증폭기의 오프셋 전압과 무관한 정확한 디지털-아날로그 변환 신호를 얻을 수 있다.
또한, 상술한 바와 같이, 본 발명에 따르면, DAC회로를 구성하는 커패시터의 커플링비에 무관한 정확한 디지털-아날로그 변환 신호를 얻을 수 있다.

Claims (17)

  1. 제1커패시터;
    상기 제1 커패시터와 접속되는 제1입력단자, 제2입력단자, 및 출력단자를 포함하는 연산 증폭기; 및
    각각이 복수의 스위칭 신호들 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 복수의 스위치들을 포함하는 스위칭 회로를 포함하며,
    상기 스위칭 회로는,
    제1 구간 동안 상기 제1커패시터의 제1단자로 제1전압을 전송하고 상기 연산 증폭기의 상기 제2 입력 단자로 제2 전압을 전송하고 상기 연산 증폭기의 상기 제1 입력 단자를 상기 연산증폭기의 상기 출력단자와 접속시키며,
    제2 구간동안 상기 연산 증폭기의 상기 제2 입력 단자로 제3 전압을 전송하고 상기 연산 증폭기의 상기 제1 입력 단자를 상기 연산증폭기의 상기 출력단자와 분리시키며 상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 상기 출력 단자와 접속시키며,
    상기 연산 증폭기의 상기 제1 입력단자는 상기 커패시터의 제2 단자에 연결되고,
    상기 연산 증폭기의 상기 출력 단자는 상기 제1 입력단자 또는 상기 제1 커패시터의 상기 제1단자에 선택적으로 연결되는 집적회로.
  2. 제 1 항에 있어서, 상기 집적 회로는
    상기 연산증폭기의 상기 제2입력단자에 접속되는 제2 커패시터를 더 구비하고,
    상기 스위칭 회로는 상기 제2 구간 동안 상기 제2 커패시터의 제1 단자로 상 기 제3 전압을 전송함으로써, 상기 제3 전압이 상기 제2 커패시터를 통하여 상기 연산 증폭기의 상기 제2 입력단자로 전송되도록 하는 집적회로.
  3. 제 2 항에 있어서, 상기 집적회로는,
    제1기준전압을 수신하기 위한 제1노드와 제2기준전압을 수신하기 위한 제2노드 사이에 접속된 저항 열을 구비하여 복수의 제1 분배 전압들을 발생하는 제1 전압 분배기;
    제3기준전압을 수신하기 위한 제3노드와 제4기준전압을 수신하기 위한 제4노드 사이에 접속된 저항 열을 구비하여 복수의 제2 분배 전압들을 발생하는 제2 전압 분배기;
    입력되는 디지털 신호를 구성하는 제1 디지털 신호에 응답하여 상기 복수의 제1 분배 전압들 중에서 어느 하나를 상기 제2전압 또는 상기 제3전압으로서 출력하기 위한 제1 디코더; 및
    상기 디지털 신호를 구성하는 제2 디지털 신호에 응답하여 상기 복수의 제2 분배 전압들 중에서 어느 하나를 선택하여 상기 제3 전압 또는 상기 제2 전압으로서 출력하기 위한 제2 디코더를 더 포함하며,
    상기 디지털 신호는 상기 제1 디지털 신호 및 상기 제2 디지털 신호로 구성되는 집적회로.
  4. 제 3 항에 있어서,
    상기 제1전압은 미리 결정된 기준 전압이고,
    상기 제1 디지털 신호는 상기 디지털 신호의 상위 비트(들)로 구성되는 신호이며,
    상기 제2 디지털 신호는 상기 디지털 신호의 하위 비트(들)로 구성되는 신호인 집적회로.
  5. 제3항에 있어서, 상기 제1 전압은 디스플레이 장치의 단위 화소로 공통으로 제공되는 공통전압이고,
    상기 제1 기준 전압은 공급 전압이거나 상기 공통전압이며,
    상기 제2 기준전압은 상기 공통전압이거나 접지 전압인 것을 특징으로 하는 집적회로.
  6. 제 2 항에 있어서, 상기 스위칭 회로는
    상기 연산 증폭기의 상기 제1입력단자와 상기 출력단자 사이에 접속되는 제1스위치;
    상기 제2 커패시터에 병렬로 접속되는 제2 스위치;
    상기 제1전압을 상기 제1 커패시터의 제1단자로 전송하기 위한 제3스위치;
    상기 제2전압을 상기 제2 커패시터의 제1단자로 전송하기 위한 제4스위치;
    상기 제3전압을 상기 제2 커패시터의 제1단자로 전송하기 위한 제5스위치; 및
    상기 제1 커패시터의 제1 단자와 상기 연산 증폭기의 출력단자 사이에 접속되는 제6스위치를 포함하는 집적회로.
  7. 제6항에 있어서,
    상기 제1 구간 동안 상기 제1 내지 제4 스위치는 닫히고(close), 상기 제5 및 제6 스위치는 열리며(open),
    상기 제2 구간 동안 상기 제1 내지 제4 스위치는 열리고(open), 상기 제5 및 제6 스위치는 닫히는(close) 것을 특징으로 하는 집적회로.
  8. 제1항에 있어서, 상기 집적회로는 상기 복수의 스위칭 신호들을 출력하기 위한 컨트롤러를 더 포함하는 집적회로.
  9. 제1항에 있어서, 상기 집적회로는 디지털-아날로그 변환기인 집적회로.
  10. 제1항 내지 제9항 중에서 어느 하나의 항에 기재된 상기 집적회로를 포함하는 디스플레이 장치를 위한 소스 드라이버.
  11. 복수의 데이터 라인들과 복수의 게이트 라인들을 포함하며, 각각이 상기 복수의 데이터 라인들 중에서 대응되는 데이터 라인과 상기 복수의 게이트 라인들 중에서 대응되는 게이트 라인 사이에 접속된 복수의 화소들; 및
    제1항에 기재된 집적 회로를 포함하는 소스드라이버를 포함하며,
    상기 집적회로의 상기 연산 증폭기의 상기 출력단자의 전압은 상기 복수의 데이터 라인들 중에서 대응되는 데이터 라인으로 공급되는 디스플레이 장치.
  12. 제11항에 있어서, 상기 집적회로는
    상기 연산증폭기의 상기 제2입력단자에 접속되는 제2 커패시터를 더 구비하고,
    상기 스위칭 회로는 상기 제2 구간 동안 상기 제2 커패시터의 제1 단자로 상기 제3 전압을 전송함으로써, 상기 제3 전압이 상기 제2 커패시터를 통하여 상기 연산 증폭기의 상기 제2 입력단자로 전송되도록 하는 디스플레이 장치.
  13. 제 12 항에 있어서, 상기 집적회로는,
    제1기준전압을 수신하기 위한 제1노드와 제2기준전압을 수신하기 위한 제2노드 사이에 접속된 저항 열을 구비하여 복수의 제1 분배 전압들을 발생하는 제1 전압 분배기;
    제3기준전압을 수신하기 위한 제3노드와 제4기준전압을 수신하기 위한 제4노드 사이에 접속된 저항 열을 구비하여 복수의 제2 분배 전압들을 발생하는 제2 전압 분배기;
    입력되는 디지털 신호를 구성하는 제1 디지털 신호에 응답하여 상기 복수의 제1 분배 전압들 중에서 어느 하나를 상기 제2전압 또는 상기 제3전압으로서 출력 하기 위한 제1 디코더; 및
    상기 디지털 신호를 구성하는 제2 디지털 신호에 응답하여 상기 복수의 제2 분배 전압들 중에서 어느 하나를 선택하여 상기 제3 전압 또는 상기 제2 전압으로서 출력하기 위한 제2 디코더를 더 포함하며,
    상기 디지털 신호는 상기 제1 디지털 신호 및 상기 제2 디지털 신호로 구성되는 디스플레이 장치.
  14. 제1 구간 동안 연산 증폭기의 제1 입력단자에 접속된 제1커패시터에 제1 전압과 제2 전압간의 차를 저장하는 단계; 및
    제2 구간 동안 상기 제1커패시터에 저장된 전압에 제3 전압을 더하거나 감하여 출력 신호로서 출력하는 단계를 구비하며,
    상기 제1 전압은 미리 결정된 기준전압이고,
    상기 제2 및 제3 전압은 각각 디지털 신호를 구성하는 제1 디지털 신호 및 제2 디지털 신호에 기초하여 선택된 전압이며,
    상기 제1커패시터에 제1 전압과 제2 전압간의 차를 저장하는 단계는
    상기 제1 구간 동안 상기 제1커패시터의 제1단자로 상기 제1전압을 전송하고 상기 연산 증폭기의 제2 입력 단자로 상기 제2 전압을 전송하고, 상기 연산 증폭기의 상기 제1 입력 단자를 상기 연산증폭기의 출력단자와 접속시키는 단계를 포함하며,
    상기 제1커패시터에 저장된 전압에 제3 전압을 더하거나 감하여 출력 신호로서 출력하는 단계는
    상기 제2 구간동안 상기 연산 증폭기의 상기 제2 입력 단자로 상기 제3 전압을 전송하고 상기 연산 증폭기의 상기 제1 입력 단자를 상기 연산증폭기의 상기 출력단자와 분리시키며 상기 제1 커패시터의 상기 제1 단자를 상기 연산 증폭기의 상기 출력 단자와 접속시키는 단계를 구비하며,
    상기 연산 증폭기의 상기 제1 입력단자는 상기 제1 커패시터의 제2단자에 연결되고,
    상기 연산 증폭기의 상기 출력 단자는 상기 제1 입력단자 또는 상기 제1 커패시터의 상기 제1단자에 선택적으로 연결되는 디지털-아날로그 변환방법.
  15. 제 14 항에 있어서,
    상기 제1 디지털 신호는 상기 디지털 신호의 상위 비트(들)로 구성되는 신호이며,
    상기 제2 디지털 신호는 상기 디지털 신호의 하위 비트(들)로 구성되는 신호 인 것을 특징으로 하는 디지털-아날로그 변환 방법.
  16. 제15항에 있어서, 상기 디지털-아날로그 변환방법은,
    제1기준전압과 제2기준전압을 수신하는 저항 열(string)을 이용하여 복수의 제1 분배 전압들을 발생하는 단계;
    제3기준전압과 제4기준전압을 수신하는 저항 열(string)을 이용하여 복수의 제2 분배 전압들을 발생하는 단계; 및
    상기 제1 디지털 신호에 응답하여 상기 복수의 제1 분배 전압들 중에서 어느 하나를 선택하여 상기 제2 전압 또는 상기 제3 전압으로서 출력하는 단계; 및
    상기 제2 디지털 신호에 응답하여 상기 복수의 제2 분배 전압들 중에서 어느 하나를 선택하여 상기 제3 전압 또는 상기 제2 전압으로서 출력하는 단계를 더 구비하는 디지털-아날로그 변환방법.
  17. 삭제
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