KR20050013164A - 디지털-아날로그 변환기 시스템에 적용가능한 필터링 - Google Patents

디지털-아날로그 변환기 시스템에 적용가능한 필터링

Info

Publication number
KR20050013164A
KR20050013164A KR10-2004-7021356A KR20047021356A KR20050013164A KR 20050013164 A KR20050013164 A KR 20050013164A KR 20047021356 A KR20047021356 A KR 20047021356A KR 20050013164 A KR20050013164 A KR 20050013164A
Authority
KR
South Korea
Prior art keywords
dct
dac
coupling
analog
coupling filter
Prior art date
Application number
KR10-2004-7021356A
Other languages
English (en)
Other versions
KR100984654B1 (ko
Inventor
키르에드워드
왕션
바자르자니세폴라
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20050013164A publication Critical patent/KR20050013164A/ko
Application granted granted Critical
Publication of KR100984654B1 publication Critical patent/KR100984654B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/344—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by filtering other than the noise-shaping inherent to delta-sigma modulators, e.g. anti-aliasing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
    • H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Abstract

본 발명은 직접 전하 전달 (DCT) 기술로 확장되는 디지털-아날로그 변환기의 출력 신호를 필터링하기 위한 스위칭-캐패시터 필터에 관한 것이다. 또한, DCT 로 확장되는 디지털-아날로그 변환기 및 상관형 더블 샘플링 (CDS) 기술에 관한 것이다. 또한, 포스트필터 드루프 보상으로 확장되는 디지털-아날로그 변환기에 관한 것이다. 일 실시형태에서, 전자 시스템은 DAC 출력 (Vin) 을 갖는 디지털-아날로그 변환기 (DAC); 및 그 DAC 출력에 커플링되는 포스트필터 입력을 갖는 아날로그 포스트필터를 구비하되, 상기 아날로그 포스트필터는 제 1 직접 전하 전달 커플링 필터를 포함하고, 상기 포스트필터는 CDS 기술을 사용한다.

Description

디지털-아날로그 변환기 시스템에 적용가능한 필터링{FILTERING APPLICABLE TO DIGITAL TO ANALOG CONVERTER SYSTEMS}
배경
관련 출원
본 출원은 2002년 6월 27일자로 출원된 미국특허 가출원 제 60/392,363 호를 우선권 주장한다.
기술분야
본 출원은 일반적으로 디지털-아날로그 변환기에 관한 것이다.
관련 기술의 설명
디지털-아날로그 변환기 (이하, "DAC" 라고도 함) 는 이산-시간 디지털 샘플로부터 아날로그-시간 신호의 신뢰성있는 재생성물을 산출하려는 것이다. 이론적으로, DAC 는, 입력 디지털 코드에 의해 제어되는 가중 아날로그 컴포넌트의 어레이로 구현될 수 있다. 그 후, 가중 아날로그 컴포넌트의 출력은 가산 및 필터링되어 연속-시간 신호가 재생된다.
일 타입의 DAC 는 당업계에 "오버샘플링" DAC 로서 공지되어 있다. 오버샘플링 DAC 장치의 일 예가 도 1 에 도시되어 있다.
도 1 은 관련 기술의 오버샘플링 DAC 장치 (100) 를 도시한 것이다. 8x 업샘플링 유닛 (106) 및 디지털 인터폴레이션 필터링 유닛 (108) 으로 이루어진 업샘플링 및 디지털 인터폴레이션 필터링 유닛 (104) 은 디지털 입력 신호를 수신한다. 통상적으로, 동작 시, 8x 업샘플링 유닛 (106) 은, 디지털 입력 신호가 변경될 것으로 기대하는 레이트 보다 훨씬 더 빠르게 샘플링하며 불필요한 스펙트럼 이미지를 생성하는 경향이 있다. 따라서, 디지털 인터폴레이션 필터링 유닛 (108) 은 8x 업샘플링 유닛 (106) 의 출력을 수신하고 8x 업샘플링 유닛 (106) 의 동작에 의해 생성되는 그 불필요한 스펙트럼 이미지를 제거한다.
32x 업샘플링 유닛 (112) 및 디지털 제로오더 (zero order) 홀드 필터링 유닛 (114) 으로 이루어진 업샘플링 및 디지털 제로오더 홀드 유닛 (110) 은 디지털 인터폴레이션 필터링 유닛 (108) 의 출력을 수신한다. 특히, 32x 업샘플링 유닛 (112) 이 디지털 인터폴레이션 필터링 유닛 (108) 의 출력을 수신한다. 디지털 제로오더 홀드 필터링 유닛 (114) 은 32x 업샘플링 유닛 (112) 의 출력을 수신하고, 통상적으로, 업샘플링의 양과 동일한 횟수에 대하여 입력 샘플을 반복한다 (예를 들어, 32 회 반복).
디지털 제로오더 홀드 필터링 유닛 (114) 의 출력은 디지털 잡음 셰이핑 루프 (119) 에 제공된다. 디지털 잡음 셰이핑 루프 (119) 는, 실제 디지털-아날로그 변환 (예를 들어, DAC (118) 에 도시된 것과 같음) 을 수행하는데 요구되는 엘리먼트의 갯수를 통상 감소시키는 임베디드 양자화 유닛 (117) 을 포함한다. 통상적으로, 디지털 잡음 셰이핑 루프 (119) 는 관심있는 신호 밴드로부터 양자화 동작에 의해 도입되는 다량의 디지털 양자화 잡음을 푸시 (push) 하고 높은 통과 잡음 전달 함수를 제공하도록 기능한다. 통상적으로, 디지털 잡음 셰이핑 루프(119) 는 디지털 잡음 셰이핑 루프 (119) 의 출력에서 이득 1 을 관측하기 때문에, 일반적으로, 관심있는 신호는 디지털 잡음 셰이핑 필터 (119) 의 동작에 의해 열화되지 않는다.
디지털 잡음 셰이핑 필터 (119) 의 출력은 DAC (118) 의 실제 DAC 엘리먼트의 스위칭을 제어한다. 어떤 경우, 설계자는, 디지털 잡음 셰이핑 필터 (119) 의 출력에 의해 제어되는 엘리먼트 선형화 회로를 추가하고, 차례로, DAC (118) 의 실제 DAC 엘리먼트의 스위칭을 나타내도록 선택할 수도 있어서, 이에 따라 생성된 DAC 어레이의 출력이 DAC 엘리먼트들 간의 부정합에 의해 영향을 받지 않는다. 통상적으로, DAC (118) 의 실제 DAC 엘리먼트들은, 복원된 아날로그 신호를 생성하기 위하여, 합산 노드에 전하 또는 전류를 전달한다.
DAC (118) 의 출력은 아날로그 포스트필터 (120) 에 의해 수신된다. 일반적으로, 아날로그 포스트필터 (120) 는, 디지털 잡음 셰이퍼 (116) 에 의해 수행되는 셰이핑 양자화로부터 기인하는 아웃-오브-밴드 잡음을 감소시키도록 구성된다. 당업자는, 완전한 모놀리식 집적회로 애플리케이션에 대하여, 아웃-오브-밴드 잡음을 경감시키기 위하여, 아날로그 포스트필터 (120) 가 적어도 디지털 잡음 셰이핑 필터 (119) 의 차수와 동일한 것이 바람직함을 알 수 있다. 아날로그 포스트필터 (120) 가 적어도 디지털 잡음 셰이핑 필터 (119) 와 동일한 차수인 것은 모놀리식 칩 상의 다른 회로 블록에 대한 아웃-오브-밴드 잡음의 간섭을 방지하게 하고, 또한, 다른 아웃-오브-밴드 신호들과의 바람직하지 않은 믹싱을 방지한다.
현대의 집적회로 (예를 들어, CMOS) 프로세스에서, 실제 DAC 엘리먼트 스위칭의 업샘플링, 잡음 셰이핑, 및 아날로그 포스트필터링에서 사용되는 디지털 회로는, 소정의 잡음 명세에 대하여 전력 및 면적 소비가 매우 작은 포인트까지 스케일-다운될 수 있다. 그러나, 그러한 스케일-다운된 시스템의 아날로그 성능은 종종 고유의 컴포넌트 잡음에 의해 제한되며, 일반적으로, 이 잡음은 집적회로 (예를 들어, CMOS) 프로세스 분해도가 증가함에 따라 감소되지 않았다. 이러한 딜레마에 응답하여, 관련 회로 기술은 잡음 및 전력 소비를 감소시키도록 개발되었다. 그러나, 이들 관련 기술에도 불구하고, 잡음 및 전력 소비를 감소시키는 D/A 기술에, 특히, 스케일-다운된 모놀리식 집적회로 애플리케이션에 어느 정도의 상수가 존재하는 것이 요구된다.
상술한 바에 더하여, 상이한 입력 (디지털) 및 출력 (아날로그) 공통 모드 기준을 갖는 D/A 변환기와 관련된 추가적인 문제가 존재한다. 이 문제는, 디지털 컴포넌트와 아날로그 컴포넌트 모두에 대한 네거티브 (negative) 기준이 0V 로서 동일하다고 시스템 설계자들이 통상적으로 가정한다는 사실로부터 발생한다. 시스템 설계자들은, 0V 가 관습상의 기준이고 소정의 포지티브 (positive) 기준에 대한 최대 신호 스윙 (swing) 을 제공하기 때문에 그렇게 가정한다. 통상적으로, 아날로그 출력 스윙은 가능하면 넓어야 하기 때문에, 아날로그 기준 전압은 레일 (rail) 로부터 레일까지, 즉, 0V 로부터 최대 공급 전압까지여야 한다. 그러나, 시스템 설계자들은, 네거티브 디지털 기준이 반드시 0V 이어야 되는 것은 아님을 알았다. 네거티브 디지털 기준은, 디지털 공통 모드가 아날로그 공통 모드와 동일하도록 더 높게 설정될 수도 있다. 이 경우, 시스템 설계자들은 디지털과 아날로그에 대한 공통 모드 기준이 스플릿 (split) 될 필요가 없음을 알았으며, 실제로, DCT (후술됨) 의 경우, 공통 모드 기준은 실제 디지털/아날로그 공통 모드와는 무관한 값으로 설정될 수도 있다.
그러나, DCT 포스트필터가 D/A 변환기와 일체형이 되는 것과 같은 D/A 변환기 설계에서의 이러한 방법의 단점은, 포지티브 전압과 네거티브 전압 사이의 차이가 감소함으로써 아날로그 포스트필터에 입력되는 신호의 크기도 감소한다는 것이다. 아날로그 포스트필터의 잡음이 이전과 같기 때문에, 신호대 잡음비가 차례로 감소한다. 그 신호대 잡음비를 복원하기 위하여, 아날로그 포스트필터의 전력 및 면적을 증가시켜 잡음을 증가시켜야 한다. 따라서, 아날로그 포스트필터로 입력되는 신호의 크기가 감소될 필요는 없기 때문에, 스플릿-공통 모드 기준 방식이 바람직하다. 그러나, 스플릿 공통 모드 기준 방식은 상술한 바와 같은 문제를 야기한다. 따라서, 스플릿 공통 모드 기준을 이용하는 방식이 요구되며, 그 방식과 관련된 어떠한 문제를 감소시키는 것이 요구된다.
요약
일 실시형태에서, 전자 시스템은 DAC 출력을 갖는 디지털-아날로그 변환기 (DAC); 및 DAC 출력에 커플링되는 포스트필터 (postfilter) 입력을 갖는 아날로그 포스트필터를 구비하지만 이에 제한되지 않으며, 상기 아날로그 포스트필터는 제 1 DCT 커플링 필터 입력 및 제 1 DCT 커플링 필터 출력을 갖는 제 1 직접 전하 전달 (direct charge transfer; DCT) 커플링 필터, 및 제 1 DCT 커플링 필터 출력과 접속되어 동작하는 제 2 DCT 커플링 필터 입력을 갖는 제 2 DCT 커플링 필터를 포함한다.
일 실시형태에서, 전자 시스템과 함께 이용하기 위한 방법은, 제 1 직접 전하 전달 (DCT) 커플링 필터 및 제 2 DCT 커플링 필터를 갖는 아날로그 포스트필터와 디지털-아날로그 변환기 (DAC) 출력을 커플링시키는 단계를 포함하지만, 이에 제한되지 않는다.
일 실시형태에서, 전자 시스템과 함께 이용하기 위한 방법은, 제 1 직접 전하 전달 (DCT) 커플링 필터 및 제 2 DCT 커플링 필터를 갖는 아날로그 포스트필터로 디지털-아날로그 변환기 (DAC) 출력 신호를 필터링하는 단계를 포함하지만, 이에 제한되지 않는다.
일 실시형태에서, 전자 시스템은, DAC 출력을 갖는 디지털-아날로그 변환기 (DAC); 및 DAC 출력에 커플링되는 포스트필터 (postfilter) 입력을 갖는 아날로그 포스트필터를 구비하지만 이에 제한되지 않으며, 상기 아날로그 포스트필터는 적어도 (1) DAC 출력과 제 1 DCT 커플링 필터 입력 사이에 커플링되는 듀얼 공통 모드 스위칭 네트워크, 및 (2) 제 1 DCT 커플링 필터 출력에 커플링되는 제 2 DCT 커플링 필터 입력을 갖는 제 2 DCT 커플링 필터를 포함한다.
일 실시형태에서, 전자 시스템과 함께 이용하기 위한 방법은, DAC 출력을 제 1 직접 전하 전달 (DCT) 커플링 필터 입력과 커플링시키는 단계로서, 상기 DAC 출력을 제 1 직접 전하 전달 (DCT) 커플링 필터 입력과 커플링시키는 단계는 (a) 제 1 스위치에 의해 DAC 샘플링 캐패시터를 DAC 공통 모드 기준에 커플링시키는 단계,(b) 제 2 스위치에 의해 제 1 DCT 필터 입력을 아날로그 공통 모드 기준에 커플링시키는 단계, 및 (c) DAC 공통 모드 기준으로부터 DAC 샘플링 캐패시터를 디커플링시키는 단계와 아날로그 공통 모드 기준으로부터 제 1 DAC 커플링 필터 입력을 디커플링시키는 단계 중 적어도 한 단계 직후에 DAC 샘플링 캐패시터가 제 1 DCT 필터 입력에 커플링 가능하도록 제어가능한 상기 제 1 스위치 및 제 2 스위치 [도 5] 를 포함하는, 상기 커플링 단계; 및 제 1 DCT 커플링 필터 출력을 제 2 DCT 커플링 필터 입력과 커플링시키는 단계를 포함하지만 이에 제한되지 않는다.
일 실시형태에서, 전자 시스템과 함께 이용하기 위한 방법은, 디지털-아날로그 변환기 (DAC) 를 디지털 공통 모드 기준 전압에 커플링시키고, 제 1 시간에서 아날로그 부분을 아날로그 공통 모드 기준 전압에 커플링시키고, 제 2 시간에서 DAC 의 적어도 일부를 아날로그 부분과 커플링시킴으로써, 디지털 공통 모드 기준 전압과 아날로그 공통 모드 기준 전압 사이의 차이를 보상하는 단계; DAC 출력 신호를 제 1 직접 전하 전달 (DCT) 커플링 필터로 필터링하는 단계; 및 DCT 커플링 필터의 출력을 제 2 직접 전하 전달 (DCT) 커플링 필터로 필터링하는 단계를 포함하지만 이에 제한되지 않는다.
상술한 것은 요약이고, 따라서, 필요에 의해, 세부사항의 간략화, 일반화 및 생략을 포함하기 때문에, 당업자는 그 요약이 단지 예시적인 것이지 어떠한 방식으로든 제한하려는 것이 아님을 알 수 있다. 오직 특허청구 범위에 의해 정해지는 바와 같이, 여기에서 설명되는 창의적인 특성, 및 장치 및/또는 프로세스의 이점은 여기에 제시되는 비-제한적인 상세한 설명에서 명백히 알 수 있다.
도면의 간단한 설명
도 1 은 관련 기술의 오버샘플링 DAC 장치를 도시한 것이다.
도 2a 는 DCT 커플링 필터의 스위칭 및 로직을 도시한 것이다.
도 2b 는 DCT 커플링 필터의 회로에 대한 일 구현을 도시한 것이다.
도 3a 는 CDS 기술을 이용하는 반전 스위칭-캐패시터 회로의 스위칭 및 로직을 도시한 것이다.
도 3b 는 CDS 기술이 달성되는 반전 스위칭-캐패시터 회로의 일 구현을 도시한 것이다.
도 4a, 4b, 및 4c 는 CDS 스위칭 매트릭스로 확장되는 DCT 커플링 필터의 회로 (CDS 동작을 수행하는 회로) 를 도시한 것이다.
도 4b 는, 도 2b 의 DCT 커플링 필터와 유사한 DCT 커플링 필터를 제공하는 스위치 및 컴포넌트를 나타내는 도 4a 의 회로를 도시한 것이다.
도 4c 는, CDS 기술에 의해 DCT 커플링 필터의 동작을 확장하는 스위치 및 컴포넌트를 나타내는 도 4a 의 회로를 도시한 것이다.
도 5 는 CDS 및 듀얼 공통 모드 스위칭 매트릭스에 의해 확장되는 DCT 커플링 필터의 캐스케이드로 이루어진 아날로그 포스트필터를 갖는 DAC 시스템을 도시한 것이다.
도 6a 내지 6d 는, 각각, 패스밴드 드루프가 존재하는 아날로그 포스트필터의 크기 응답 (도 6a), 패스밴드 드루프를 보정하는 포스트필터 드루프 보상 필터 로직의 일 구현의 크기 응답 (도 6b) 및 위상 응답 (도 6c), 및 패스밴드 드루프가더 이상 존재하지 않도록 포스트필터 드루프 보상 필터 로직의 일 구현이 기능하는 아날로그 포스트필터의 크기 응답 (도 6d) 의 도면을 도시한 것이다.
도 7 은, 도 1 에서 도시 및 설명된 DAC 구조와 유사하지만 여기에서 도시 및 설명되는 내용을 포함하도록 도 1 로부터 변형된 DAC 구조를 도시한 것이다.
도 8a 는 이득 향상을 갖는 DCT 커플링 필터의 회로에 대한 일 구현을 나타낸 것이다.
도 8b 는 이득 향상을 갖는 DCT 커플링 필터의 일 구현을 나타낸 것으로, 그 구현은 스위치 공유를 이용한다.
도 8c 는 이득 향상 및 CDS 스위칭 매트릭스를 갖는 DCT 커플링 필터의 회로에 대한 일 구현을 나타낸 것으로, 그 구현은 스위치 공유를 이용한다.
도 8d 는 이득 향상, CDS 스위칭 매트릭스, 및 듀얼 공통 모드 기준을 갖는 DCT 커플링 필터의 회로에 대한 일 구현을 나타낸 것으로, 그 구현은 스위치 공유를 이용한다.
통상적으로, 서로 다른 도면에서의 동일한 부호의 사용은 유사한 대상 또는 동일한 대상을 나타낸다.
상세한 설명
I. 도입
일 실시형태에서는, 직접 전하 전달 (DCT) 커플링 필터를 이용하는 장치 및 프로세스의 사용에 의해, 개선된 D/A 변환이 제공된다. 다른 실시형태에서는, DCT 커플링 필터링 장치 및 프로세스를 상관형 더블 샘플링 (Correlated DoubleSampling; CDS) 회로 및 프로세스로 확장함으로써, D/A 변환을 더 개선시킨다. 또 다른 실시형태에서는, DCT 필터링 장치 및 프로세스를 포스트필터 드루프 (postfilter droop) 보상 회로 및 프로세스로 확장함으로써, D/A 변환을 더 개선시킨다.
II. DCT 커플링 필터 블록을 갖는 D/A 장치 및 프로세스
A. DCT 커플링 필터 블록
스위칭-캐패시터 D/A 토폴로지의 일 단점은 kT/C 잡음, 캐패시터 면적, 및 전력 낭비 사이의 바람직하지 않는 트레이드오프이다. 이러한 트레이드오프로부터 전력 낭비 인자를 디커플링시키는 일 회로 프로세스는 여기에서 직접 전하 전달 (DCT) 커플링 필터링이라고 한다.
도 2a 및 2b 는 직접 전하 전달 (DCT) 커플링 필터 (200) 의 2 개의 상이한 개략도를 나타낸 것이다. 후술되는 바와 같이, 도 2a 및 2b 에 도시되어 있는 회로는 이산 시간에서의 제 1 차 필터링 동작을 나타내는 전달 함수를 갖도록 도시될 수 있으며, 이에 따라, 도 2a 및 2b 에 도시되어 있는 회로는 여기에서 "DCT 커플링 필터" 라고 한다. 도 2a 는 DCT 커플링 필터 (200) 의 스위칭 및 로직을 나타낸 것이다. 도 2b 는 DCT 커플링 필터 (200) 의 회로에 대한 일 구현을 나타낸 것이다.
도 2a 는 DCT 커플링 필터 (200) 의 스위칭 및 로직을 도시한 것이다. 동작의 제 1 페이즈 Φ1 동안, 스위치 (230) 가 닫히기 때문에 필터 입력 단자 Vin(z) 는 샘플링 캐패시터 Cdac (240; 예를 들어, 아래에서 도시 및 설명되는 디지털-아날로그 변환기 (DAC)) 의 제 1 단자에 접속된다. 또한, 동작의 제 1 페이즈 Φ1 동안, 스위치 (232) 는 닫히고 스위치 (236) 은 열리게 되어, 샘플링 캐패시터 Cdac (240) 의 제 2 단자는 접지에 접속된다. 샘플링 캐패시터 Cdac (240) 가 전하를 획득하는 동작의 제 1 페이즈 Φ1 동안, 스위치 (236 및 238) 모두는 열리게 되어 연산증폭기 (opamp; 202) 및 피드백 캐패시터 Cfb (242) 모두는 샘플링 캐패시터 Cdac (240) 로부터 디커플링된다. 따라서, 동작의 제 1 페이즈 Φ1 동안, 샘플링 캐패시터 Cdac (240) 는 opamp (202) 로의 부하로서 나타나지 않는다. 또한, 동작의 제 1 페이즈 Φ1 동안, 스위치 (234) 는 열려 있다.
동작의 제 2 페이즈 Φ2 동안, 스위치 (230) 는 열리게 되어, 샘플링 캐패시터 Cdac (240) 의 제 1 단자는 필터 입력 단자 Vin(z) 로부터 디커플링되고, 대신, 연산 증폭기 (202) 출력과 커플링된다. 또한, 동작의 제 2 페이즈 Φ2 동안, 스위치 (232) 는 열리고 스위치 (236) 은 닫히게 되어, 샘플링 캐패시터 Cdac (240) 의 제 2 단자는 접지로부터 디커플링되고, 대신, 피드백 캐패시터 Cfb (242) 와 커플링된다. 또한, 동작의 제 2 페이즈 Φ2 동안, 스위치 (234) 는 닫혀 있다.
도 2a 에 도시되어 있는 DCT 로직 및 스위칭은, 제 1 차 필터 전달 함수를 실현하면서 opamp (202) 가 전체 캐패시터를 피드백 네트워크를 통한 부하로서 간주하는 구성에서 샘플링 캐패시턴스의 접속을 방지하는 것이다. 좀더 자세하게는, DCT 커플링 필터 (200) 가 분석될 경우, 그 분석은, DCT 커플링 필터 (200) 가
의 전달함수를 갖는 것을 나타내며, 당업자는 이것이 이산 시간에서의 제 1 차 필터링 동작을 나타냄을 알 수 있다. 따라서, 도 2a 및 2b 에 도시되어 있는 회로는 여기에서 필터 입력 단자 Vin(z) 및 필터 출력 단자 Vout(z) 를 갖는 "DCT 커플링 필터 (200)" 이라고 한다.
opamp (즉, opamp (202)) 가 적분 캐패시터 (예를 들어, 피드백 캐패시터 Cfb) 에게 충전 전류를 공급하는 종래의 RC-등가 스위칭-캐패시터 네트워크와는 달리, 도 2a 및 2b 의 DCT 커플링 필터 (200) 에서, 동작의 제 2 페이즈 Φ2 동안, 샘플링 캐패시터 Cdac (240) 은 적분 캐패시터 Cfb 와 병렬로 접속되어 입력 전하를 수동적으로 공유한다. 따라서, DCT 커플링 필터 (200) 의 opamp (202) 는, 금속-절연체-금속 캐패시터를 제공하는 다수의 현대 웨이퍼에서 무시할 수 있는 피드백 캐패시터의 저부판 (bottom-plate) 캐패시턴스만을 구동하도록 작동된다. 당업자는 이러한 기술이 상당한 양의 전력을 절약할 수 있음을 알 수 있다.
도 2b 는 DCT 커플링 필터 (200) 의 회로에 대한 일 구현을 도시한 것이다. 도 2b 에서는, 도 2a 에 도시되어 있는 스위치 (230, 232, 234, 236, 및 238) 가 트랜지스터로서 구현되어 있다. 도 2b 의 스위치들은 도 2a 의 동일한 부호의 복제물로서 동일하게 동작한다. 여기에서 설명되는 스위치들은 NMOS, PMOS, 또는 하나의 NMOS 와 하나의 PMOS 트랜지스터의 병렬 조합물로서 구현될 수도 있다.
B. CDS 스위칭 매트릭스를 갖는 DCT 커플링 필터
본 출원 내용의 일 실시형태에서, 만약 DCT 커플링 필터 (200) 의 회로가 여기에서 상관형 더블 샘플링 (CDS) 기술 스위칭 매트릭스라고 지칭되는 것으로 확장되면, 잡음에 고도로 민감한 애플리케이션에서도 DCT 커플링 필터 (200) 가 이용될 수 있다. 이해를 돕기 위하여, CDS 스위칭 매트릭스 회로에 의해 확장되는 DCT 커플링 필터를 설명하기 전에, 먼저 CDS 기술을 별도로 설명한다.
1. CDS 기술
CDS 기술은, 스위칭-캐패시터 회로에서 유한 opamp 이득 효과 및 opamp 오프셋을 제거하는데 사용될 수 있는 오토제로잉 (autozeroing) 기술로서 간주될 수 있다. 그 이유는 다음에서 명백히 알 수 있다.
도 3a 및 3b 는, 상관형 더블 샘플링 (CDS) 기술을 나타내는 반전 스위칭-캐패시터 회로 (300) 의 2 개의 상이한 개략도를 도시한 것이다. 비록 도 3a 및 3b 의 반전 스위칭-캐패시터 회로 (300) 가 다른 도면에서 설명되는 다른 회로와 피상적으로는 동일하게 보이지만, 도 3a 및 3b 의 회로는 다른 도면에 도시되어 있는 회로와는 상이하다.
도 3a 는, CDS 기술의 스위칭 및 로직을 도시한 반전 스위칭-캐패시터 회로 (300) 을 나타낸 것이다. 동작의 제 2 페이즈 Φ2 동안, 스위치 (332 및 341) 모두는 닫히게 되어, 상관형 더블 샘플링 캐패시터 Ccds (344) 의 제 1 단자는 접지에 커플링되고, 상관형 더블 샘플링 캐패시터 Ccds (344) 의 제 2 단자는 opamp (320) 의 네거티브 입력 및 피드백 캐패시터 Cfb (342) 모두에 커플링된다. 이러한 커플링은, opamp (320) 의 네거티브 입력에서의 에러 전압 Ve 와 접지 사이의 차이가 상관형 더블 샘플링 캐패시터 Ccds (344) 상에서 저장되거나 샘플링되게 한다. 동작의 제 1 페이즈 Φ1 동안, 스위치 (330, 334, 및 336) 는 닫히고, 스위치 (335, 332, 및 341) 는 열린다. 따라서, Vin 이 샘플링 캐패시터 Cdac 에 커플링되고 Cfb 와 opamp (320) 로 이루어진 적분기가 적분하는 동작의 제 1 페이즈 Φ1 동안, Ve 의 저주파수 성분은 많이 변경되지 않으며, opamp 에 대향하는 Ccds (344) 의 단자는 opamp 가상 접지 (348) 에서 Ve 의 저 주파수 성분이 제거되는 변형 가상 접지 (350) 로서 동작하게 한다. 실험적으로, 상술한 동작은, 동작의 제 2 페이즈 Φ2 동안, 상관형 더블 샘플링 캐패시터 Ccds (344) 에 대한 변화는 피드백 캐패시터 Cfb (342) 에 대한 변화와 상호작용하여, 2-클럭 파형의 그 다음 적분 페이즈 (이 경우, Φ1) 에서, 연산 증폭기의 에러 전압 Ve(z) 이 효과적으로 "제거" 되도록 피드백 캐패시터 전압 Cfb (342) 에 대한 전압을 조정함으로써, 전체적인 상호작용이 "마치" 연산 증폭기 (320) 가 실질적으로 에러 전압이 없게 동작했던 것처럼 한다. 따라서, CDS 기술은 전체 연산 증폭기 기술의 기능을 자동적으로 "제로-아웃" 시키는데, 이것이 CDS 가 당업계에서 "오토제로잉" 기술로서 지칭되는 이유이다. 반전 스위칭-캐패시터 회로 (300) 을 참조하면, Vout(z) 는,
과 같이 유도될 수도 있다.
도 3b 는, CDS 기술이 달성되는 반전 스위칭-캐패시터 회로 (300) 의 일 구현을 나타낸 것이다. 도 3b 에서는, 도 3a 에 도시되어 있는 스위치 (330, 332, 334, 335, 336, 및 341) 가 트랜지스터에 의해 구현되어 있다. 도 3b 의스위치들은 도 3a 의 동일한 부호의 복제물로서 동일하게 동작한다.
반전 스위칭-캐패시터 회로 (300) 가 분석될 경우, 그 분석은 에러 전압 Ve 의 출력에 대한 전달 함수가 다음과 같이 됨을 나타낸다 (2-클럭 파형의 적분 페이즈 (도 3a 및 3b 에 관하여 설명될 때와 같이, Φ1) 에 관하여 제거를 설명함). 먼저, 상술한 바와 같이, Vout(z) 는,
과 같이 유도될 수도 있다.
그 후,이며, 여기서, A 는 연산 증폭기의 저주파수 이득이며, 각 항을 재배열하고 Z-변환을 수행하면, 에러 전압 Ve 의 출력에 대한 전달 함수는,
이며, 이것은 입력-참조 opamp 잡음 전압에 대해 수행되는 제 1 차 미분 연산 및 opamp (320) 의 유한-이득 효과를 나타낸 것으로, 이에 따라, 적분기의 유효 DC 이득이 증대된다. 즉, 상술한 바와 같이, Ve 의 주요 부분이 비교적 느리게 변하기 때문에, CDS 기술에 의해 생성되는 미분은 입력-참조 opamp 잡음 전압을 크게 감소시키기 쉽다. 따라서, 전술한 바와 같이, 그러한 잡음이 문제인 애플리케이션에서, CDS 기술은 opamp 입력-참조 1/f 잡음을 감소시키는데 이용될 수도 있다. 1/f 잡음은 저 주파수에 집중되고, 실제로, 관심있는 Ve 의 하나의 주요 부분이다.
2. CDS 스위칭 매트릭스로 확장되는 DCT 커플링 필터
도 4a, 4b, 및 4c 는 CDS 스위칭 매트릭스로 확장되는 DCT 커플링 필터의 회로 (400) (CDS 동작을 수행하는 회로) 을 도시한 것이다. 도 4a 의 회로 (400) 는 스위치 (430, 432, 434, 436, 438, 및 441) 를 포함한다. 그 스위치들은 트랜지스터로서 도시되어 있다. 또한, 회로 (400) 는 캐패시터들 Cdac (440), Ccds (444), 및 Cfb (442) 를 포함한다. 도 4a, 4b 및 4c 의 회로 (400) 가 DCT 기술 및 CDS 기술 모두를 달성하고, 그 회로의 일부가 DCT 회로 및 CDS 회로로서 "더블 듀티 (double duty)" 를 제공하기 때문에, 도 4a 의 회로의 각 "양태" 를 별도로 설명하는 것이 더 용이하다.
도 4b 는, 도 2b 의 DCT 커플링 필터 (200) 과 유사한 DCT 커플링 필터를 제공하는 스위치 및 컴포넌트를 나타낸 도 4a 의 회로를 도시한 것이다. 좀더 자세하게는, 도 2b 에 도시되어 있는 DCT 커플링 필터 (200) 의 회로와 도 4b 의 회로의 비교는 DCT 능력을 제공하는 스위치 및 컴포넌트를 나타낸다. 도 4b 에서, 이들 스위치는 도면부호의 끝에 "DCT" 를 갖는 스위치 및 컴포넌트로서 표시되어 있다. DCT 능력을 제공하는 스위치 및 컴포넌트는 도 2a 및 2b 에 관하여 도시 및 설명되는 동일한 컴포넌트와 유사하게 기능한다.
도 4c 는, DCT 커플링 필터의 동작을 CDS 기술에 의해 확장시키는 스위치 및 컴포넌트를 나타낸 도 4a 의 회로를 도시한 것이다. 좀더 자세하게는, 도 3b 에 관하여 도시 및 설명되는 CDS 회로와 도 4c 의 회로의 비교는 CDS 오토제로잉을 제공하는 스위치 및 컴포넌트를 나타낸다. 도 4c 에서, 이들 스위치는 도면부호의 끝에 "CDS" 를 갖는 스위치 및 컴포넌트로서 표시되어 있다. 당업자는, 도 4c 에 도시되어 있는 CDS 회로의 각 페이즈가 도 3b 에서의 유사한 기능 스위치의 반전 (reverse) 으로서 표시됨을 알 수 있다. CDS 능력을 제공하는 스위치 및 컴포넌트는 도 3a 및 3b 에 관하여 도시 및 설명되는 동일한 컴포넌트와 유사하게 기능하며, 간략화를 위하여, 여기에 명시적으로 다시 설명하지는 않는다.
C. 캐스케이드형 DCT 커플링 필터로 이루어진 아날로그 포스트필터
바람직하게는, DAC 의 아날로그 포스트필터는, 적어도, 아웃-오브-밴드 (out of band) 잡음을 감소시키기 위한 디지털 잡음 셰이퍼 (shaper) 에 의해 이용되는 양자화 잡음 셰이핑의 차수여야 한다. 다수의 애플리케이션에서, 이러한 셰이핑의 차수는 제 2 차이다. 따라서, 상술한 바와 같이, DCT 커플링 필터 (200) 가 제 1 차 필터링 전달 함수를 제공하는 한, 본 출원의 내용에 없을 때에 DCT 커플링 필터 (200) 는 완전한 아날로그 포스트필터로서의 사용을 위해 실행가능하게 인식되진 않았다. 그러나, 여기에서 설명되는 내용의 일 구현에서, DCT 커플링 필터 (200) 는, 캐스케이드형 DCT 커플링 필터 (200) 를 사용함으로써 제 2 차 또는 그 이상의 필터를 생성하는데 이용된다.
1. 제 2 차 아날로그 포스트필터
도 5 는, CDS 스위칭 매트릭스에 의해 확장되는 DCT 커플링 필터의 캐스케이드로 이루어진 아날로그 포스트필터를 갖는 DAC 시스템 (500) 을 도시한 것이다. 제 2 차 아날로그 포스트필터 (502) 는 실질적으로 도 7 의 모든 아날로그 포스트필터를 나타낸다. 제 2 차 아날로그 포스트필터 (502) 는 CDS 스위칭 매트릭스에 의해 확장되는 DCT 커플링 필터 (504) 와 CDS 스위칭 매트릭스에 의해 확장되는 DCT 커플링 필터 (506) 의 캐스케이드로 이루어진다. CDS 스위칭 매트릭스에 의해 확장되는 개별적인 DCT 커플링 필터 (504, 506) 의 회로와 도 4a, 4b, 및 4c 에 관하여 도시 및 설명되는 회로와의 비교는, CDS 스위칭 매트릭스에 의해 확장되는 그 개별적인 DCT 커플링 필터가 도 4a, 4b, 및 4c 에 관하여 도시 및 설명되는 회로 (400) 과 실질적으로 유사함을 나타낸다. CDS 스위칭 매트릭스에 의해 확장되는 DCT 커플링 필터 (506) 는, 일 실시형태에서는 선택적인 "듀얼 공통 모드 스위치 매트릭스" 회로 (후술됨) 를 갖는 것으로 도시되어 있다. CDS 스위칭 매트릭스에 의해 확장되는 DCT 커플링 필터 (506) 에서, 어떤 스위치는 16 레벨 스위치 어레이 (508, 510, 512 및 514) 의 일부인 것으로서 도시되어 있다. Φ1 및 Φ2 스위치 표시의 기능을 참조하면, 도 5 에서의 회로 중 적어도 일부의 표시는 도 4a, 4b, 및 4c 에서 사용되는 그 표시와 반전되었다. 표시에서의 그러한 반전의 결과는, 특히, 이러한 설명의 관점에서 당업계의 기술 영역 내에 있다. CDS 스위칭 매트릭스에 의해 확장되는 DCT 커플링 필터 (506) 와 캐스케이드되는 CDS 스위칭 매트릭스 (504) 의 기능은 여기에서 명시적으로 설명하지는 않는다. 캐스케이드형 회로의 그러한 기능의 이해는 상기의 도 4a, 4b, 및 4c 의 회로의 관점에서 이해될 수 있다.
비록 CDS 스위칭 매트릭스에 의해 확장되는 DCT 커플링 필터가 도 5 에 관하여 도시 및 설명되어 있지만, 어떤 구현에서는, CDS 스위칭 매트릭스가 없을 때에 (예를 들어, DCT 커플링 필터 (200) 의 사용을 통하여) DCT 커플링 필터 (400) 가캐스케이드될 수도 있다. 즉, 일부 잡음-허용 애플리케이션에서, DCT 커플 회로 (200) 는, 그러한 캐스케이드형 필터의 CDS 스위칭 매트릭스 확장이 그러한 애플리케이션에서 이용되지 않도록 충분히 잘 기능한다. 도 5 를 참조하면, Opamp2 는 스위치 출력을 갖지 않는다. 이것은, Opamp2 가 연속 시간 (아날로그) 회로를 구동하도록 사용된다는 사실에 기인한다.
다수의 애플리케이션에서, 전술한 캐스케이드형 DCT 커플링 필터는 잘 동작하고, 전술한 CDS 스위칭 매트릭스에 의해 확장되는 캐스케이드형 DCT 커플링 필터는 훨씬 더 잘 동작하는 것을 발견하였다. 그러나, 모노리식 집적 회로에서 구현된 DAC 와 같은 어떠한 다른 애플리케이션에서는, 그러한 CDS 스위칭 매트릭스에 의해 확장되는 캐스케이드형 DCT 커플링 필터의 성능이 개선될 수 있음을 발견하였다. 좀더 자세하게는, 그 성능은, DAC 에 의해 사용되는 공통 모드 전압이 동일한 집적 회로 또는 모노리식 집적 회로 내에서 연산 증폭기 회로에 의해 사용되는 공통 모드 전압과는 현저히 상이하게 하는 회로를 제공함으로써 개선될 수 있다. 여기에서는, 공통 모드 구현의 난점을 경감시키도록 고안된 이러한 회로를 "듀얼 공통 모드 스위치 매트릭스" 회로라고 한다.
D. DAC 를 아날로그 포스트필터와 커플링시키는 듀얼 공통 모드 스위치 매트릭스 회로
도 5 는, 연산 증폭기 회로의 공통 모드 기준 전압과 DAC 의 공통 모드 기준 전압을 분리하는 듀얼 공통 모드 스위치 매트릭스 회로로서 기능하는 스위치를 개략도에서 원으로 도시한 것이다. 동작의 제 1 페이즈 Φ1 에서, 스위치 (S1 및S2) 는 DAC 샘플링 캐패시터 Cdac 의 저부 노드를 DAC 공통 모드 기준에 접속시키고, 스위치 (S5 및 S6) 는 CDS 캐패시터 Ccds 를 opamp 공통 모드 전압 기준에 접속시킨다. 따라서, 동작의 제 1 페이즈 Φ1 동안, 스위치 (S3 및 S4) 는 열리게 되고, 이에 따라, opamp 공통 모드 전압 기준으로부터 DAC 공통 모드 기준을 분리시킨다.
동작의 페이즈 Φ2 에서, DAC 샘플링 캐패시터 Cdac 및 CDS 캐패시터Ccds 는 각각의 기준 전압으로부터 접속해제되고, 그 후, 스위치 (S3 및 S4) 를 통해 접속되어 상술된 DCT 전하-공유 동작이 실현된다.
E. 캐스케이드형 DCT 커플링 필터로 이루어진 아날로그 포스트필터의 포스트필터 드루프 보상
CDS 에 의해 확장되는 이전의 캐스케이드형 DCT 커플링 필터 및 듀얼 공통 모드 스위칭 매트릭스가 구현되면, 대부분의 애플리케이션에서 그 회로가 예외적으로 잘 동작한다는 것을 발견하였다. 그러나, 오디오 애플리케이션과 같은 어떠한 다른 애플리케이션에서는, 아날로그 포스트필터로부터 나오는 신호의 "패스밴드 드루프" 라고 여기에서 지칭되는 것을 경감하는 로직을 제공함으로써 그 성능이 개선될 수 있다.
도 6a 는, 패스밴드 드루프가 존재하는 아날로그 포스트필터의 크기 응답의 일 예를 도시한 것이다. 도 6a 에 관측될 수 있는 바와 같이, "패스밴드 드루프" 라는 용어는 아날로그 포스트필터가 그 차단 주파수에서 샤프하게 필터링되지는 않지만 그 차단 주파수에서 라운드-오프 또는 "드루프" 됨을 나타낸다.
오디오 애플리케이션과 같은 어떠한 애플리케이션에서, 통상, 업샘플링 및 디지털 인터폴레이션 필터링 유닛 (도 7 참조) 에 위치하는 "포스트필터 드루프 보상 로직" 의 이용에 의해 시스템의 전체 성능이 현저히 개선될 수 있다. 이러한 포스트필터 드루프 보상 로직은, 아날로그 포스트필터로부터 나오는 출력 신호가 현저한 포스트필터 드루프를 경험하지 않도록 입력 신호에 사전 왜곡 (predistortion) 을 도입한다.
도 6b 및 6c 은 각각 포스트필터 드루프 보상 로직의 일 구현에 대한 크기 응답 및 위상 응답의 예를 도시한 것이다. 도 6a 에 도시된 바와 같이, 이러한 크기 응답 및 위상 응답은 패스밴드 드루프를 보정하기 위하여 시스템 설계자에 의해 실험적으로 또는 수치적으로 선택된다.
도 6d 는, 입력 신호가 도 6b 및 6c 에 관하여 도시 및 설명되는 포스트필터 드루프 보상 로직에 의존할 경우, 도 6a 에 관하여 도시 및 설명되는 아날로그 포스트필터의 크기 응답이다. 도시된 바와 같이, 포스트필터 드루프 보상 필터 로직의 구현은, 패스밴드 드루프가 아날로그 포스트필터의 출력에 더 이상 존재하지 않도록 기능하였다.
다음으로, 도 7 을 참조하면, 도 1 에 도시 및 설명된 DAC 구조 (100) 과 유사하지만 변형된 DAC 구조 (700) 을 도시한 것이다. 좀더 자세하게는, DAC (118) 의 아날로그 포스트필터가, 상기의 도4a, 4b, 4c, 및 5 에 관하여 도시 및 설명된 아날로그 포스트필터와 유사한 제 2 차 아날로그 포스트필터 (502) 에 의해 제공되도록 도시되어 있다.
더 설명하면, 업샘플링 및 디지털 인터폴레이션 필터링 유닛 (104) 는, 포스트필터 드루프 보상 로직을 갖는 업샘플링 및 디지털 인터폴레이션 필터링 유닛 (704) 이 되도록 변형되었으며, 이것은 포스트필터 드루프 보상 로직을 포함한다. 본질적으로, 최종 출력 신호가 아날로그 포스트필터 (700) 로부터 나올 경우, 패스밴드 드루프가 더 이상 존재하지 않도록 (예를 들어, 도 6d 에 도시되어 있음), 이 포스트필터 드루프 보상 로직은 디지털 입력 신호를 "사전-왜곡" 시킨다. 포스트필터 드루프 보상 로직은 당업자에게 공지되어 있는 다양한 "사전-왜곡" 기술 중 하나를 통하여 구현할 수도 있다.
상술한 구현에서는 이득 1 을 갖는 DCT 커플링 필터의 사용을 설명하였다. 다른 구현에서는, 다른 이득이 사용된다. 예를 들어, 도 8a 내지 8d 는 그러한 또 다른 구현을 도시한 것으로, 간략화를 위하여 너무 상세히 설명하지는 않는다.
도 8a 는 이득 향상 회로를 갖는 DCT 커플링 필터 (800) 를 도시한 것이다. 동작의 제 1 페이즈 Φ1 동안, 스위치 (830, 832, 862, 및 868) 는 닫힌다. 동작의 제 2 페이즈 Φ2 동안에는, 스위치 (836, 838, 864, 및 866) 가 닫힌다. DCT 커플링 필터 (800) 의 다양한 컴포넌트의 기능은, 충분히 상술된 유사한 컴포넌트와의 비교에 의해 이해될 수도 있다.
도 8b 는 스위치 공유를 사용하는 이득 향상 회로를 갖는 DCT 커플링 필터 (850) 를 도시한 것이다. 동작의 제 1 페이즈 Φ1 동안, 스위치 (830, 832, 및 862) 는 닫힌다. 동작의 제 2 페이즈 Φ2 동안에는, 스위치 (836, 838, 및 864) 가 닫힌다. DCT 커플링 필터 (850) 의 다양한 컴포넌트의 기능은, 충분히상술된 유사한 컴포넌트와의 비교에 의해 이해될 수도 있다.
도 8c 는 스위치 공유 및 CDS 기술 모두를 이용하는 이득 향상 회로를 갖는 DCT 커플링 필터 (852) 를 도시한 것이다. 동작의 제 1 페이즈 Φ1 동안, 스위치 (830, 832, 862, 및 874) 는 닫힌다. 동작의 제 2 페이즈 Φ2 동안에는, 스위치 (838, 864, 및 870) 가 닫힌다. DCT 커플링 필터 (852) 의 다양한 컴포넌트의 기능은, 충분히 전술한 바와 같은 유사한 컴포넌트와의 비교에 의해 이해될 수도 있다.
도 8d 는 스위치 공유, CDS 기술, 및 듀얼 공통 모드 기준 기술을 이용하는 이득 향상 회로를 갖는 DCT 커플링 필터 (854) 를 도시한 것이다. 동작의 제 1 페이즈 Φ1 동안, 스위치 (830, 862, 874, 876, 및 878) 는 닫힌다. 동작의 제 2 페이즈 Φ2 동안에는, 스위치 (838, 864, 870, 및 880) 가 닫힌다. DCT 커플링 필터 (854) 의 다양한 컴포넌트의 기능은, 충분히 전술한 바와 같은 유사한 컴포넌트와의 비교에 의해 이해될 수도 있다.
도 8a 는 이득 향상을 갖는 DCT 커플링 필터의 회로에 대한 일 구현을 나타낸 것이다. 도 8a 의 회로 내에서의 전하 전달을 살펴보면, Z-도메인에서, 회로 전달 함수는,
와 같이 유도할 수 있다.
그러나, 그 회로의 DC 이득은 1 이 아니며, 이러한 유연성의 증가는, Cg 가 증가함에 따라 opamp 전력 낭비가 증가할 것을 요구하는 추가적인 부하 캐패시터를 희생하여 획득된다. 이러한 구성의 스위칭-캐패시터 잡음이 원래의 DCT 의 경우와 유사하다는 분석은 상술되었다. 도 8b 내지 8d 에 도시되어 있는 필터에 대한 다른 전달 함수는 회로 분석 기술을 이용하여 유사하게 유도될 수 있다.
당업자는, 시스템의 양태에 대한 하드웨어 구현과 소프트웨어 구현 간에 작은 차이가 존재하는 포인트로 당업계의 상태가 전진하였으며, 하드웨어 또는 소프트웨어의 이용은 일반적이지만, 항상 있는 것은 아니며 비용 대 효율의 트레이드오프를 나타내는 설계 선택사항임을 알 수 있다. 당업자는 여기에 설명되어 있는 프로세스 및/또는 시스템의 양태가 달성되는 다양한 수단 (예를 들어, 하드웨어, 소프트웨어, 및/또는 펌웨어) 이 존재하며, 바람직한 수단은 그 프로세스 및/또는 시스템이 사용되는 콘텍스트 내에서 변한다는 것을 알 수 있다. 예를 들어, 만약 속도 및 정확도가 가장 중요하다고 구현자가 결정하면, 구현자는 하드웨어 및/또는 펌웨어 수단을 선택할 수도 있으며, 다른 방법으로, 만약 유연성이 가장 중요하다면, 구현자는 오직 소프트웨어 구현만을 선택할 수도 있으며, 또 다른 방법으로, 구현자는 하드웨어, 소프트에어, 및/또는 펌웨어의 어떠한 조합을 선택할 수도 있다. 따라서, 여기에 설명되어 있는 프로세스의 양태가 달성될 수도 있는 수개의 가능한 수단이 존재하며, 사용될 임의의 수단은, 그 수단이 사용될 콘텍스트 및 구현자의 특정 관심사 (예를 들어, 속도, 유연성, 또는 예측가능성; 변할 수도 있음) 에 의존하는 선택이라는 점에서, 그 수단 중 어떠한 것도 다른 것 보다 본질적으로 우수한 것은 아니다.
전술한 상세한 설명은 블록도, 흐름도, 및 실시예의 사용을 통하여 장치 및/또는 프로세스의 다양한 실시형태를 설명하였다. 그러한 블록도, 흐름도, 및 실시예가 하나 이상의 기능 및/또는 동작을 포함하는 한, 그러한 블록도, 흐름도, 및 실시예 내의 각 기능 및/또는 동작은 광범위한 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 가상적인 조합에 의해 개별적으로 및/또는 전체적으로 구현될 수 있음을 알 수 있다. 일 실시형태에서, 본 발명은 주문형 집적회로 (ASIC) 를 통해 구현될 수도 있다. 그러나, 당업자는, 여기에 개시되어 있는 실시형태들이 하나 이상의 컴퓨터에서 구동하는 하나 이상의 컴퓨터 프로그램으로서 (예를 들어, 하나 이상의 컴퓨터 시스템에서 구동하는 하나 이상의 프로그램으로서), 하나 이상의 제어기 (예를 들어, 마이크로 제어기) 에서 구동하는 하나 이상의 프로그램으로서, 하나 이상의 프로세서 (예를 들어, 마이크로프로세서, 또는 디지털 신호 프로세서) 에서 구동하는 하나 이상의 프로그램으로서, 펌웨어로서, 또는 이들의 가상적인 임의의 조합으로서 표준 집적회로에서 등가적으로 구현될 수 있으며, 소프트웨어 및/또는 펌웨어용 코드의 기입 및/또는 회로의 설계는 본 발명의 관점에서 당업계의 기술 내에 있음을 부분적으로 또는 전체적으로 알 수 있다. 또한, 당업자는, 본 발명의 메커니즘이 다양한 형태의 프로그램 제품으로서 배포될 수 있으며, 본 발명의 예시적인 실시형태가 그 배포를 실제로 수행하는데 사용되는 특정한 타입의 신호 베어링 (bearing) 매체와 관계없이 동일하게 적용됨을 알 수 있다. 신호 베어링 매체의 예는, 플로피 디스크, 하드 디스크 드라이브, CD ROM, 디지털테이프 및 컴퓨터 메모리와 같은 기록가능 타입 매체, 및 TDM 또는 IP 기반 통신 링크 (예를 들어, 패킷 링크) 를 이용하는 디지털 및 아날로그 통신 링크와 같은 송신 타입 매체를 포함하지만 이에 제한되지 않는다.
일반적인 의미로, 당업자는, 광범위한 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합에 의해 개별적으로 및/또는 전체적으로 구현될 수 있고 여기에서 설명되는 다양한 실시형태들이 다양한 타입의 "전기 회로" 를 이루는 것으로 간주될 수도 있음을 알 수 있다. 따라서, 여기에서 사용될 때, "전기 회로" 는 하나 이상의 별도의 전기 회로를 갖는 전기 회로, 하나 이상의 집적 회로를 갖는 전기 회로, 하나 이상의 주문형 집적 회로를 갖는 전기 회로, 컴퓨터 프로그램에 의해 구성되는 범용 컴퓨팅 장치 (예를 들어, 여기에 설명되어 있는 프로세스 및/또는 장치를 적어도 부분적으로 실행하는 컴퓨터 프로그램에 의해 구성되는 범용 컴퓨터, 또는 여기에 설명되어 있는 프로세스 및/또는 장치를 적어도 부분적으로 실행하는 컴퓨터 프로그램에 의해 구성되는 마이크로프로세서) 를 형성하는 전기 회로, 메모리 장치 (예를 들어, 랜덤 접속 메모리 (RAM) 의 형태) 를 형성하는 전기 회로, 및 통신 장치 (예를 들어, 모뎀, 통신 스위치, 또는 광학 전기 장비) 를 형성하는 전기 회로를 포함하지만 이에 제한되지 않는다.
당업자는, 여기에서 설명되는 방식으로 장치 및/또는 프로세스를 설명하고, 그 후, 표준 엔지니어링 수단을 이용하여, 통상적으로, 부분적으로는 아날로그이고 부분적으로는 디지털인 시스템 내에 그 설명된 장치 및/또는 프로세스를 집적시키는 것이 당업계 내에서 일반적임을 알 수 있다. 즉, 여기에서 설명되는 장치및/또는 프로세스는, 당업계에서 일반적인 기술의 범위 내에서 알맞은 양의 실험을 통하여 아날로그 시스템 및 부분 디지털 시스템 내로 집적될 수 있다. 특히, 본 출원의 내용이 오디오 애플리케이션의 콘텍스트로 여기에 설명되었지만, 당업자는 여기에 설명된 그 내용을 알 수 있다. 예를 들어, 여기에 설명되어 있는 내용은 이동 통신 장치 (예를 들어, 무선 전화기, 호출기, 퍼스널 컴퓨터, 내장형 컴퓨터 등), 고정 통신 장치 (예를 들어, 광학 또는 전기 LAN, WAN, 아날로그 통신, 아날로그 네트워크 등과 같은 무선 기지국 및 지상 유선 통신 시스템), 레코딩 장치 (예를 들어, 비디오 또는 오디오 레코딩 장치 등), 계산 장치 (예를 들어, 퍼스널, 미니, 워크스테이션, 및 메인프레임 컴퓨팅 시스템 등), 및 센싱 장치 (예를 들어, 적외선, 자외선, 무선 주파수, 초고주파 센싱 장치 등) 에서 유용하게 이용될 수도 있다.
상술한 실시형태들은 상이한 또 다른 컴포넌트 내에 포함되거나 접속되는 상이한 컴포넌트를 나타낸다. 그렇게 나타낸 구조물은 단지 예시적인 것이며, 실제로, 동일한 기능을 달성하는 수개의 다른 구조물이 구현될 수 있음을 알 수 있다. 개념적으로, 동일한 기능을 달성하기 위한 컴포넌트들의 임의의 배열은, 원하는 기능이 달성되도록 효과적으로 "관련" 된다. 따라서, 특정한 기능을 달성하기 위하여 여기에서 결합된 2 개의 컴포넌트는, 구조물 또는 인터미디어 컴포넌트와 무관하게 원하는 기능이 달성되도록 서로 "관련" 되는 것으로서 간주될 수 있다. 이와 유사하게, 관련된 임의의 2 개의 컴포넌트는, 원하는 기능을 달성하도록 서로 "동작적으로 접속" 되거나 "동작적으로 커플링" 되는 것으로 간주될수 있다.
본 발명의 특정한 실시형태가 도시 및 설명되었지만, 당업자는, 여기에서의 교시에 기초하여, 본 발명 및 그 더 넓은 양태로부터 벗어나지 않는 범위 내에서 변경 및 변형이 가능할 수도 있으며, 따라서, 첨부된 청구의 범위는 본 발명의 사상 및 범위 내에 있는 그러한 변경 및 변형 모두를 자신의 범위 내에 포함하려는 것임을 명백히 알 수 있다. 또한, 본 발명은 첨부된 청구의 범위에 의해 정해짐을 알 수 있다. 당업자는, 일반적으로 여기에서 (특히, 청구의 범위 (예를 들어, 청구의 범위의 주요부) 에서) 사용되는 용어가 "공지의" 용어 (예를 들어, "포함하는" 이라는 용어는 "포함하지만 이에 제한되지는 않는" 으로 해석해야 하며, "가진" 이라는 용어는 "적어도 갖는" 으로서 해석해야 하며, "포함하다" 라는 용어는 "포함하지만 이에 제한되지 않는다" 으로 해석되어야 함) 로서 의도됨을 알 수 있다. 또한, 당업자는, 도입된 청구항 인용의 특정한 갯수가 의도되지만, 그러한 의도는 청구항에 명시적으로 인용되며, 그러한 의도가 존재하지 않는 그 설명이 없을 때에 명시적으로 인용되는 것을 알 수 있다. 예를 들어, 이해를 돕기 위한 것으로서, 다음의 청구범위는, 청구항의 인용을 도입하기 위하여 "적어도 하나" 및 "하나 이상" 이라는 도입 문구의 사용을 포함할 수도 있다. 그러나, 동일한 청구항이 "하나 이상" 또는 "적어도 하나" 와 같은 도입 문구 및 "a" 또는 "an" 와 같은 부정 관사 (예를 들어, 통상적으로, "a" 및/또는 "an" 은 "적어도 하나" 또는 "하나 이상" 을 의미하는 것으로 해석되어야 함) 를 포함하거나, 또는, 동일물이 청구항 인용을 도입하는데 사용되는 부정 관사의 사용을 위해 참으로 유지될 때에도, 부정 관사 "a" 또는 "an" 에 의한 청구항 인용의 도입이 오직 그러한 하나의 인용을 포함하는 발명으로 그 도입된 청구항을 포함하는 특정한 청구항을 제한하는 것을 의미하는 것으로 그러한 문구의 사용이 해석되지 않아야 한다. 또한, 비록 특정한 수의 도입된 청구항 인용이 명시적으로 인용되지만, 당업자는 그러한 인용이 통상 적어도 인용되는 수를 의미 (예를 들어, 다른 수식어 없이 "2 개의 인용" 의 인용은 통상 적어도 2 개의 인용 또는 2 개 이상의 인용을 의미함) 하는 것으로 해석되어야 함을 알 수 있다.
상술한 바로부터 비록 본 발명의 특정 실시형태들이 여기에 예시를 위해 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 가능할 수도 있음을 알 수 있다. 따라서, 본 발명은 청구범위에 의한 것을 제외하고는 제한되지 않는다.

Claims (36)

  1. DAC 출력을 갖는 디지털-아날로그 변환기 (DAC); 및
    상기 DAC 출력에 커플링되는 포스트필터 입력을 갖는 아날로그 포스트필터를 구비하되,
    상기 아날로그 포스트필터는, 제 1 DCT 커플링 필터 입력 및 제 1 DCT 커플링 필터 출력을 갖는 제 1 DCT 커플링 필터, 및 상기 제 1 DCT 커플링 필터 출력과 동작적으로 접속되는 제 2 DCT 커플링 필터 입력을 갖는 제 2 DCT 커플링 필터를 포함하는, 전자 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 DCT 커플링 필터는, 상관형 더블 샘플링 (CDS) 회로를 포함하는, 전자 시스템.
  3. 제 1 항에 있어서,
    상기 제 2 DCT 커플링 필터는, 상관형 더블 샘플링 (CDS) 회로를 더 포함하는, 전자 시스템.
  4. 제 1 항에 있어서,
    상기 DAC 출력에 커플링되는 포스트필터 입력을 갖는 상기 아날로그 포스트필터는, 상기 DAC 출력과 상기 제 1 DCT 커플링 필터 입력 사이에 개재되는 듀얼 공통 모드 스위칭 매트릭스를 더 포함하는, 전자 시스템.
  5. 제 4 항에 있어서,
    상기 DAC 출력과 상기 제 1 DCT 커플링 필터 입력 사이에 개재되는 상기 듀얼 공통 모드 스위칭 매트릭스는,
    DAC 샘플링 캐패시터의 노드와 DAC 공통 모드 기준 사이에 개재되는 제 1 스위치;
    상기 DAC 샘플링 캐패시터의 노드와 연산 증폭기 입력 사이에 개재되는 제 2 스위치; 및
    상기 연산 증폭기 입력과 아날로그 공통 모드 기준 사이에 개재되는 제 3 스위치를 더 포함하는, 전자 시스템.
  6. 제 5 항에 있어서,
    상기 제 2 스위치와 상기 제 3 스위치 중 적어도 하나와 상기 연산 증폭기 입력 사이에 개재되는 상관형 더블 샘플링 (CDS) 캐패시터를 더 구비하는, 전자 시스템.
  7. 제 5 항에 있어서,
    제 1 시간에,
    상기 제 1 스위치는 닫히고, 상기 제 2 스위치는 열리고, 그리고, 상기 제 3 스위치는 닫히는, 전자 시스템.
  8. 제 5 항에 있어서,
    제 2 시간에,
    상기 제 1 스위치는 열리고, 상기 제 2 스위치는 닫히고, 그리고, 상기 제 3 스위치는 열리는, 전자 시스템.
  9. 제 1 항에 있어서,
    포스트필터 드루프 보상을 갖는 디지털 인터폴레이션 필터를 더 구비하는, 전자 시스템.
  10. 제 1 항에 있어서,
    이동 통신 장치, 레코딩 장치, 계산 장치 및 센싱 장치 중 적어도 하나를 포함하는, 전자 시스템.
  11. 제 1 항에 있어서,
    상기 디지털-아날로그 변환기 (DAC) 및 상기 아날로그 포스트필터를 갖는 모놀리식 집적회로를 더 구비하는, 전자 시스템.
  12. 전자 시스템과 함께 이용하기 위한 방법으로서,
    제 1 DCT 커플링 필터 및 제 2 DCT 커플링 필터를 갖는 아날로그 포스트필터와 디지털-아날로그 변환기 (DAC) 출력을 커플링시키는 단계를 포함하는, 방법.
  13. 제 12 항에 있어서,
    제 1 DCT 커플링 필터 및 제 2 DCT 커플링 필터를 갖는 아날로그 포스트필터와 디지털-아날로그 변환기 (DAC) 출력을 커플링시키는 상기 단계는,
    DAC 샘플링 캐패시터를 DAC 공통 모드 기준에 커플링시키는 단계;
    제 1 연산 증폭기 입력을 아날로그 공통 모드 기준에 커플링시키는 단계; 및
    상기 DAC 공통 모드 기준으로부터 상기 DAC 샘플링 캐패시터를 디커플링시키는 단계와 상기 아날로그 공통 모드 기준으로부터 상기 제 1 연산 증폭기 입력을 디커플링시키는 단계 중 적어도 한 단계 직후에 상기 DAC 샘플링 캐패시터를 상기 제 1 연산 증폭기 입력에 커플링시키는 단계를 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 제 1 DCT 커플링 필터의 출력을 상기 제 2 DCT 커플링 필터의 입력과 커플링시키는 단계를 더 포함하는, 방법.
  15. 제 13 항에 있어서,
    상기 DAC 공통 모드 기준으로부터 상기 DAC 샘플링 캐패시터를 디커플링시키는 단계와 상기 아날로그 공통 모드 기준으로부터 상기 제 1 연산 증폭기 입력을 디커플링시키는 단계 중 적어도 한 단계 직후에 상기 DAC 샘플링 캐패시터를 상기 제 1 연산 증폭기 입력에 커플링시키는 상기 단계는,
    상관형 더블 샘플링 (CDS) 캐패시터를 통하여, 상기 DAC 샘플링 캐패시터를 상기 제 1 연산 증폭기 입력에 커플링시키는 단계를 더 포함하는, 방법.
  16. 제 12 항에 있어서,
    상기 디지털-아날로그 변환기 (DAC) 출력과 상기 아날로그 포스트필터를 모놀리식 집적회로에서 커플링시키는 단계를 더 포함하는, 방법.
  17. 제 12 항에 있어서,
    DAC 입력을 포스트필터 드루프 보상기와 커플링시키는 단계를 더 포함하는, 방법.
  18. 전자 시스템과 함께 이용하기 위한 방법으로서,
    제 1 DCT 커플링 필터 및 제 2 DCT 커플링 필터를 갖는 아날로그 포스트필터로 디지털-아날로그 변환기 (DAC) 출력 신호를 필터링하는 단계를 포함하는, 방법.
  19. 제 18 항에 있어서,
    제 1 DCT 커플링 필터 및 제 2 DCT 커플링 필터를 갖는 아날로그 포스트필터로 디지털-아날로그 변환기 (DAC) 출력 신호를 필터링하는 상기 단계는,
    상기 DAC 출력 신호를 상기 제 1 DCT 커플링 필터로 필터링하는 단계; 및
    상기 제 1 DCT 커플링 필터의 출력을 상기 제 2 DCT 커플링 필터로 필터링하는 단계를 포함하는, 방법.
  20. 제 19 항에 있어서,
    상기 DAC 출력 신호를 상기 제 1 DCT 커플링 필터로 필터링하는 상기 단계는,
    제 1 연산 증폭기 에러 신호에 대하여 상관형 더블 샘플링 (CDS) 을 수행하는 단계를 더 포함하는, 방법.
  21. 제 19 항에 있어서,
    상기 제 1 DCT 커플링 필터의 출력을 상기 제 2 DCT 커플링 필터로 필터링하는 상기 단계는,
    제 2 연산 증폭기 에러 신호에 대하여 상관형 더블 샘플링 (CDS) 을 수행하는 단계를 더 포함하는, 방법.
  22. 제 18 항에 있어서,
    제 1 DCT 커플링 필터 및 제 2 DCT 커플링 필터를 갖는 아날로그 포스트필터로 디지털-아날로그 변환기 (DAC) 출력 신호를 모놀리식 집적회로에서 필터링하는단계를 더 포함하는, 방법.
  23. 제 18 항에 있어서,
    DAC 입력 신호의 포스트필터 드루프를 보상하는 단계를 더 포함하는, 방법.
  24. DAC 출력을 갖는 디지털-아날로그 변환기 (DAC); 및
    상기 DAC 출력에 커플링되는 포스트필터 입력을 갖는 아날로그 포스트필터를 구비하되,
    상기 아날로그 포스트필터는, 상기 DAC 출력과 제 1 DCT 커플링 필터 입력 사이에 커플링되는 듀얼 공통 모드 스위칭 네트워크, 및 제 1 DCT 커플링 필터 출력에 커플링되는 제 2 DCT 커플링 필터 입력을 갖는 제 2 DCT 커플링 필터를 적어도 포함하는, 전자 시스템.
  25. 제 24 항에 있어서,
    상기 듀얼 공통 모드 스위칭 네트워크는,
    샘플링 캐패시터의 노드와 DAC 공통 모드 기준 사이에 개재되는 제 1 스위치;
    상기 샘플링 캐패시터의 노드와 연산 증폭기 입력 사이에 개재되는 제 2 스위치; 및
    상기 연산 증폭기 입력과 아날로그 공통 모드 기준 사이에 개재되는 제 3 스위치를 포함하는, 전자 시스템.
  26. 제 25 항에 있어서,
    상기 제 2 스위치와 상기 제 3 스위치 중 적어도 하나와 상기 연산 증폭기 입력 사이에 개재되는 상관형 더블 샘플링 (CDS) 캐패시터를 더 구비하는, 전자 시스템.
  27. 제 24 항에 있어서,
    상기 디지털-아날로그 변환기 (DAC), 상기 제 1 DCT 커플링 필터, 및 상기 제 2 DCT 커플링 필터를 갖는 단일 집적회로를 더 구비하는, 전자 시스템.
  28. 제 24 항에 있어서,
    이동 통신 장치, 레코딩 장치, 계산 장치 및 센싱 장치 중 적어도 하나를 포함하는, 전자 시스템.
  29. 전자 시스템과 함께 이용하기 위한 방법으로서,
    DAC 출력을 제 1 DCT 커플링 필터 입력과 커플링시키는 단계로서, 제 1 스위치에 의해, DAC 샘플링 캐패시터를 DAC 공통 모드 기준에 커플링시키는 단계; 및 제 2 스위치에 의해, 상기 제 1 DCT 커플링 필터 입력을 아날로그 공통 모드 기준에 커플링시키는 단계를 포함하고, 상기 DAC 공통 모드 기준으로부터 상기 DAC 샘플링 캐패시터를 디커플링시키는 단계와 상기 아날로그 공통 모드 기준으로부터 상기 제 1 DCT 커플링 필터 입력을 디커플링시키는 단계 중 적어도 한 단계 직후에 상기 DAC 샘플링 캐패시터가 상기 제 1 DCT 커플링 필터 입력에 커플링될 수 있도록 상기 제 1 스위치와 상기 제 2 스위치를 제어가능한, 상기 커플링 단계; 및
    제 1 DCT 커플링 필터 출력을 제 2 DCT 커플링 필터 입력과 커플링시키는 단계를 포함하는, 방법.
  30. 제 29 항에 있어서,
    상기 제 1 DCT 커플링 필터 입력과 커플링되는 상기 DAC 출력, 및 상기 제 2 DCT 커플링 필터 입력과 커플링되는 상기 제 1 DCT 커플링 필터 출력을 갖는 모놀리식 집적회로를 단일 집적회로로 제조하는 단계를 더 포함하는, 방법.
  31. 제 29 항에 있어서,
    DAC 입력을 포스트필터 드루프 보상기와 커플링시키는 단계를 더 포함하는, 방법.
  32. 전자 시스템과 함께 이용하기 위한 방법으로서,
    디지털-아날로그 변환기 (DAC) 를 디지털 공통 모드 기준 전압에 커플링시키고, 제 1 시간에서 아날로그 부분을 아날로그 공통 모드 기준 전압에 커플링시키고, 제 2 시간에서 상기 DAC 의 적어도 일부를 상기 아날로그 부분과 커플링시킴으로써, 디지털 공통 모드 기준 전압과 아날로그 공통 모드 기준 전압 사이의 차이를 보상하는 단계;
    DAC 출력 신호를 제 1 DCT 커플링 필터로 필터링하는 단계; 및
    상기 DCT 커플링 필터의 출력을 제 2 DCT 커플링 필터로 필터링하는 단계를 포함하는, 방법.
  33. 제 32 항에 있어서,
    단일 집적회로에서, 상기 DAC 출력 신호를 상기 제 1 DCT 커플링 필터로 필터링하고 상기 DCT 커플링 필터의 출력을 상기 제 2 DCT 커플링 필터로 필터링하는 단계를 더 포함하는, 방법.
  34. 제 32 항에 있어서,
    DAC 입력 신호의 포스트필터 드루프를 보상하는 단계를 더 포함하는, 방법.
  35. DAC 출력을 갖는 디지털-아날로그 변환기 (DAC); 및
    상기 DAC 출력에 커플링되는 포스트필터 입력을 갖는 아날로그 포스트필터를 구비하되,
    상기 아날로그 포스트필터는, 상기 DAC 출력과 제 1 DCT 커플링 필터 입력 사이에 커플링되는 듀얼 공통 모드 스위칭 네트워크를 적어도 포함하는, 전자 시스템.
  36. 제 35 항에 있어서,
    제 1 DCT 커플링 필터 출력에 커플링되는 제 2 DCT 커플링 필터 입력을 갖는 제 2 DCT 커플링 필터를 더 구비하는, 전자 시스템.
KR1020047021356A 2002-06-27 2003-06-26 디지털-아날로그 변환기 시스템에 적용가능한 필터링 KR100984654B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US39236302P 2002-06-27 2002-06-27
US60/392,363 2002-06-27
US10/463,969 US6956515B2 (en) 2002-06-27 2003-06-17 Digital to analog converter augmented with direct charge transfer techniques
US10/463,969 2003-06-17
PCT/US2003/020403 WO2004004120A2 (en) 2002-06-27 2003-06-26 Filtering applicable to digital to analog converter systems

Publications (2)

Publication Number Publication Date
KR20050013164A true KR20050013164A (ko) 2005-02-02
KR100984654B1 KR100984654B1 (ko) 2010-10-01

Family

ID=30003246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047021356A KR100984654B1 (ko) 2002-06-27 2003-06-26 디지털-아날로그 변환기 시스템에 적용가능한 필터링

Country Status (6)

Country Link
US (1) US6956515B2 (ko)
KR (1) KR100984654B1 (ko)
AU (1) AU2003280465A1 (ko)
BR (1) BR0312079A (ko)
IL (1) IL165336A0 (ko)
WO (1) WO2004004120A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100826401B1 (ko) * 2005-12-02 2008-05-02 삼성전기주식회사 Ｌｅｄ 백라이트 장치
KR100912090B1 (ko) * 2007-02-14 2009-08-13 삼성전자주식회사 디지털-아날로그 변환기 및 디지털-아날로그 변환방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7075475B1 (en) * 2004-08-13 2006-07-11 National Semiconductor Corporation Correlated double sampling modulation system with reduced latency of reference to input
KR100673483B1 (ko) * 2004-11-25 2007-01-24 한국전자통신연구원 멀티플라잉 디지털-아날로그 변환기 및 이를 이용하는다중 경로 파이프 라인 아날로그-디지털 변환기
US7400362B1 (en) * 2004-12-16 2008-07-15 Cirrus Logic, Inc. Method and apparatus to interface video signals to a decoder to compensate for droop
JP2006303671A (ja) * 2005-04-18 2006-11-02 Digian Technology Inc 積分器およびそれを使用する巡回型ａｄ変換装置
KR100794310B1 (ko) * 2006-11-21 2008-01-11 삼성전자주식회사 스위치드 커패시터 회로 및 그것의 증폭 방법
US7564709B2 (en) * 2006-12-13 2009-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for utilizing DRAM components in a system-on-chip
US7863909B2 (en) * 2008-03-04 2011-01-04 Synaptics Incorporated System and method for measuring a capacitance by transferring charge from a fixed source
IT1394627B1 (it) 2009-06-05 2012-07-05 St Microelectronics Rousset Filtro passabanda a condensatori commutati di tipo tempo-discreto, in particolare per la cancellazione dell'offset e di rumore a bassa frequenza di stadi a condensatori commutati
CN101951709B (zh) * 2010-08-17 2013-03-06 广州市番禺奥莱照明电器有限公司 微波红外感应控制装置的信号处理方法
US8698661B2 (en) * 2012-08-29 2014-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for pulse width modulation digital-to-analog converter
US8698662B2 (en) * 2012-08-29 2014-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for a high resolution digital input class D amplifier with feedback
US10200053B2 (en) * 2016-04-14 2019-02-05 Cirrus Logic, Inc. Magnitude compensation technique for processing single-bit wide data
US9936282B2 (en) * 2016-04-14 2018-04-03 Cirrus Logic, Inc. Over-sampling digital processing path that emulates Nyquist rate (non-oversampling) audio conversion
US10116473B1 (en) * 2017-04-27 2018-10-30 Cirrus Logic, Inc. Controlling noise transfer function of signal path to reduce charge pump noise
US11251802B1 (en) * 2020-08-03 2022-02-15 xMEMS Labs, Inc. Nonlinear digital-to-analog converter
US11271480B2 (en) 2020-08-03 2022-03-08 xMEMS Labs, Inc. Driving circuit with energy recycle capability and method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599573A (en) 1981-10-13 1986-07-08 Intel Corporation Switched capacitor filter utilizing a differential input and output circuit and method
US5184127A (en) * 1991-04-19 1993-02-02 Hughes Aircraft Company Sample-and-hold droop compensator for high speed high resolution analog-to-digital converter
US5495200A (en) * 1993-04-06 1996-02-27 Analog Devices, Inc. Double sampled biquad switched capacitor filter
US5798724A (en) * 1996-02-14 1998-08-25 Harris Corporation Interpolating digital to analog converter architecture for improved spurious signal suppression
US6271784B1 (en) * 1997-08-12 2001-08-07 Analog Devices, Inc. Capacitor-based digital-to-analog converter with continuous time output
EP0967719A1 (en) * 1998-06-26 1999-12-29 STMicroelectronics S.r.l. Circuit device for cancelling glitches in a switched capacitor low-pass filter and corresponding filter
US6011501A (en) * 1998-12-31 2000-01-04 Cirrus Logic, Inc. Circuits, systems and methods for processing data in a one-bit format
JP3762604B2 (ja) * 1999-03-30 2006-04-05 シャープ株式会社 増幅型固体撮像装置
US6215431B1 (en) * 1999-06-01 2001-04-10 Lsi Logic Corporation Droop-free quasi-continuous reconstruction filter interface
JP4119052B2 (ja) * 1999-07-16 2008-07-16 浜松ホトニクス株式会社 光検出装置
US6507303B1 (en) * 2000-05-31 2003-01-14 3Com Corp Direct digital conversion of baseband signals to super-nyquist frequencies
US6340940B1 (en) * 2000-07-18 2002-01-22 Cirrus Logic, Inc. Digital to analog conversion circuits and methods utilizing single-bit delta-SIGMA modulators and multiple-bit digital to analog converters
EP1573420A4 (en) * 2001-07-13 2006-11-15 Cirrus Logic Inc CIRCUITS, SYSTEMS, AND METHODS FOR VOLUME ADJUSTMENT IN 1-BIT FORMAT DIGITAL HIGH FIDELITY SYSTEMS
EP1255386B1 (en) * 2001-12-05 2007-10-24 Agilent Technologies, Inc. Line equaliser for compensation of droop effect
JP3978744B2 (ja) * 2002-07-25 2007-09-19 パイオニア株式会社 デジタルアナログ変換器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100826401B1 (ko) * 2005-12-02 2008-05-02 삼성전기주식회사 Ｌｅｄ 백라이트 장치
KR100912090B1 (ko) * 2007-02-14 2009-08-13 삼성전자주식회사 디지털-아날로그 변환기 및 디지털-아날로그 변환방법

Also Published As

Publication number Publication date
BR0312079A (pt) 2007-05-29
KR100984654B1 (ko) 2010-10-01
IL165336A0 (en) 2006-01-15
WO2004004120A3 (en) 2004-09-23
US20040070528A1 (en) 2004-04-15
AU2003280465A1 (en) 2004-01-19
WO2004004120A2 (en) 2004-01-08
US6956515B2 (en) 2005-10-18

Similar Documents

Publication Publication Date Title
KR100984654B1 (ko) 디지털-아날로그 변환기 시스템에 적용가능한 필터링
US6873276B2 (en) Delta-sigma modulators with improved noise performance
US6956514B1 (en) Delta-sigma modulators with improved noise performance
US7167119B1 (en) Delta-sigma modulators with double sampling input networks and systems using the same
JP4074650B2 (ja) オフセットエラー修正およびそれに同一のものを使用するシステムを用いるサンプル＆ホールド回路および方法
Geerts et al. A 3.3 V 15-bit Delta-Sigma ADC with a Signal Bandwidth of 1.1 MHz for ADSL-applications
Fujimori et al. A 1.5 V, 4.1 mW dual-channel audio delta-sigma D/A converter
Fujimori et al. A 5-V single-chip delta-sigma audio A/D converter with 111 dB dynamic range
KR101248563B1 (ko) 아날로그-디지털 변환을 위한 시그마-델타 변환기들 및 방법들
US7515079B2 (en) Method of controlling delta-sigma modulator and delta-sigma modulator
EP1837996B1 (en) Sigma-Delta modulator
US6509790B1 (en) Switched-capacitor circuits and methods with improved settling time and systems using the same
JP3916721B2 (ja) スイッチト・キャパシタ回路およびスイッチト・キャパシタ回路を用いたデルタ−シグマ変調器
JPWO2013157127A1 (ja) Δς変調器及びδς型ａ／ｄ変換器
EP1076874B1 (en) Method and circuit for compensating the non-linearity of capacitors
JP4662826B2 (ja) スイッチ制御回路、δς変調回路、及びδς変調型ａｄコンバータ
US7068198B2 (en) Double-sampled integrator system and method thereof
JPH11145838A (ja) 半双一次アーキテクチュアを持った二次オーダーの二重サンプル型σδ変調器
WO2013156846A2 (en) Method and apparatus for separating the reference current from the input signal in sigma-delta converter
US6741197B1 (en) Digital-to-analog converter (DAC) output stage
CN108880548B (zh) 经改进低功率切换式电容器积分器、模/数转换器及切换式电容器放大器
US7880653B2 (en) Switched-capacitor circuits, integration systems, and methods of operation thereof
Kim et al. A 2.4 V, 12 mW stereo audio D/A converter with double sampling switching
JP2006191168A (ja) スイッチング増幅回路
KR20230107436A (ko) 델타-시그마 변조기 및 변조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140828

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170629

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee