KR100673483B1 - 멀티플라잉 디지털-아날로그 변환기 및 이를 이용하는다중 경로 파이프 라인 아날로그-디지털 변환기 - Google Patents

멀티플라잉 디지털-아날로그 변환기 및 이를 이용하는다중 경로 파이프 라인 아날로그-디지털 변환기 Download PDF

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Abstract

본 발명의 다중 경로 아날로그 디지털 변환기는 별도의 오프셋 보정회로의 추가 없이, 우수한 오프셋 제거를 달성한다.
다중 파이프 라인 아날로그 디지털 변환기는 아날로그 디지털 변환기 및 멀티 플라잉 디지털 아날로그 변환기를 포함하며, 상기 멀티 플라잉 디지털 아날로그 변환기는 샘플링 구간 동안 증폭기의 동작을 최적화 하거나, 증폭기의 보상 커패시터의 용량을 증가시키거나, 증폭기에 인가되는 바이어스 전류를 조절함으로써 오프셋을 효과적으로 제거할 수 있다.

Description

멀티플라잉 디지털-아날로그 변환기 및 이를 이용하는 다중 경로 파이프 라인 아날로그-디지털 변환기{MULTIPLYING DIGITAL TO ANALOG CONVERTER AND MULTIPATH PIPE LINE ANALOG TO DIGITAL CONVERTER USING THE SAME}
도 1 은 파이프라인 아날로그 디지털 변환기의 개념도이다.
도 2 은 다중 경로 파이프라인 아날로그-디지털 변환기의 개념도이다.
도 3 은 본 발명의 제 1 실시예에 따른 멀티플라잉 아날로그 디지털 변환기의 회로도이다.
도 4 은 본 발명의 제 2 실시예에 따른 멀티플라잉 아날로그 디지털 변환기의 회로도이다.
도 5 은 본 발명의 제 3 실시예에 따른 멀티플라잉 아날로그 디지털 변환기의 회로도이다.
본 발명은 멀티플라잉 디지털-아날로그 변환기(multiplying digital to analog converter)에 관한 것으로서, 특히, 멀티플라잉 디지털-아날로그 변환기를 이용하는 다중 경로 파이프 라인 아날로그-디지털 변환기에 관한 것이다.
다중 경로 파이프 라인 아날로그-디지털 변환기는 하나의 샘플/홀드(S/H) 출력을 각각의 경로로 순차적으로 처리한 후 멀티플렉서(multiplexer: MUX)를 통해 순차적으로 출력함으로써 고속의 동작을 구현하는 장치를 말한다.
이하, 설명의 편의상 멀티플라잉 디지털-아날로그 변환기(multiplying digital to analog converter)를 MDAC로, 아날로그-디지털 변환기(analog to digital converter)를 ADC라 한다.
도 1은 일반적인 파이프라인 ADC의 개념도를 보여준다.
도 1 을 참조하여, 파이프라인 ADC 중 MDAC의 기능에 대해 설명한다.
도 1 에 도시한 바와 같이, 파이프라인 ADC 는 여러 스테이지로 구성되며, 아날로그 입력(AIN)이 각 스테이지(ST1~STk)를 거치면서 디지털신호로 출력 된다. 각 스테이지(ST1~STk) 중 한 스테이지(STi)를 예를 들어 그 구성을 설명하면, 각 스테이지는 그 전단의 아날로그신호(Ri-1)를 입력받아 샘플링하여 홀딩하는 샘플 앤 홀드 증폭기(SHA : 10)와, 상기 샘플 앤 홀드 증폭기(10)에서 샘플링된 아날로그입력(Ri-1)을 디지털신호로 변환하여 출력하는 n-비트 ADSC (sub-ADC)(20)와, 상기 n-비트 ADSC(20)로부터 출력되는 디지털신호를 다시 아날로그 신호로 변환하는 n-비트 DASC(sub-DAC)(30)와, 상기 n-비트 DASC(30)에서 출력되는 아날로그 신호 및 상기 샘플 앤 홀드 증폭기(10)를 통과한 그 전단의 아날로그 신호를 합산하여 다음단 샘플 앤 홀드 증폭기로 입력될 아날로그신호(Ri)를 발생시키는 합산부(40)를 포함한다.
각 스테이지에서 변환하고자 하는 아날로그 디지털 변환 비트가 4 비트인 경 우를 예를 들어 각 스테이지에서의 동작을 설명한다. ADC(20)는 입력 아날로그 신호를 수신하여 4 비트 디지털 신호를 출력하고, 4-비트 DAC(30)가 4-비트 ADC(20)에서 출력된 디지털 신호를 수신하여, 다시 아날로그 신호로 변환한다. 합산부(40)는 상기 샘플 앤 홀드 증폭기(10)로부터 출력되는 아날로그 신호(전단에서 출력된 아날로그 신호)에서 4-비트 DAC(30)로부터 출력되는 아날로그 신호를 감산하고, 감산된 아날로그 신호를 다음단의 아날로그 신호로서 출력한다.
각 스테이지의 구성에서 n-비트 ADC를 제외한 n-비트 DAC, 합산부, 샘플 앤 홀드 증폭기는 일반적으로 멀티 플라잉 디지털 아날로그 변환기(MDAC) 형태로 구성된다. 이 경우는 각 스테이지는 sub ADC와 MDAC로 간단히 구성할 수 있다.
이렇게 다중 파이프 라인 아날로그 디지털 변환기는 각 스테이지에서 아날로그 신호의 일부씩을 디지털 신호로 변환함으로써, 목적하는 신호의 변환을 달성하게 된다.
일반적인 다중 경로 파이프라인 아날로그-디지털 변환기는 도 2 와 같이 표현 될 수 있다.
도 2 의 다중 경로 파이프라인 아날로그-디지털 변환기는 경로 1(path1 : 50) 및 경로 2(path 2: 60) 등 두개의 경로를 갖는 10 bit 다중 경로 파이프 라인 아날로그 디지털 변환기의 개념도를 나타낸다.
도 2 에서 도시한 바와 같이, 다중 경로 파이프라인 아날로그 디지털 변환기는 도 1의 파이프 라인 아날로그 디지털 변환기의 파이프 라인 경로를 2 이상으로 늘린 아날로그 디지털 변환기이다.
다중 경로 파이프라인 아날로그 디지털 변환기에서는 샘플 홀딩 회로를 통해 샘플링 된 신호는 경로 1(path1)과 경로 2(path2)로 교대로 전달되어 처리되므로, 전체 아날로그-디지털 변환기 속도를 결정 짓는 각 스테이지의 MDAC 블록의 동작 속도를 단일 경로를 사용할 때 보다 2배 느리게 동작시켜도 동일한 데이터의 처리를 달성한다.
그러나, 이와 같이, 다중 경로를 사용할 경우 경로간의 상이한 오프셋에 의해 동일한 아날로그 입력에 대한 서로 다른 디지털 값이 출력되어 해상도의 저하를 야기할 수 있다. 따라서, 대부분의 다중 경로 아날로그-디지털 변환기의 경우 경로간의 오프셋 보정을 위한 교정 회로를 채택하고 있다.
교정 회로는 신호가 입력되지 않을 경우에 대한 경로간의 오프셋 차이를 저장한 후, 실제 신호 입력 시 각 경로의 출력에서 오프셋에 해당하는 디지털 값을 더하거나 빼줌으로써 경로간의 오프셋을 보정하게 된다. 즉, 종래의 다중 경로 파이프라인 아날로그-디지털 변환기는 경로간에 DC 오프셋의 크기를 측정하여 회로 동작시 한 쪽 경로에서 측정된 일정량 만큼의 오프셋을 보정하거나 경로간의 코드에 대한 오차를 메모리에 저장하였다가 회로 동작시 오차의 크기를 보정한다. 이러한 보정 방법의 경우 경로간의 오프셋을 측정하는 추가적인 작업과 보정을 위해 요구되는 보정 회로가 추가적으로 요구됨으로써 소요 면적 및 전력 소모 등 소요 비용의 증가를 야기한다.
미국 특허 제 5294926 호는 다중 경로 상에 발생하는 오차 요소들을 캘러브레이션(calibration) 알고리즘을 사용하여 제거하는 방법을 개시하고 있으나, 상기 발명은 캘러브레이션에 대한 많은 부가 회로를 요구하여 많은 소요 비용의 증가를 야기한다.
L. Sumanen 등은 문헌 "A 10 bit 200 MS/s CMOS Parallel A/D converter, IEEE JSSC, Vol. 36, No. 7, pp 1048 ~ 1053, 2001 년 7 월"에서, 다중 경로 아날로그-디지털 변환기에서 오프셋 제거를 위하여 ADC 출력단에 레지스터를 두고, 각 경로의 오프셋을 저장하였다가 해당 오프셋에 해당하는 디지털 값을 ADC 출력에서 보정하는 회로를 개시하고 있으나, 상기 문헌은 오프셋 제거를 위한 회로, 및 오프셋을 측정 제거하는 동작이 별도로 요구된다.
따라서, 본 발명은 상기와 같은 종래 기술의 단점을 극복한 다중 경로 파이프라인 아날로그-디지털 변환기를 제공한다.
본 발명은 각 경로에서 발생하는 오프셋을 효과적으로 제거할 수 있는 고속 고 해상도 아날로그-디지털 변환기를 제공한다.
상기 종래 기술의 문제점을 해결하기 위해, 본 발명은 다중 파이프라인 아날로그 디지털 변환기에 있어서, 각 스테이지를 구성하는 멀티플라잉 디지털 아날로그 변환기(MDAC)를 개선함으로써, 본 발명의 목적을 달성하였다.
본 발명은 클럭 신호에 따라 MDAC 회로에 사용되는 증폭기의 동작점에 변화를 주어 다중 경로에서 발생하는 오프셋을 효과적으로 제거하는 신규한 MDAC 를 제공한다.
본 발명의 다중 파이프 라인 아날로그 디지털 변환기는 복수의 스테이지를 포함하며, 각 스테이지는 멀티플라잉 디지털 아날로그 변환기 및 아날로그 디지털 변환기를 포함한다. 아날로그 디지털 변환기의 각 스테이지는 비트수는 전체 비트수와, 전력 소모, 선형성 등을 고려하여 결정될 수 있다.
본 발명의 하나의 특징에 따른 멀티 플라잉 디지털 아날로그 변환기는 병렬로 연결되는 다수의 커패시터를 포함하며, 샘플링 기간 동안 제 1 신호를 상기 커패시터에 인가하고, 증폭 기간 동안 제 2 신호를 상기 커패시터에 인가하는 디지털 아날로그 변환 부; 및 상기 디지털 아날로그 변환부에 전기적으로 연결되는 제 1 증폭기; 상기 제 1 증폭기에 전기적으로 연결되는 제 2 증폭기; 및 상기 제 2 증폭기의 입력단 및 출력단 사이에 전기적으로 연결되고, 샘플링 기간 동안 오프되고, 증폭 기간동안 온되는 제 1 스위치를 포함하는 증폭부를 포함한다.
본 발명의 또 다른 특징에 따른 멀티 플라잉 디지털 아날로그 변환기는 병렬로 연결되는 다수의 커패시터를 포함하며, 샘플링 기간 동안 제 1 신호를 상기 커패시터에 인가하고, 증폭 기간 동안 제 2 신호를 상기 커패시터에 인가하는 디지털 아날로그 변환 부; 및 상기 디지털 아날로그 변환부에 전기적으로 연결되는 제 1 증폭기, 상기 제 1 증폭기에 전기적으로 연결되는 제 2 증폭기, 상기 제 2 증폭기의 입력단 및 출력단 사이에 전기적으로 연결되는 제 1 커패시터, 상기 제 1 커패시터의 양 단에 연결되는 제 2 커패시터, 상기 제 1 커패시터 및 제 2 커패시터 사이에 연결되고, 샘플링 기간동안 온되고, 증폭 기간동안 오프되는 제 1 스위치를 포함하는 증폭부를 포함한다.
본 발명의 또 다른 특징에 따른 멀티 플라잉 디지털 아날로그 변환기는 병렬로 연결되는 다수의 커패시터를 포함하며, 샘플링 기간 동안 제 1 신호를 상기 커패시터에 인가하고, 증폭 기간 동안 제 2 신호를 상기 커패시터에 인가하는 디지털 아날로그 변환 부; 및 상기 디지털 아날로그 변환부에 전기적으로 연결되는 제 1 증폭기, 상기 제 1 증폭기에 전기적으로 연결되는 제 2 증폭기, 상기 제 1 증폭기 및 제 2 증폭기의 일측에 전기적으로 연결되어, 상기 제 1 증폭기 및 제 2 증폭기의 전류를 조절하는 바이어스 입력단을 포함하는 증폭부를 포함한다.
본 발명의 또 다른 특징에 따른 다중 파이프라인 디지털 아날로그 변환기는 복수의 스테이지를 포함하며, 각 스테이지는 아날로그 디지털 변환기 및 본 발명의 특징에 따른 멀티 플라잉 디지털 아날로그 변환기를 포함한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있는 바, 여기에서 설명하는 실시예에 한정되지 않는다.
도 3 은 본 발명의 제 1 실시예에 따른 멀티플라잉 아날로그 디지털 변환기(이하, 'MDAC'라 한다)의 회로도이다.
도 3 에 개시된 MDAC 회로는 본 발명의 다중 경로 파이프라인 ADC 의 한 스테이지에 포함되는 MDAC에 대한 것이며, 다른 스테이지의 MDAC 에서도 동일하므로, 각 스테이지의 MDAC 에 대한 구체적인 설명은 생략한다.
이하, 도 3 을 참조하여, 본 발명의 제 1 실시예에 따른 MDAC에 대하여 설명 한다.
도 3 을 참조하면, 본 발명의 제 1 실시예의 MDAC 는 DAC 부(100)와 증폭부(200)를 포함한다. DAC 부(100)는 제 1 커패시터 어레이(capacitor array)(C1~CN: 110), 제 2 커패시터 어레이(C1B~CBN: 120), 제 1 선택회로(S1~S N), 제 2 선택회로(S1B~SNB)를 포함하고, 증폭부(200)는 제 1 증폭기(A1), 제 2 증폭기(A2), 보상 커패시터(CC, CCB), 피드백 커패시터(CF, CFB), 스위치(SW3 , SW3B, SW4, SW4B, SW5)를 포함한다.
일반적으로, n 비트 MDAC 를 구성하기 위해서는 2n개의 커패시터를 필요로 한다. 따라서, 본 발명의 제 1 실시예에서 사용되는 커패시터 어레이의 커패시터의 개수 N 은 2n 을 의미하며, 여기서 n 은 각 스테이지에서 변환될 디지털 신호의 비트 수 이다.
본 발명의 제 1 실시예의 MDAC 의 DAC 부(100)를 살펴보면, 제 1 커패시터 어레이(110)를 구성하는 커패시터들(C1~CN)은 그 일단이 각각의 제 1 선택 회로(S1~SN)에 접속되어 있다. 한편, 제 2 커패시터 어레이(120)를 구성하는 커패시터들 (C1B~CBN) 은 그 일단이 각각의 제 2 선택회로(S1B~SNB)에 접속되어 있다. 또한, 제 1 커패시터 어레이(110) 및 제 2 커패시터 어레이(120)는 그 타단이 제 1 증폭기(A1)의 입력단에 연결되고, 제 1 증폭기(A1)의 출력단은 제 2 증폭기(A2)의 입력단 과 직렬 연결된다.
각 제 1 선택회로(S1~SN)는 스위치(SW1) 및 스위치(SW2)를 포함하며, 클럭 신호를 받아 샘플링 주기동안 아날로그 입력 전압 VIN+ 을 스위치(SW1)를 통해 제 1 커패시터 어레이(110)에 인가하고, 홀딩 주기 동안 부 아날로그 디지털 컨버터(이하, 'sub-ADC'라 함)로부터 n 비트 디지털 신호를 입력 받아, 그 디지털 신호에 따라, 포지티브 기준 전압 VREF+ 또는 네거티브 기준 전압 VREF-를 스위치(SW2 )를 통해 제 1 커패시터 어레이(110)에 인가한다. 이때, 디지털 신호가 '1' 인 경우, 포지티브 기준 전압 VREF+이 제 1 커패시터 어레이(110)에 인가되고, 디지털 신호가 '0'인 경우, 네거티브 기준 전압 VREF-이 제 1 커패시터 어레이(110)에 인가된다.
제 2 선택회로는 그 대칭되는 제 1 선택회로와 동일하게 연결되어 동작된다.
다만, 디지털 신호가 '1' 인 경우, 네거티브 기준 전압 VREF-이 제 1 커패시터 어레이에 인가되고, 디지털 신호가 '0'인 경우, 포지티브 기준 전압 VREF+이 제 1 커패시터 어레이에 인가된다.
본 발명의 제 1 실시예의 MDAC 의 증폭부(200)를 살펴보면, 스위치 (SW3)의 일단은 제 1 커패시터 어레이(110)의 타단 및 제 1 증폭기(A1)의 입력단에 연결되고, 스위치 (SW3)의 타단은 스위치 (SW4)의 일단 및 제 1 증폭기의 출력단에 연결된다. 스위치 (SW4)의 타단은 보상 커패시터 (CC)의 일단에 연결되고, 보상 커패시터 (CC)의 타단은 제 2 증폭기의 출력단에 연결된다. 피드백 커패시터 (CF)는 스위치 (SW3)의 일단 및 보상 커패시터(CC)의 타단에 연결된다.
스위치 (SW3B), 스위치(SW4B), 보상 커패시터 (CCB) 및 피드백 커패시터 (CFB)는 그 대칭되는 스위치 (SW3), 스위치(SW4), 보상 커패시터 (CC) 및 피드백 커패시터 (CFB)와 동일하게 연결된다.
본 발명의 제 1 실시예의 MDAC 동작을 클럭의 홀딩 주기(Φ1 ) 및 샘플링 주기(Φ2 ) 로 나누어 설명한다.
클럭의 샘플링 주기 Φ2 동안 제 1 커패시터 어레이(110)는 제 1 선택회로의 스위치(SW1)를 통해 전 스테이지의 출력 전압 VIN + 에 연결되고, 전 스테이지의 출력 전압 VIN + 를 저장한다. 이때, 스위치(SW2)는 턴 오프 되어, 제 1 커패시터어레이(110)는 VREF + 또는 VREF -와 차단되고, 제 1 커패시터 어레이(110)의 반대쪽 단자에 제 1 오프셋 전압 VOS1이 인가된다. 동시에, 스위치 (SW3), 스위치 (SW5) 는 연결되고, 스위치 (SW4) 는 오프된다.
클럭의 홀딩 주기 Φ1 동안 제 1 커패시터 어레이(110)는 제 1 선택회로의 스위치(SW1)는 전압 VIN + 로부터 스위치(SW2)로 연결되고, 동시에 스위치(SW2)는 기준 전압 VREF + 또는 VREF -와 연결된다. 이때 제 1 커패시터 어레이(110)의 각 커패시터가 기준전압 VREF + 또는 VREF - 중 어느 전압으로 연결될지 여부는 sub-ADC의 디지털 출력 값으로부터 결정된다. 이 때, 스위치 (SW3) 는 오프되고, 스위치 (SW4) 는 연결된다.
증폭기 출력단의 출력 값은 제 1 커패시터 어레이(110)와 피드백 커패시터(CF) 간의 전하분배 (charge redistribution)에 의해 나타난다. 본 발명의 제 1 실시예에서, 보상 커패시터(CC)는 다단 증폭기에서 위상 마진을 확보함으로써 루프의 안정도를 유지한다.
이하, 본 발명의 제 1 실시예의 MDAC의 동작을 전하 분배에 의한 수식을 통해 설명한다. 이때, 커패시터 어레이의 모든 커패시터 값이 C로 동일하다고 가정한다.
도 3 에서 알 수 있는 바와 같이, 본 발명의 제 1 실시예의 MDAC 은 샘플링 주기 동안 스위치 (SW4, SW4B)를 차단하므로, 제 1 증폭기의 입력단에 존재하는 오프셋 전압만을 피드백하여 커패시터 어레이에 저장하여, 제 1 증폭기의 입력단에 존재하는 오프셋 전압만을 제거한다. 따라서, 샘플링 주기 Φ2 동안 커패시터 어레이에 샘플링된 전하 Q2는 하기 수학식 1 과 같이 전개 된다.
Q2 = (VOS1 - VIN)NC + VOS1CF
여기서, VIN은 입력 전압이고, N 은 커패시터 어레이의 커패시터의 개수이고, VOS1는 제 1 오프셋 전압이고, CF는 피드백 커패시터이다.
그리고, 홀딩 주기 Φ1 동안 커패시터 어레이와 피드백 커패시터 CF 에 저장되는 전하 Q1은 하기 수학식 2 와 같이 전개된다.
Q1 = (VX - VOUT)CF + (VX - VREF )MC + (VX + VREF)(N-M)C
= (VX - VOUT)CF + VX NC + VREF (N-2M)C
= VX (NC + CF) + VREF (N-2M)C - VOUT C F
여기서, VX는 커패시터 어레이의 출력단의 전압이고, VOUT는 MDAC 의 출력단의 전압이고, VREF는 기준 전압이고, M 은 VREF - 에 연결된 커패시터 어레이의 커패시터의 개수로서, 0≤M≤N이다.
각 위상에서 전하는 동일하므로, Q1 = Q2 이고, 따라서, 수학식 1 및 수학식 2 로부터 하기 수학식 3 이 얻어진다.
VINNC =VOS1(NC + CF) - VX(NC + CF) - VREF (N-2M)C + VOUTCF
한편, 출력 전압 VOUT은 하기 수학식 4 와 같이 표현된다.
VOUT = -[(VX -VOS1)A1 - VOS2]A2 = -(VX -VOS)A
여기서, A = A1×A2 이고, VOS = (VOS1 + VOS2/A 1 )로 한다.
따라서, 수학식 4 로부터, 전압 VX 는 하기 수학식 5 와 같이 구해질 수 있다.
VX = - VOUT /A + VOS
제 1 증폭기 및 제 2 증폭기로 이루어진 본 발명의 제 1 실시예의 다단 증폭기의 이득 A 가 충분히 크다고 가정하면, VX = VOS이므로, 이를 수학식 3 에 대입하여 MDAC 의 출력 전압을 구하면, 수학식 6 과 같다.
VOUT = [VINNC - VOS1(NC + CF) + VOS(NC + CF ) + VREF(N-2M)C]/CF
= [VINNC + (VOS- VOS1)(NC + CF) + VREF(N-2M)C]/C F
= [VIN - VREF(2M/N - 1)]×NC/CF + (VOS -VOS1)(NC+C F)/CF
이때, VOS = (VOS1 + VOS2/A1 )이므로, 제 1 증폭기의 이득 A1을 충분히 크게 설정한다면, VOS2/A1은 O으로 사라지고, VOS = (VOS1 + VOS2 /A1 )≒ VOS1이 되므로, 수학식 6 에서 (VOS -VOS1)(NC+CF)/CF 항이 소거 되므로, 오프셋 전압의 영향이 제거됨을 알 수 있다.
즉, 다단 증폭기에서 제 1 증폭기의 이득 A1을 크게 함으로써 오프셋 전압의 영향을 제거할 수 있음을 알 수 있다.
본 발명의 제 1 실시예는 2단으로 구성된 증폭기에서 제 1 증폭기만을 사용하여 오프셋을 제거함으로써 샘플링과 홀딩 주기에서 변화하는 피드백 루프 특성을 모두 만족하도록 다단 증폭기의 설계가 가능하다. 즉, 상대적으로 증폭기의 부하가 작고 피드백 이득이 높은 샘플링 주기 동안은 제 1 증폭기만으로 루프를 구성함으로써 높은 위상 여유를 확보하면서 오프셋을 저장하고, 부하가 증가하고 피드백 이득이 낮으면서 높은 이득을 요구하는 홀딩 주기에서는 제 1 증폭기와 제 2 증폭기를 모두 동작시킴으로써 높은 이득의 동작을 가능하게 한다. 샘플링 주기 동안에는 실제적으로 동작을 하지 않는 제 2 증폭기의 전류를 일부 혹은 전부 차단함으로써 전력소모의 최소화가 가능하다.
이를 위하여, 본 발명의 제 1 실시예의 MDAC 는 다단 증폭기의 여유 보상을 위한 보상 커패시터(CC)를 샘플링 기간 동안 스위치(SW4)를 오프시켜 차단함으로써, 샘플링 기간 동안 단일 단으로 피드백 루프를 구성하게 하여, 제 1 증폭기의 동작을 극대화한다. 또한, 샘플링 시 오프셋의 소거를 위해 다단 증폭기의 첫번째 단 증폭기만을 사용함으로써, 위상 여유를 충분히 갖는 설계가 가능해진다.
따라서, 본 발명의 제 1 실시예의 MDAC 회로는 증폭기 오프셋 전압에 영향을 받지 않게 되어, 그 출력 전압은 하기 수학식 7과 같게 된다.
VOUT = [VIN - VREF(2M/N - 1)]×NC/CF
상기 수학식 7 에서 알수 있는 바와 같이, 제 1 실시예의 MDAC 는 sub-ADC의 디지털 출력으로 결정되는 N 및 M 값에 따라 입력 VIN에서 VREF(2M/N-1)의 값을 뺀 후 NC/CF 만큼 증폭하는 기능을 수행함을 알 수 있다.
본 발명의 제 1 실시예의 MDAC 의 동작은 제 1 커패시터 어레이(110), 제 1 선택회로, 스위치(SW3), 스위치(SW4), 보상 커패시터(CC)를 중심으로 설명되었으나, 이와 각각 대응되는 제 2 커패시터 어레이(120), 제 2 선택회로, 스위치(SW3B), 스위치(SW4B), 보상 커패시터(CCB) 역시 동일하게 동작하므로 본 발명의 명세서에서는 생략하였다.
이하, 도 4 을 참조하여, 본 발명의 제 2 실시예에 따른 멀티플라잉 아날로그 디지털 변환기에 대하여 설명한다.
도 4 은 본 발명의 제 2 실시예에 따른 MDAC의 회로도이다.
도 4 로부터 알 수 있는 바와 같이, 본 발명의 제 2 실시예에 따른 MDAC의 구성은 DAC 부(100)는 제 1 실시예의 DAC 부(100)와 동일하므로, 설명을 생략한다.
본 발명의 제 2 실시예의 MDAC 의 증폭부(300)는 제 1 증폭기(A1), 제 2 증폭기(A2), 제 1 보상 커패시터(CC1, CCB1), 제 2 보상 커패시터(CC2, C CB2), 피드백 커패시터 (CF, CFB), 스위치(SW3, SW3B, SW4, SW 4B, SW5)를 포함한다.
MDAC 증폭부(300)에서, 스위치(SW3)의 일단은 제 1 커패시터 어레이(110) 및 제 1 증폭기(A1)의 입력단에 연결되고, 스위치(SW3)의 타단은 제 2 증폭기(A2)의 출력단에 연결된다. 스위치(SW4)의 일단은 제 1 증폭기(A1)의 출력단 및 제 1 보상 커패시터(CC1)의 일단에 연결되고, 스위치(SW4)의 타단은 제 2 보상 커패시터(CC2 )의 일단에 연결된다. 제 1 보상 커패시터(CC1)는 일단이 제 2 증폭기(A2)의 입력단에 연결되고, 타단이 제 2 증폭기(A2)의 출력단에 연결된다. 제 2 보상 커패시터(CC2)는 일단이 스위치(SW4)의 타단에 연결되고, 제 2 보상 커패시터(CC2)의 타단은 제 2 증폭기(A2)의 출력단, 스위치(SW3)의 타단에 연결된다. 피드백 커패시터(CF)는 일단이 스위치(SW3)의 일단에 연결되고, 타단이 스위치(SW3)의 타단에 연결된다.
이상, 제 1 보상 커패시터(CC1), 제 2 보상 커패시터(CC2), 피드백 커패시터 (CF), 스위치(SW3, SW4)의 연결구조에 대하여 설명하였으나, 그 대응 되는 제 1 보상 커패시터(CCB1), 제 2 보상 커패시터(CCB2), 피드백 커패시터 (CFB), 스위치(SW3B, SW4B) 역시 동일하게 연결된다.
본 발명의 제 2 실시예의 MDAC의 동작을 구체적으로 살펴본다.
본 발명의 제 2 실시예의 MDAC 의 DAC 부(100)는 제 1 실시예의 DAC 부(100)와 동일하게 동작하므로, 증폭부(300)를 중심으로 설명한다.
클럭의 샘플링 주기 Φ2 동안, 제 1 선택회로를 통해 입력 전압 VIN + 을 제 1 커패시터 어레이(110)에 저장한다. 이때, 스위치 (SW3), 스위치 (SW4), 스위치 (SW5) 가 턴온된다.
클럭의 홀딩 주기 Φ1 동안 제 1 선택회로를 통해, 입력 전압 VIN + 이 차단되고, 기준 전압 VREF + 또는 VREF -과 연결된다. 이때 커패시터 어레이의 각 커패시터가 기준전압 VREF +, 또는 VREF -중 어느 전압으로 연결될지 여부는 sub-ADC의 디지털 출력 값으로부터 결정된다. 동시에, 스위치 (SW3) 및 스위치 (SW4) 는 턴 오프 된다.
이하, 본 발명의 제 2 실시예의 MDAC의 동작을 전하 분배에 의한 수식을 통해 설명한다.
본 발명의 제 2 실시예의 MDAC 의 경우, 샘플링(Φ2)시 증폭기의 출력단을 스위치 (SW3, SW3B)를 통해 입력단으로 피드백 시켜 오프셋을 저장한다. 이경우 샘플링 주기 동안 커패시터열에 샘플링된 전하 Q2는 하기 수학식 8 과 같이 전개 된다.
Q2 = [(VCM + VOS - VIN +) - (VCM - VIN -)] × NC
= (VOS - VIN ) NC
샘플링 기간 및 홀딩 기간동안의 동작은 본 발명의 제 1 실시예에서와 동일하게 동작하므로, 수학식 2 내지 수학식 5 를 동일하게 적용할 수 있다.
따라서, 본 발명의 제 2 실시예예서, MDAC 의 출력은 하기 수학식 9 과 같이 전개될 수 있다.
VOUT = {[ VIN N + VREF (N-2M)] × C + VOS CF }/CF
= [VIN - VREF×(2M/N - 1)] ×(NC/CF) + VOS
수학식 9 을 수학식 6 과 비교해 보면, 여전히 일정한 부분의 오프셋이 존재하나, 오프셋 전압이 증폭되지 않음을 알 수 있다.
한편, 본 발명의 제 2 실시예에서는, 도 4 에서 볼 수 있는 바와 같이, 위상 보정을 위한 보상 커패시터는 제 1 보상 커패시터(CC1, CCB2) 및 제 2 보상 커패시터(CC2, CCB2)를 포함한다. 제 1 보상 커패시터(CC1, CCB2) 및 제 2 보상 커패시터(CC2, CCB2)는 병렬로 연결되며, 스위치(SW4)를 통해 제 2 보상 커패시터(CC2, CCB2 )의 연결이 제어되어, 보상 커패시터의 크기가 각 위상에서 달라지도록 스위칭된다.
즉, 본 발명의 제 2 실시예의 MDAC 는 위상 보정을 위한 커패시터의 크기를 각 위상에서 달라지도록 스위칭하는 구조이다. 따라서, 본 발명의 제 2 실시예의 MDAC 는 각 위상에서 달라지는 루프 특성을 모두 만족하도록 증폭기의 설계가 가능하다.
구체적으로, 피드백 인자가 낮은 증폭 주기(홀딩 주기) 동안은 스위치 SW4, SW4B를 차단하여, 위상 보정용 커패시터의 용량을 작게하여 높은 주파수 응답을 갖도록 함으로써, 동작 속도를 높이고, 단위-이득 궤환을 갖게 될 경우에는 스위치 SW4, SW4B를 턴온 시켜, 증폭기의 주파수 특성이 낮아지게 하여 위상 여유를 보장할 수 있게 된다.
이하, 도 5 을 참조하여, 본 발명의 제 3 실시예에 따른 멀티플라잉 아날로그 디지털 변환기에 대하여 설명한다.
도 5 은 본 발명의 제 3 실시예에 따른 MDAC의 회로도이다.
도 5 로부터 알 수 있는 바와 같이, 본 발명의 제 3 실시예에 따른 MDAC의 구성은 DAC 부(100)는 제 1 실시예의 DAC 부(100)와 동일하므로, 설명을 생략한다.
본 발명의 제 3 실시예의 MDAC 의 증폭부(400)는 제 1 증폭기(A1), 제 2 증폭기(A2), 보상 커패시터(CC, CCB), 피드백 커패시터 (CF, CFB), 스위치(SW3, SW3B, SW4), 바이어스 콘트롤 선(410)을 포함한다.
MDAC 증폭부(400)에서, 스위치(SW3)의 일단은 제 1 커패시터 어레이(110) 및 제 1 증폭기(A1)의 입력단에 연결되고, 스위치(SW3)의 타단은 제 2 증폭기(A2 )의 출력단에 연결된다. 보상 커패시터(CC)는 일단이 제 2 증폭기(A2)의 입력단에 연결되고, 타단이 제 2 증폭기(A2)의 출력단에 연결된다. 피드백 커패시터(CF)은 제 1 증폭기(A1)의 입력단 및 제 2 증폭기(A2)의 출력단에 연결된다. 바이어스 콘트롤 선(410)은 제 1 증폭기(A1) 및 제 2 증폭기(A2)의 일측에 연결된다.
이상, 스위치(SW3), 보상 커패시터(CC) 및 피드백 커패시터(CF)의 연결구조에 대하여 설명하였으나, 그 대응되는 스위치(SW3B), 보상 커패시터(CCB) 및 피드백 커패시터(CFB) 역시 동일한 방식으로 연결된다.
본 발명의 제 3 실시예의 MDAC의 동작을 구체적으로 살펴본다.
본 발명의 제 3 실시예의 MDAC 의 DAC 부(100)는 제 1 실시예와 동일하게 동작하므로, 증폭부(400)를 중심으로 설명한다.
클럭의 샘플링 주기 Φ2 동안, 제 1 선택회로를 통해 입력 전압 VIN + 을 제 1 커패시터 어레이(110)에 저장한다. 이때, 스위치 (SW3) 및 스위치 (SW4) 가 턴온된다.
클럭의 홀딩 주기 Φ1 동안 제 1 선택회로를 통해, 입력 전압 VIN + 이 차단되고, 기준 전압 VREF + 또는 VREF -과 연결된다. 이때 커패시터 어레이의 각 커패시터가 기준전압 VREF + 또는 VREF - 중 어느 전압으로 연결될지 여부는 sub-ADC의 디지털 출력 값으로부터 결정된다. 동시에, 스위치(SW3) 및 스위치 (SW4) 는 턴 오프 된다.
본 발명의 제 3 실시예에서는 제 1 증폭기(A1) 및 제 2 증폭기(A2) 에 연결된 바이어스 콘트롤 선을 통해, 샘플링 주기 및 홀딩 주기(증폭 주기) 사이에 제 1 증폭기 및 제 2 증폭기에 흐르는 전류를 변화시킨다.
샘플링 주기 및 홀딩 주기(증폭주기)간 흐르는 전류를 변화시킴으로서, 증폭기의 이득을 다르게하여, 각 위상에서 달라지는 루프 특성을 모두 만족하도록 증폭기를 설계할 수 있게 된다.
구체적으로, 피드백 인자가 높은 샘플링 주기 동안 제 1 증폭기의 전류를 감소시키고, 제 2 증폭기의 전류를 증가시켜 위상 여유를 확보할 수 있고, 피드백 인자가 낮은 홀딩 주기 동안 제 1 증폭기의 전류를 증가시키고, 제 2 증폭기의 전류를 감소시켜 동작 속도를 극대화하고 전력 소모를 최소화할 수 있다. 또한, 전류의 용이한 제어를 위해, 제 1 증폭기 또는 제 2 증폭기 중 하나의 증폭기의 전류를 고정하고, 전류가 고정되지 않은 다른 증폭기의 전류를 주기에 따라 변화시킬 수 있다.
이상 살펴본 바와 같이, 본 발명은 별도의 오프셋 보정회로의 추가 없이, 다중 경로 아날로그 디지털 변환기에서 우수한 오프셋 제거를 달성케 한다.
본 발명의 멀티 플라잉 디지털 아날로그 컨버터를 이용하는 아날로그 디지털 변환기는 오프셋 전압을 현저히 제거할 뿐만 아니라, 위상 여유를 충분히 갖는 설계를 가능하게 한다.

Claims (15)

  1. 멀티 플라잉 디지털 아날로그 변환기에 있어서,
    병렬로 연결되는 다수의 커패시터를 포함하며, 샘플링 기간 동안 제 1 신호를 상기 커패시터에 인가하고, 증폭 기간 동안 제 2 신호를 상기 커패시터에 인가하는 디지털 아날로그 변환 부; 및
    상기 디지털 아날로그 변환부에 전기적으로 연결되는 제 1 증폭기,
    상기 제 1 증폭기에 전기적으로 연결되는 제 2 증폭기, 및
    상기 제 2 증폭기의 입력단 및 출력단 사이에 전기적으로 연결되고, 샘플링 기간 동안 오프되고, 증폭 기간동안 온되는 제 1 스위치를 포함하는 증폭부
    를 포함하는 멀티플라잉 디지털 아날로그 변환기.
  2. 제 1 항에 있어서,
    상기 증폭부가
    상기 제 1 증폭기의 입력단 및 출력단 사이에 전기적으로 연결되고, 샘플링 기간 동안 온되고, 증폭 기간 동안 오프되는 제 2 스위치를 추가 포함하는 멀티플라잉 디지털 아날로그 변환기.
  3. 제 2 항에 있어서,
    상기 증폭부가
    상기 제 1 증폭기의 입력단 및 제 2 증폭기의 출력단을 연결하는 루프 상에 위치하는 제 1 커패시터를 추가 포함하는 멀티플라잉 디지털 아날로그 변환기.
  4. 제 3 항에 있어서,
    상기 증폭부가
    상기 제 2 증폭기의 입력단 및 출력단 사이에 연결되고, 상기 제 1 스위치에 의해 온/오프되는 제 2 커패시터를 추가 포함하는 멀티플라잉 디지털 아날로그 변환기.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서,
    상기 샘플링 기간 동안,
    상기 제 1 증폭기만으로 루프를 구성하는 멀티플라잉 디지털 아날로그 변환기.
  6. 삭제
  7. 멀티 플라잉 디지털 아날로그 변환기에 있어서,
    병렬로 연결되는 다수의 커패시터를 포함하며, 샘플링 기간 동안 제 1 신호를 상기 커패시터에 인가하고, 증폭 기간 동안 제 2 신호를 상기 커패시터에 인가하는 디지털 아날로그 변환 부; 및
    상기 디지털 아날로그 변환부에 전기적으로 연결되는 제 1 증폭기,
    상기 제 1 증폭기에 전기적으로 연결되는 제 2 증폭기,
    상기 제 2 증폭기의 입력단 및 출력단 사이에 전기적으로 연결되는 제 1 커패시터,
    상기 제 1 커패시터의 양 단에 연결되는 제 2 커패시터,
    상기 제 1 커패시터 및 제 2 커패시터 사이에 연결되고, 샘플링 기간동안 온되고, 증폭 기간동안 오프되는 제 1 스위치를 포함하는 증폭부;
    를 포함하는 멀티 플라잉 디지털 아날로그 변환기.
  8. 제 7 항에 있어서,
    상기 증폭부가
    상기 제 1 증폭기의 입력단 및 제 2 증폭기의 출력단을 연결하는 루프 상에 위치하는 제 3 커패시터를 추가 포함하는 멀티플라잉 디지털 아날로그 변환기.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 샘플링 기간 동안,
    상기 제 1 스위치를 온시켜, 상기 제 1 커패시터 및 제 2 커패시터를 병렬 연결하고,
    상기 증폭 기간 동안,
    상기 상기 제 1 스위치를 오프시켜, 상기 제 2 커패시터를 차단하고, 제 1 커패시터만을 연결하는 멀티플라잉 디지털 아날로그 변환기.
  10. 삭제
  11. 멀티 플라잉 디지털 아날로그 변환기에 있어서,
    병렬로 연결되는 다수의 커패시터를 포함하며, 샘플링 기간 동안 제 1 신호를 상기 커패시터에 인가하고, 증폭 기간 동안 제 2 신호를 상기 커패시터에 인가하는 디지털 아날로그 변환 부; 및
    상기 디지털 아날로그 변환부에 전기적으로 연결되는 제 1 증폭기,
    상기 제 1 증폭기에 전기적으로 연결되는 제 2 증폭기, 및
    상기 제 1 증폭기 및 제 2 증폭기의 일측에 전기적으로 연결되어, 상기 제 1 증폭기 및 제 2 증폭기의 전류를 조절하는 바이어스 입력단을 포함하는 증폭부;
    를 포함하는 멀티 플라잉 디지털 아날로그 변환기.
  12. 제 11 항에 있어서,
    상기 증폭부가
    상기 제 1 증폭기의 입력단 및 제 2 증폭기의 출력단을 연결하는 루프 상에 위치하는 제 1 커패시터를 추가 포함하는 멀티플라잉 디지털 아날로그 변환기.
  13. 제 11 항 또는 제 12 항에 있어서,
    샘플링 기간동안 상기 제 1 증폭기의 전류를 감소시키고, 상기 제 2 증폭기의 전류를 증가시키고,
    증폭 기간동안 상기 제 1 증폭기의 전류를 증가시키고, 상기 제 2 증폭기의 전류를 감소시키는 멀티플라잉 디지털 아날로그 변환기.
  14. 삭제
  15. 복수의 스테이지를 포함하는 다중 파이프 라인 아날로그 디지털 변환기에 있어서,
    각 스테이지는 아날로그 디지털 변환기 및 멀티플라잉 디지털 아날로그 변환기를 포함하고,
    상기 멀티플라잉 디지털 아날로그 변환기가 제 1 항 내지 제 4 항, 제 7 항, 제 8 항, 제 11 항 또는 제 12 항 중 어느 한 항의 멀티 플라잉 디지털 아날로그 변환기인 다중 파이프 라인 아날로그 디지털 변환기.
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