KR102543614B1 - 연산 증폭기에 대한 오프셋을 제거하는 오프셋 제거 회로 - Google Patents

연산 증폭기에 대한 오프셋을 제거하는 오프셋 제거 회로 Download PDF

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Abstract

연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로는, 연산 증폭기 및 상기 연산 증폭기의 출력 중 적어도 일부를 상기 연산 증폭기의 반전 입력단으로 피드백하는 피드백 회로를 포함하고, 상기 피드백 회로는, 상기 연산 증폭기의 출력단 및 제 1 노드 사이에 위치하는 저항, 상기 제 1 노드 및 그라운드(ground) 사이에 위치하는 커패시터, 상기 연산 증폭기의 출력단 및 상기 저항 사이에 위치하는 제 1 스위치 및 상기 반전 입력단 및 상기 제 1 노드 사이에 위치하는 제 2 스위치를 포함하고, 상기 제 1 스위치 및 상기 제 2 스위치가 (ON)된 상태에서, 상기 저항 및 커패시터에 의해 상기 연산 증폭기의 출력단의 전압이 상기 연산 증폭기의 입력단으로 피드백됨으로써 상기 오프셋 제거를 수행하고, 상기 제 1 스위치가 오프(OFF)되고 상기 제 2 스위치가 (ON)된 상태에서, 상기 커패시터에 저장된 전압을 이용하여 상기 오프셋 제거를 수행한다.

Description

연산 증폭기에 대한 오프셋을 제거하는 오프셋 제거 회로{OFFSET CANCELLATION CIRCUIT FOR OPERATIONAL AMPLIFIER}
본 발명은 연산 증폭기에 대한 오프셋을 제거하는 오프셋 제거 회로에 관한 것이다.
실제 연산 증폭기에서, 입력단에 아무런 신호를 입력하지 않은 경우에도 연산 증폭기의 출력은 0이 되지 않으며, 이 때의 연산 증폭기의 출력을 오프셋(Offset)이라 한다.
도 1은 복수의 연산 증폭기를 포함하는 회로를 도시한다. 여기서, 도 1의 회로는, 연산 증폭기(101)는 이득인 A1인 저잡음 증폭기(Low Noise Amplifier; LNA)이고, 연산 증폭기(102, 103 및 104)는 각각 이득이 A2, A3, A4인 프로그래머블 이득 증폭기(Programmable Gain Amplifier; PGA)일 수 있다.
도 1에 도시된 바와 같이 복수의 연산 증폭기(101, 102, 103 및 104)가 다단으로 연결된 회로에서, 연산 증폭기(101)의 입력단으로 들어가는 신호가 증폭되어 연산 증폭기(104)의 출력단으로 전달된다. 이 때 연산 증폭기(101)의 입력단에서 발생하는 오프셋 신호도 연산 증폭기(104)의 출력단에서는 증폭되어 나타난다.
구체적으로, 연산 증폭기(101)의 입력단에 신호가 들어가지 않는 경우에(VIN=0), 연산 증폭기(104)의 출력단의 전압(V4)은 아래의 수학식 1과 같이 나타날 수 있다.
Figure 112020135124855-pat00001
수학식 1에서 VOS1은 연산 증폭기(101)의 오프셋 전압이고, VOS2은 연산 증폭기(102)의 오프셋 전압이고, VOS3은 연산 증폭기(103)의 오프셋 전압이고, VOS4은 연산 증폭기(104)의 오프셋 전압일 수 있다.
수학식 1에 나타나는 바와 같이, 연산 증폭기(101)의 오프셋 전압(VOS1)은 연산 증폭기(104)의 출력단에서 ((1+A1)×A2×A3×A4))배 증폭되어 나타난다.
따라서, 복수의 연산 증폭기가 다단으로 연결된 회로에서 입력단 측의 오프셋 전압과 같은 불필요한 신호 성분이 과도하게 증폭되어 출력된다.
이와 관련하여, 한국등록특허 제10-1783459호에는 DC 오프셋 제거회로가 개시되어 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 저항 및 커패시터에 의해 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백함으로써 오프셋 제거를 수행하거나, 또는 커패시터에 저장된 전압을 이용하여 오프셋 제거를 수행하는 회로를 제공하고자 한다.
또한, 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 공통 저항 및 공통 커패시터에 의해 복수의 연산 증폭기 중 어느 하나에 대한 오프셋 제거를 수행하는 회로를 제공하고자 한다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 수단으로서, 본 발명의 일 실시예는, 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 연산 증폭기 및 상기 연산 증폭기의 출력 중 적어도 일부를 상기 연산 증폭기의 반전 입력단으로 피드백하는 피드백 회로를 포함하고, 상기 피드백 회로는, 상기 연산 증폭기의 출력단 및 제 1 노드 사이에 위치하는 저항, 상기 제 1 노드 및 그라운드(ground) 사이에 위치하는 커패시터, 상기 연산 증폭기의 출력단 및 상기 저항 사이에 위치하는 제 1 스위치 및 상기 반전 입력단 및 상기 제 1 노드 사이에 위치하는 제 2 스위치를 포함하고, 상기 제 1 스위치 및 상기 제 2 스위치가 ON된 상태에서, 상기 저항 및 커패시터에 의해 상기 연산 증폭기의 출력단의 전압이 상기 연산 증폭기의 입력단으로 피드백됨으로써 상기 오프셋 제거를 수행하고, 상기 제 1 스위치가 OFF되고 상기 제 2 스위치가 ON된 상태에서, 상기 커패시터에 저장된 전압을 이용하여 상기 오프셋 제거를 수행할 수 있다.
일 실시예에서, 상기 커패시터에 저장된 전압은 상기 제 1 스위치 및 상기 제 2 스위치가 ON된 상태에서의 피드백에 기초하여 결정될 수 있다.
일 실시예에서, 상기 제 1 스위치를 OFF함으로써 상기 연산 증폭기의 출력은 피드백되지 않는 것일 수 있다.
본 발명의 다른 실시예는, 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 제 1 연산 증폭기, 상기 제 1 연산 증폭기의 출력을 입력으로 하는 제 2 연산 증폭기 및 상기 제 1 연산 증폭기의 출력 중 적어도 일부를 상기 제 1 연산 증폭기의 반전 입력단으로 피드백하고, 상기 제 2 연산 증폭기의 출력 중 적어도 일부를 상기 제 2 연산 증폭기의 반전 입력단으로 피드백하는 피드백 회로를 포함하고, 상기 피드백 회로는, 상기 제 1 연산 증폭기의 출력단 및 제 2 연산 증폭기의 출력단에 연결된 제 1 노드 및 상기 제 1 및 제 2 연산 증폭기의 반전 입력단에 연결된 제 2 노드 사이에 위치하는 공통 저항 및 상기 제 2 노드 및 그라운드(ground) 사이에 위치하는 공통 커패시터를 포함할 수 있다.
일 실시예에서, 상기 피드백 회로는 상기 공통 저항 및 상기 공통 커패시터를 공유하고, 상기 공유된 공통 저항 및 공통 커패시터에 의해 상기 제 1 및 제 2 연산 증폭기 중 어느 하나에 대한 오프셋 제거를 수행할 수 있다.
일 실시예에서, 상기 피드백 회로는 상기 제 1 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 위치하는 제 1 스위치, 상기 제 1 연산 증폭기의 반전 입력단 및 상기 제 2 노드 사이에 위치하는 제 2 스위치, 상기 제 2 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 위치하는 제 3 스위치 및 상기 제 2 연산 증폭기의 반전 입력단 및 상기 제 2 노드 사이에 위치하는 제 4 스위치를 더 포함할 수 있다.
일 실시예에서, 상기 제 1 및 제 2 스위치가 ON되고 상기 제 3 및 제 4 스위치가 OFF된 상태에서, 상기 공통 저항 및 상기 공통 커패시터에 의해 상기 제 1 연산 증폭기의 출력이 상기 제 1 연산 증폭기의 반전 입력단으로 피드백됨으로써 상기 제 1 연산 증폭기에 대한 오프셋 제거를 수행하고, 상기 제 1 및 제 2 스위치가 OFF되고 상기 제 3 및 제 4 스위치가 ON된 상태에서, 상기 공통 저항 및 상기 공통 커패시터에 의해 상기 제 2 연산 증폭기의 출력이 상기 제 2 연산 증폭기의 반전 입력단으로 피드백됨으로써 상기 제 2 연산 증폭기에 대한 오프셋 제거를 수행할 수 있다.
일 실시예에서, 상기 피드백 회로는 상기 제 1 연산 증폭기의 반전 입력단에 연결되는 제 1 개별 커패시터 및 상기 제 2 연산 증폭기의 반전 입력단에 연결되는 제 2 개별 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 피드백 회로는 상기 제 1 및 제 2 스위치가 ON되고 상기 제 3 및 제 4 스위치가 OFF된 상태 이후 상기 제 1 및 제 2 스위치가 OFF된 상태에서, 상기 제 1 개별 커패시터에 저장된 전압을 이용하여 상기 제 1 연산 증폭기에 대한 오프셋 제거를 수행할 수 있다.
일 실시예에서, 상기 피드백 회로는 상기 제 1 및 제 2 스위치가 OFF되고 상기 제 3 및 제 4 스위치가 ON된 상태 이후 상기 제 3 및 제 4 스위치가 OFF된 상태에서, 상기 제 2 개별 커패시터에 저장된 전압을 이용하여 상기 제 2 연산 증폭기에 대한 오프셋 제거를 수행할 수 있다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본 발명을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 기재된 추가적인 실시예가 존재할 수 있다.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 저항 및 커패시터에 의해 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백함으로써 오프셋 제거를 수행하거나, 또는 커패시터에 저장된 전압을 이용하여 오프셋 제거를 수행할 수 있다.
또한, 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 공통 저항 및 공통 커패시터에 의해 복수의 연산 증폭기 중 어느 하나에 대한 오프셋 제거를 수행할 수 있다.
또한, 불필요한 신호가 피드백됨으로써 노이즈가 발생하고 회로의 동작이 불안정해지는 것을 방지할 수 있다.
또한, 집적 회로의 소형화를 도모할 수 있다.
본 발명의 효과들은 이상에서 언급된 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 복수의 연산 증폭기를 포함하는 회로를 도시한다.
도 2는 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백하는 회로 및 이러한 회로의 주파수 특성을 나타내는 그래프를 도시한다.
도 3은 오프셋 제거의 유무에 따른 주파수 특성을 시뮬레이션한 결과들을 도시한다.
도 4는 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백하는 회로 및 이러한 회로의 주파수 특성을 시뮬레이션한 결과들을 도시한다.
도 5는 본 발명의 일 실시예에 따른 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로의 예시적인 도면이다.
도 6은 본 발명의 일 실시예에 따른 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로의 예시적인 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 명세서 전체에 걸쳐 동일한 도면 부호는 동일한 구성 요소를 지칭하며, "및/또는"은 언급된 구성요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 "제 1," "제 2," 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않으며, 반드시 다른 구성요소를 의미하는 것은 아니다. 예로서, '제1 저항'과 '제2 저항'은 동일한 저항을 의미할 수도 있고, 다른 저항을 의미할 수도 있다.
본 발명의 일 실시예에 따르면, 연산 증폭기에 대한 오프셋 제거를 수행하는 방법의 하나로, 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백하는 피드백 회로를 연결할 수 있다.
도 2의 (a)는 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백하는 회로를 도시한다. 도 2의 (b)는 도 2의 (a)에 도시된 회로의 주파수 특성을 나타내는 그래프를 도시한다.
도 2의 (a)를 참조하면, 피드백 회로의 저항 R 및 커패시터 C는 하이 패스 필터(HPF, High Pass Filter)로 동작한다.
도 2의 (b)를 참조하면, 입력 신호가 하이 패스 필터에 의해 저주파 신호가 필터링되어 출력된다. 이와 같이 연산 증폭기의 출력단의 전압을 입력단으로 피드백함으로써, 직류 오프셋 신호가 증폭되는 것을 방지할 수 있다.
도 3은 오프셋 제거의 유무에 따른 주파수 특성을 시뮬레이션한 결과들을 도시한다.
도 3의 (a)는 연산 증폭기의 이득이 32 dB이고 오프셋 제거를 수행한 경우이고, 도 3의 (b)는 동일한 이득의 연산 증폭기에서 오프셋 제거를 수행하지 않은 경우의 주파수 특성을 시뮬레이션한 결과이다.
도 3의 (a) 및 (b)의 결과를 비교하여 참조하면, 오프셋 제거를 수행함으로써 낮은 주파수 대역에서 이득을 감소시키고, 그 외의 대역에서의 이득은 유지할 수 있다.
도 3의 (d)는 연산 증폭기의 이득이 0 dB이고 오프셋 제거를 수행한 경우이고, 도 3의 (c)에서는 오프셋 제거를 수행하지 않은 경우의 주파수 특성을 시뮬레이션한 결과이다. 도 3의 (c) 및 (d)의 결과를 비교하여 참조하면, 상술한 바와 같이 오프셋 제거를 수행함으로써 낮은 주파수 대역에서 이득을 감소시키고, 그 외의 대역에서의 이득은 유지할 수 있다.
도 4는 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백하는 회로 및 이러한 회로의 주파수 특성을 시뮬레이션한 결과들을 도시한다.
도 4의 (a)는 연산 증폭기(401, 402, 403, 404)가 다단으로 연결된 회로를 도시한 것이다. 예를 들어, 연산 증폭기(401)는 이득이 A1인 저잡음 증폭기이고, 연산 증폭기(402, 403 및 404)는 각각 이득이 A2, A3, A4인 프로그래머블 이득 증폭기일 수 있다.
연산 증폭기(401)의 입력단에 신호가 입력되지 않는 경우에(VIN=0), 각 연산 증폭기(401, 402, 403, 404)의 출력단의 전압은 예를 들어 아래의 수학식 2 내지 수학식 5와 같이 나타날 수 있다.
Figure 112020135124855-pat00002
수학식 2에서 V1은 연산 증폭기(401)의 출력단의 전압이고, A1은 연산 증폭기(401)의 이득이고, VOS1은 연산 증폭기(401)의 오프셋 전압일 수 있다.
Figure 112020135124855-pat00003
수학식 3에서 V2는 연산 증폭기(402)의 출력단의 전압이고, A2는 연산 증폭기(402)의 이득이고, VOS2은 연산 증폭기(402)의 오프셋 전압일 수 있다.
Figure 112020135124855-pat00004
수학식 4에서 V3은 연산 증폭기(403)의 출력단의 전압이고, A3은 연산 증폭기(403)의 이득이고, VOS3은 연산 증폭기(403)의 오프셋 전압일 수 있다.
Figure 112020135124855-pat00005
수학식 5에서 V4는 연산 증폭기(404)의 출력단의 전압이고, A4는 연산 증폭기(404)의 이득이고, VOS4은 연산 증폭기(404)의 오프셋 전압일 수 있다.
도 4의 (b), (c)는 도 4의 (a)에 도시된 회로(402, 403)의 주파수 특성을 시뮬레이션한 결과들을 도시한다. 도 4의 (b), (c)를 참조하면, 낮은 주파수 대역에서 이득은 감소되고, 그 외의 대역에서는 기설정한 이득을 유지하고 있음을 확인할 수 있다.
따라서, 도 4의 (a)에 도시된 회로와 같이 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백함으로써, 회로의 입력단 측의 오프셋 신호가 과도하게 증폭되는 것을 방지할 수 있다.
다만, 연산 증폭기의 입력단으로 입력되는 신호가 있는 경우에는, 연산 증폭기의 출력 전압 중에서 오프셋 전압에 의한 성분뿐 아니라 입력 신호에 의한 성분도 연산 증폭기의 입력단으로 피드백될 수 있다. 이로 인해, 회로의 출력이 불안정해지고 노이즈가 발생하는 문제점이 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위해서, 스위치를 OFF 또는 ON함으로써 연산 증폭기의 출력단의 전압의 피드백 여부를 제어할 수 있는 오프셋 제거 회로를 구현하는 방법을 제공하고자 한다.
이하 첨부된 도면을 참고하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로의 예시적인 도면이다. 도 5는 네 개의 연산 증폭기(501, 502, 503 및 504)가 다단으로 연결된 오프셋 제거 회로(500)를 도시한다. 예를 들어, 연산 증폭기(501)는 저잡음 증폭기이고, 연산 증폭기(502, 503 및 504)는 프로그래머블 이득 증폭기일 수 있다.
도 5를 참조하면, 오프셋 제거 회로(500)는 연산 증폭기(502) 및 연산 증폭기(502)의 입력단 및 출력단에 연결되는 피드백 회로(510)를 포함할 수 있다.
피드백 회로(510)는 연산 증폭기(502)의 출력 중 적어도 일부를 연산 증폭기(502)의 반전 입력단으로 피드백할 수 있다. 피드백 회로(510)는 저항(511), 커패시터(512) 및 하나 이상의 스위치를 포함할 수 있다.
예를 들어, 피드백 회로(510)의 저항(511)은 연산 증폭기(502)의 출력단 및 노드(5a) 사이에 위치하고, 커패시터(512)는 노드(5a) 및 그라운드(ground) 사이에 위치할 수 있다.
피드백 회로(510)는 스위치(513) 및 스위치(514)를 포함할 수 있다. 스위치(513)는 연산 증폭기(502)의 출력단 및 저항(511) 사이에 위치하고, 스위치(514)는 연산 증폭기(502)의 반전 입력단 및 노드(5a) 사이에 위치할 수 있다.
연산 증폭기(502)에 AC 신호가 입력되기 전인 제 1 모드에서 연산 증폭기(502)에 DC 전압인 공통 모드 전압(Common Mode Voltage)가 입력될 수 있다. 이때, 피드백 회로(510)는 예를 들어, 스위치(513) 및 스위치(514)가 ON된 상태에서, 저항(511) 및 커패시터(512)에 의해 연산 증폭기(502)의 출력단의 전압을 연산 증폭기(502)의 입력단으로 피드백함으로써 오프셋 제거를 수행할 수 있다. 이와 동시에 공통 모드 전압에 의해 커패시터(512)가 충전될 수 있다. 예를 들어, 커패시터(512)에 저장되는 전압은 스위치(513) 및 스위치(514)가 ON된 상태에서의 피드백에 기초하여 결정될 수 있다.
커패시터(512)가 충분히 충전되고 연산 증폭기(502)에 AC 신호가 입력되는 제 2 모드 이전에 스위치(513)가 OFF될 수 있다.
즉, 제 1 모드에서는 피드백 회로(510)의 스위치(513) 및 스위치(514)가 ON된 상태이고, 제 2 모드에서 스위치(513)는 OFF되고 스위치(514)는 ON 상태를 유지할 수 있다.
제 2 모드에서 피드백 회로(510)는 예를 들어, 스위치(513)가 OFF되고 스위치(514)가 ON된 상태에서, 커패시터(512)에 저장된 전압을 이용하여 오프셋 제거를 수행할 수 있다.
이때, 스위치(513)를 OFF함으로써 연산 증폭기(502)의 출력이 피드백되지 않을 수 있다. 즉, 스위치(513)가 OFF된 상태에서는 연산 증폭기(502)의 출력단의 전압이 연산 증폭기(502)의 입력단으로 피드백되지 않으므로, 연산 증폭기(502)의 입력 신호의 성분에 기초한 오프셋 제거가 수행되지 않고, 커패시터(512)에 저장된 전압에 기초하여 오프셋 제거가 수행될 수 있다.
따라서, 피드백 회로(510)의 스위치(513)를 OFF하고 커패시터(512)에 저장된 전압을 이용하여 오프셋 제거를 수행함으로써, 입력 신호 성분이 불필요하게 피드백되는 것을 방지할 수 있다.
계속해서 도 5를 참조하면, 오프셋 제거 회로는 연산 증폭기(503) 및 연산 증폭기(503)의 입력단 및 출력단에 연결되는 피드백 회로(520)를 더 포함할 수 있다.
예를 들어, 피드백 회로(520)는, 연산 증폭기(503)의 출력단 및 노드(5b) 사이에 위치하는 저항(521), 노드(5b) 및 그라운드 사이에 위치하는 커패시터(522), 연산 증폭기(503)의 출력단 및 저항(521) 사이에 위치하는 스위치(523) 및 연산 증폭기(503)의 반전 입력단 및 노드(5b) 사이에 위치하는 스위치(524)를 포함할 수 있다.
피드백 회로(510)에 대해 상술한 바와 마찬가지로, 제 1 모드에서 피드백 회로(520)는 스위치(523) 및 스위치(524)가 ON된 상태에서, 저항(521) 및 커패시터(522)에 의해 연산 증폭기(503)의 출력단의 전압을 연산 증폭기(503)의 입력단으로 피드백함으로써 오프셋 제거를 수행할 수 있다. 이때, 공통 모드 전압에 의해 커패시터(522)가 충전될 수 있다.
또한, 제 2 모드에서 피드백 회로(520)는 스위치(523)가 OFF되고 스위치(524)가 ON된 상태에서, 커패시터(522)에 저장된 전압을 이용하여 오프셋 제거를 수행할 수 있다.
도 5에 도시된 오프셋 제거 회로는 연산 증폭기마다 피드백 회로를 각각 연결함으로써, 각 연산 증폭기에 대해 개별적으로 오프셋 제거를 수행할 수 있다. 따라서, 복수의 연산 증폭기를 포함하는 회로에 대한 오프셋 제거를 수행하기 위해서는 각 연산 증폭기에 대응하는 저항 및 커패시터를 포함해야 한다.
피드백 회로에 포함되는 저항 및 커패시터에 의해 이득의 극점(pole)과 영점(zero)이 결정되므로, 연산 증폭기에 대한 오프셋 제거를 수행하기 위해서는 일반적으로 큰 값을 가지는 저항과 커패시터를 이용할 필요가 있다.
이하에서는, 일 실시예로서 복수의 연산 증폭기가 저항 및 커패시터를 공유함으로써 소형화가 가능한 오프셋 제거 회로를 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로의 예시적인 도면이다. 도 6은 네 개의 연산 증폭기(601, 602, 603 및 604)가 다단으로 연결된 오프셋 제거 회로(600)를 도시한다. 예를 들어, 연산 증폭기(601)는 저잡음 증폭기이고, 연산 증폭기(602, 603 및 604)는 프로그래머블 이득 증폭기일 수 있다.
도 6을 참조하면, 오프셋 제거 회로(600)는 연산 증폭기(602), 연산 증폭기(603) 및 피드백 회로(610)를 포함할 수 있다. 연산 증폭기(603)는 연산 증폭기(602)의 출력을 입력으로 할 수 있다.
피드백 회로(610)는 연산 증폭기(602)의 출력 중 적어도 일부를 연산 증폭기(602)의 반전 입력단으로 피드백할 수 있다. 또한, 피드백 회로(610)는 연산 증폭기(603)의 출력 중 적어도 일부를 연산 증폭기(603)의 반전 입력단으로 피드백할 수 있다.
피드백 회로(610)는 하나 이상의 저항, 하나 이상의 커패시터 및 하나 이상의 스위치를 포함할 수 있다. 예를 들어, 피드백 회로(610)는 공통 저항(611), 공통 커패시터(612) 및 스위치(613, 614, 615 및 616)를 포함할 수 있다.
공통 저항(611)은 연산 증폭기(602)의 출력단 및 연산 증폭기(603)의 출력단에 연결된 노드(6a) 및 연산 증폭기(602)의 반전 입력단 및 연산 증폭기(603)의 반전 입력단에 연결된 노드(6b) 사이에 위치할 수 있다. 공통 커패시터(612)는 노드(6b) 및 그라운드(ground) 사이에 위치할 수 있다.
스위치(613)는 연산 증폭기(602)의 출력단 및 노드(6a) 사이에 위치할 수 있다. 스위치(614)는 연산 증폭기(602)의 반전 입력단 및 노드(6b) 사이에 위치할 수 있다. 스위치(615)는 연산 증폭기(603)의 출력단 및 노드(6a) 사이에 위치할 수 있다. 스위치(616)는 연산 증폭기(603)의 반전 입력단 및 노드(6b) 사이에 위치할 수 있다.
피드백 회로(610)는 하나 이상의 개별 커패시터(617, 618)를 더 포함할 수 있다. 개별 커패시터(617, 618)는 각 연산 증폭기(602, 603)의 반전 입력단에 연결될 수 있다. 예를 들어, 개별 커패시터(617)는 연산 증폭기(602)의 반전 입력단에 연결되고, 개별 커패시터(618)는 연산 증폭기(603)의 반전 입력단에 연결될 수 있다.
도 5의 오프셋 제거 회로(500)와 달리 도 6의 오프셋 제거 회로(600)는 연산 증폭기(602) 및 연산 증폭기(603)가 공통 저항(611) 및 공통 커패시터(612)를 공유할 수 있다. 공유된 공통 저항(611) 및 공통 커패시터(612)에 의해, 연산 증폭기(602, 603) 중 어느 하나에 대한 오프셋 제거를 수행할 수 있다.
연산 증폭기(602) 및 연산 증폭기(603)에 AC 신호가 입력되기 전인 제 1 모드에서 연산 증폭기(602) 및 연산 증폭기(603)에 DC 전압인 공통 모드 전압이 입력될 수 있다.
제 1 모드에서 피드백 회로(610)는 스위치(613, 614)가 ON되고 스위치(615, 616)가 OFF된 상태에서, 공통 저항(611) 및 공통 커패시터(612)에 의해 연산 증폭기(602)의 출력을 연산 증폭기(602)의 반전 입력단으로 피드백함으로써, 연산 증폭기(602)에 대한 오프셋 제거를 수행할 수 있다.
피드백 회로(610)는 스위치(613, 614)가 OFF되고 스위치(615, 616)가 ON된 상태에서, 공통 저항(611) 및 공통 커패시터(612)에 의해 연산 증폭기(603)의 출력을 연산 증폭기(603)의 반전 입력단으로 피드백함으로써, 연산 증폭기(603)에 대한 오프셋 제거를 수행할 수 있다.
예를 들어, 피드백 회로(510)는 제 1 모드의 제 1 시간 구간에서, 스위치(613) 및 스위치(614)가 ON되고, 스위치(615) 및 스위치(616)가 OFF된 상태에서, 공통 저항(611) 및 공통 커패시터(612)에 의해 연산 증폭기(602)의 출력단의 전압을 연산 증폭기(602)의 입력단으로 피드백함으로써 오프셋 제거를 수행할 수 있다. 이때, 스위치(615) 및 스위치(616)가 OFF된 상태이므로, 연산 증폭기(603)의 출력단의 전압은 피드백되지 않는다. 이와 동시에 공통 모드 전압에 의해 개별 커패시터(617)가 충전될 수 있다.
또한, 피드백 회로(510)는 제 1 모드의 제 2 시간 구간(예컨대, 제 1 시간 구간 이후의 시간 구간)에서, 스위치(615) 및 스위치(616)가 ON되고, 스위치(613) 및 스위치(614)가 OFF된 상태에서, 공통 저항(611) 및 공통 커패시터(612)에 의해 연산 증폭기(603)의 출력단의 전압을 연산 증폭기(603)의 입력단으로 피드백함으로써 오프셋 제거를 수행할 수 있다. 이때, 스위치(613) 및 스위치(614)가 OFF된 상태이므로, 연산 증폭기(602)의 출력단의 전압은 피드백되지 않는다. 이와 동시에 공통 모드 전압에 의해 개별 커패시터(618)가 충전될 수 있다.
개별 커패시터(617) 및 개별 커패시터(618)가 충분히 충전되고 연산 증폭기(602)에 AC 신호가 입력되는 제 2 모드 이전에 스위치(613, 614, 615, 616)가 OFF될 수 있다. 제 2 모드에서눈 개별 커패시터(617) 및 개별 커패시터(618)에 의해 연산 증폭기(602) 및 연산 증폭기(603)에 대한 오프셋 제거가 수행될 수 있다.
예를 들어, 제 2 모드에서 피드백 회로(610)는 스위치(613, 614)가 OFF된 상태에서, 개별 커패시터(617)에 저장된 전압을 이용하여 연산 증폭기(602)에 대한 오프셋 제거를 수행할 수 있다.
또한, 피드백 회로(610)는 스위치(615, 616)가 OFF된 상태에서, 개별 커패시터(618)에 저장된 전압을 이용하여 연산 증폭기(603)에 대한 오프셋 제거를 수행할 수 있다.
이득의 극점 및 영점을 결정하는 공통 저항(611) 및 공통 커패시터(612)와 달리, 개별 커패시터(617, 618)는 전압을 저장하는 역할을 수행하기 위한 것이므로 큰 값을 가지지 않아도 된다.
따라서, 복수의 연산 증폭기를 포함하는 오프셋 제거 회로(600)에 있어서, 큰 값을 가지는 공통 저항(611) 및 공통 커패시터(612)를 공유함으로써, 비교적 작은 공간을 활용하여 오프셋 제거를 수행할 수 있다. 이를 통해 집적 회로의 소형화를 도모할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
500: 오프셋 제거 회로 600: 오프셋 제거 회로
510, 520: 피드백 회로 610: 피드백 회로
511: 저항 611: 공통 저항
512: 커패시터 612: 공통 커패시터
513, 514: 스위치 613, 614, 615, 616: 스위치
5a, 5b: 노드 6a, 6b: 노드
617, 618: 개별 커패시터

Claims (10)

  1. 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서,
    연산 증폭기; 및
    상기 연산 증폭기의 출력 중 적어도 일부를 상기 연산 증폭기의 반전 입력단으로 피드백하는 피드백 회로를 포함하고,
    상기 피드백 회로는,
    상기 연산 증폭기의 출력단 및 제 1 노드 사이에 위치하는 저항;
    상기 제 1 노드 및 그라운드(ground) 사이에 위치하는 커패시터;
    상기 연산 증폭기의 출력단 및 상기 저항 사이에 위치하는 제 1 스위치; 및
    상기 반전 입력단 및 상기 제 1 노드 사이에 위치하는 제 2 스위치
    를 포함하고,
    상기 연산 증폭기에 DC 전압인 공통 모드 전압이 입력되고 AC 신호가 입력되기 전인 제 1 모드는 상기 제 1 스위치 및 상기 제 2 스위치가 온(ON)된 상태에서, 상기 저항 및 커패시터에 의해 상기 연산 증폭기의 출력단의 전압이 상기 연산 증폭기의 입력단으로 피드백됨으로써 상기 오프셋 제거를 수행하고,
    상기 제 1 모드에서 상기 연산 증폭기에 상기 AC 신호가 입력되는 제 2 모드로 변경되기 전에 상기 제 1 스위치가 오프(OFF)되고,
    상기 제 2 모드는 상기 제 1 스위치가 오프(OFF)되고 상기 제 2 스위치가 온(ON)된 상태에서, 상기 커패시터에 저장된 전압을 이용하여 상기 오프셋 제거를 수행하는 것인, 오프셋 제거 회로.
  2. 제 1 항에 있어서,
    상기 커패시터에 저장된 전압은 상기 제 1 스위치 및 상기 제 2 스위치가 온(ON)된 상태에서의 피드백에 기초하여 결정되는 것인, 오프셋 제거 회로.
  3. 제 1 항에 있어서,
    상기 제 1 스위치를 오프(OFF)함으로써 상기 연산 증폭기의 출력은 피드백되지 않는 것인, 오프셋 제거 회로.
  4. 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서,
    제 1 연산 증폭기;
    상기 제 1 연산 증폭기의 출력을 입력으로 하는 제 2 연산 증폭기; 및
    상기 제 1 연산 증폭기의 출력 중 적어도 일부를 상기 제 1 연산 증폭기의 반전 입력단으로 피드백하고, 상기 제 2 연산 증폭기의 출력 중 적어도 일부를 상기 제 2 연산 증폭기의 반전 입력단으로 피드백하는 피드백 회로를 포함하고,
    상기 피드백 회로는,
    상기 제 1 연산 증폭기의 출력단 및 제 2 연산 증폭기의 출력단에 연결된 제 1 노드 및 상기 제 1 및 제 2 연산 증폭기의 반전 입력단에 연결된 제 2 노드 사이에 위치하는 공통 저항; 및
    상기 제 2 노드 및 그라운드(ground) 사이에 위치하는 공통 커패시터
    를 포함하는 것인, 오프셋 제거 회로.
  5. 제 4 항에 있어서,
    상기 피드백 회로는 상기 공통 저항 및 상기 공통 커패시터를 공유하고, 상기 공유된 공통 저항 및 공통 커패시터에 의해 상기 제 1 및 제 2 연산 증폭기 중 어느 하나에 대한 오프셋 제거를 수행하는 것인, 오프셋 제거 회로.
  6. 제 4 항에 있어서,
    상기 피드백 회로는
    상기 제 1 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 위치하는 제 1 스위치;
    상기 제 1 연산 증폭기의 반전 입력단 및 상기 제 2 노드 사이에 위치하는 제 2 스위치;
    상기 제 2 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 위치하는 제 3 스위치; 및
    상기 제 2 연산 증폭기의 반전 입력단 및 상기 제 2 노드 사이에 위치하는 제 4 스위치
    를 더 포함하는 것인, 오프셋 제거 회로.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 스위치가 ON되고 상기 제 3 및 제 4 스위치가 오프(OFF)된 상태에서, 상기 공통 저항 및 상기 공통 커패시터에 의해 상기 제 1 연산 증폭기의 출력이 상기 제 1 연산 증폭기의 반전 입력단으로 피드백됨으로써 상기 제 1 연산 증폭기에 대한 오프셋 제거를 수행하고,
    상기 제 1 및 제 2 스위치가 오프(OFF)되고 상기 제 3 및 제 4 스위치가 ON된 상태에서, 상기 공통 저항 및 상기 공통 커패시터에 의해 상기 제 2 연산 증폭기의 출력이 상기 제 2 연산 증폭기의 반전 입력단으로 피드백됨으로써 상기 제 2 연산 증폭기에 대한 오프셋 제거를 수행하는 것인, 오프셋 제거 회로.
  8. 제 7 항에 있어서,
    상기 피드백 회로는
    상기 제 1 연산 증폭기의 반전 입력단에 연결되는 제 1 개별 커패시터; 및
    상기 제 2 연산 증폭기의 반전 입력단에 연결되는 제 2 개별 커패시터
    를 더 포함하는 것인, 오프셋 제거 회로.
  9. 제 8 항에 있어서,
    상기 피드백 회로는 상기 제 1 및 제 2 스위치가 온(ON)되고 상기 제 3 및 제 4 스위치가 오프(OFF)된 상태 이후 상기 제 1 및 제 2 스위치가 오프(OFF)된 상태에서, 상기 제 1 개별 커패시터에 저장된 전압을 이용하여 상기 제 1 연산 증폭기에 대한 오프셋 제거를 수행하는 것인, 오프셋 제거 회로.
  10. 제 8 항에 있어서,
    상기 피드백 회로는 상기 제 1 및 제 2 스위치가 오프(OFF)되고 상기 제 3 및 제 4 스위치가 온(ON)된 상태 이후 상기 제 3 및 제 4 스위치가 오프(OFF)된 상태에서, 상기 제 2 개별 커패시터에 저장된 전압을 이용하여 상기 제 2 연산 증폭기에 대한 오프셋 제거를 수행하는 것인, 오프셋 제거 회로.
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