KR102472150B1 - 증폭기 회로, 칩 및 전자 장치 - Google Patents

증폭기 회로, 칩 및 전자 장치 Download PDF

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Abstract

본 출원은 증폭기 회로(100), 칩 및 전자 장치를 개시하는데, 이것은 양의 입력 신호(VIP) 및 음의 입력 신호(VIN)에 따라 양의 출력 신호(VOP) 및 음의 출력 신호(VON)를 생성하는데, 이때 양의 입력 신호 및 음의 입력 신호는 대응하는 입력 차분-모드 전압 및 입력 공통-모드 전압을 가지고, 양의 출력 신호 및 음의 출력 신호는 대응하는 출력 차분-모드 전압 및 출력 공통-모드 전압을 가지고, 증폭기 회로는 양의 입력 신호 및 음의 입력 신호를 수신하고 양의 출력 신호 및 음의 출력 신호를 생성하도록 구성되는 증폭 유닛(120); 및 제1 특정 주파수 아래의 입력 공통-모드 전압을 감쇠시키도록 구성되는, 양의 공통-모드 커패시터(107) 및 음의 공통-모드 커패시터(117); 및 제2 특정 주파수 아래의 입력 차분-모드 전압을 감쇠시키도록 구성되는, 차분-모드 커패시터(110)를 포함하는 감쇠 유닛(130)을 포함한다.

Description

증폭기 회로, 칩 및 전자 장치
본 출원은 증폭기 회로, 칩 및 전자 장치에 관한 것으로서, 특히 공통-모드 입력 신호를 감쇠시킬 수 있는 증폭기 회로, 칩 및 전자 장치에 관한 것이다.
종래의 증폭기 회로는 고정된 차분-모드 신호 이득을 가지는 한편, 공통-모드 신호 이득은 유닛 이득에 고정된다. 따라서, 공통-모드 신호는 말단 감산 회로에 의해 제거되어야 하고, 만약 증폭기 회로의 양의 단자와 음의 단자 사이에 약간의 불일치라도 있다면, 공통-모드 신호는 완전히 제거될 수 없다. 추가적으로, 공통-모드 신호는 전압 범위의 일부를 차지하는데, 이것은 증폭기 회로가 더 쉽게 포화되도록 하고; 증폭기 회로가 포화되기만 하면, 감산 회로를 이용해 증폭된 차분-모드 신호를 획득할 수 없다. 게다가, 차분-모드 신호가 직류(DC) 옵셋을 가지면, 이 또한 증폭기 회로가 더 쉽게 포화되도록 한다. 상기의 관점에서, 상기에서 언급된 이슈들을 어떻게 해결할지가 관련 분야에서 중요한 과업이 되어 왔다.
본 출원의 일 목적은 상기에서 언급된 이슈를 해결하기 위한 증폭기 회로, 칩 및 전자 장치를 개시하는 데 있다.
본 출원의 일 실시예는 양의 입력 신호 및 음의 입력 신호에 따라 양의 출력 신호 및 음의 출력 신호를 생성하도록 구성되는, 증폭기 회로를 개시하는데, 이때 양의 입력 신호 및 음의 입력 신호는 대응하는 입력 차분-모드 전압 및 입력 공통-모드 전압을 가지고, 양의 출력 신호 및 음의 출력 신호는 대응하는 출력 차분-모드 전압 및 출력 공통-모드 전압을 가지고, 이 증폭기 회로는 양의 입력 신호 및 음의 입력 신호를 수신하고 양의 출력 신호 및 음의 출력 신호를 생성하는 증폭 유닛, 이 증폭 유닛은 특정 이득을 가지고; 및 양의 공통-모드 커패시터 및 음의 공통-모드 커패시터를 포함하고, 제1 특정 주파수 아래의 입력 공통-모드 전압을 감쇠시키도록 구성되는, 감쇠 유닛을 포함한다.
본 출원의 일 실시예는 상기에서 언급된 증폭기 회로를 포함하는 칩을 개시한다.
본 출원의 일 실시예는 상기 언급된 칩을 포함하는 전자 장치를 개시한다.
본 출원의 실시예들은 증폭기 회로를 개선시켜 공통-모드 제거비(CMRR)를 증가시키게 된다.
도 1은 본 출원의 제1 실시예에 따른 증폭기 회로를 보여주는 대략적인 도면이다.
도 2는 도 1의 증폭기 회로의 주파수 응답을 보여주는 대략적인 도면이다.
도 3은 본 출원의 제2 실시예에 따른 증폭기 회로를 보여주는 대략적인 도면이다.
도 4는 본 출원의 제3 실시예에 따른 정상 상태에 있는 증폭기 회로의 스위치 구성을 보여주는 대략적인 도면이다.
도 5는 본 출원의 제3 실시예에 따른 빠른 충/방전 상태에 있는 증폭기 회로의 스위치 구성을 보여주는 대략적인 도면이다.
이하의 개시는 본 발명의 상이한 특징들을 구현하기 위한, 다양한 실시예들, 또는 예들을 제공한다. 본 개시를 단순하게 하기 위해 구성요소들 및 배치들의 구체적인 예들이 이하에서 설명된다. 물론, 이것들은 단지 예들에 불과하고 이에 한정하고자 하는 것은 아님이 이해되어야 한다. 예를 들어, 이하의 상세한 설명에서 제2 특징 상의 제1 특징의 형성은, 제1 및 제2 특징들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 추가적인 특징들이 제1 특징과 제2 특징 사이에 형성될 수 있어, 제1 및 제2 특징들이 직접 접촉하지 않을 수 있는 실시예들을 포함할 수도 있다. 이에 더하여, 본 개시는 다양한 예들에서 참조부호들 및/또는 기호들을 반복사용할 수 있다. 이 반복은 단순하고 간결하도록 하기 위한 것이고 그 자체로 설명되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
나아가, "아래", "아래쪽", "하부", "위에", "상부", 등과 같은, 공간에 있어서 상대적인 용어들은, 설명을 용이하게 하기 위해 도면들에 도시된 바와 같이, 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징들의 관계를 설명하는 데 여기서 사용될 수 있다. 공간에 있어서 상대적인 용어들은 도면들에 도시된 방향 뿐만 아니라 사용 또는 작동시 장치의 다양한 방향들을 포괄하고자 한다. 장치는 다르게 배치될 수 있고(예. 90 도 회전되거나 또는 다른 방향들로) 또한 여기서 사용되는 공간에 있어서 상대적인 설명자들은 유사하게 이에 따라 해석될 수 있다.
본 발명의 넓은 범위를 설명하는 수치 범위들 및 매개변수들은 근사치임에도 불구하고, 특정 예들에서 설명되는 수치 값들은 가능한 한 정확하게 기재된다. 하지만, 어떠한 수치 값이라도, 개별적인 실험 측정들에서 발견되는 표준편차로부터 필연적으로 발생하는 소정의 오차들은 근본적으로 포함하고 있다. 또한, 여기서 사용되는 바와 같이, 용어 "대략"은 일반적으로 주어진 값 또는 범위의 10%, 5%, 1%, 또는 0.5% 이내를 의미한다. 또는, 용어 "대략"은 당업자에 의해 고려될 때 그 의미에 대한 수용가능한 표준 오차 이내를 의미한다. 이해될 수 있는 바와 같이, 작동/작업 예들에 있어서가 아니라, 또는 그렇지 않다고 명확하게 한정되지 않는 한, 여기서 개시되는 물질의 양들, 지속 시간들, 온도들, 작동 조건들, 정도의 비율들, 등에 대한 것들과 같은, 수치 범위들, 양들, 값들 및 퍼센트들 모두는, 용어 "대략"에 의해 모든 예들에 있어서 변형될 수 있음이 이해되어야 한다. 따라서, 반대로 지시되지 않는 한, 본 개시 및 첨부된 청구항들에서 설명되는 수치 매개변수들은 원하는 대로 달라질 수 있는 근사치들이다. 최소한, 각각의 수치 매개변수는 적어도 기술되는 유효 자릿수를 고려하고 일반적인 반올림 기법을 적용하여 해석되어야 한다. 범위들은 여기서 한 끝점에서 다른 끝점까지로 또는 2 개의 끝점들 사이로 표현될 수 있다. 여기서 개시되는 모든 범위들은 특별히 그렇지 않다고 한정하지 않는 한 끝점들을 포함한다.
인체의 심전도 신호는 심장에서 방출되고, 이 심전도 신호는 심전계(ECG)의 2 개의 전극들을 이용해 인체의 2 개의 끝점들 사이의 전압 차를 측정하는 것에 의해 획득될 수 있다. 보통, ECG 내의 증폭기 회로는 상기의 2 개의 끝점들 사이의 전압 차를 증폭하는 데 사용된다. 그럼에도 불구하고, 종래의 증폭기 회로는 공통-모드 신호를 완전히 제거할 수 없다는 문제를 가지고, 상기의 2 개의 전극들 사이의 차 또는 임의의 2 개의 끝점들 사이의 이온농도 차는 2 개의 끝점들에서의 상이한 분극 전압들(polarization voltages)에서 기인할 수 있고, 이로써 차분-모드 신호에 있어서 DC 옵셋의 존재를 야기시켜, ECG의 확대(magnification)를 제한하게 된다.
본 출원에 따른 증폭기 회로는 목표 주파수 대역 내에서 공통-모드 입력 신호를 억제하고 또한 목표 주파수 대역 내에서 차분-모드 입력 신호를 증폭시킬 수 있어, 이로써 목표 주파수 대역에서 공통-모드 제거비(CMRR)가 증가된다. 또한, 본 출원에 따른 증폭기 회로는 ECG와 같은, 다양한 설정들에 적용될 수 있다.
도 1은 본 출원의 제1 실시예에 따른 증폭기 회로가 도시된 대략적인 도면이다. 증폭기 회로(100)는 양의 입력 신호(VIP) 및 음의 입력 신호(VIN)에 따라 양의 출력 신호(VOP) 및 음의 출력 신호(VON)를 생성하도록 구성되는데, 이때 양의 입력 신호(VIP) 및 음의 입력 신호(VIN)는 대응하는 입력 차분-모드 전압(VID) 및 입력 공통-모드 전압(VIC)을 가지고, 또한 양의 출력 신호(VOP) 및 음의 출력 신호(VON)는 대응하는 출력 차분-모드 전압(VOD) 및 출력 공통-모드 전압(VOC)를 가진다. 예를 들어, 증폭기 회로(100)가 ECG 내에 적용될 때, 증폭기 회로(100)는 전극들을 이용해 인체의 어떠한 2 개의 지점들로부터 양의 입력 신호(VIP) 및 음의 입력 신호(VIN)를 획득한다. 증폭기 회로(100)는 증폭 유닛(120) 및 감쇠 유닛(130)을 포함하고, 증폭 유닛(120)은 양의 입력 신호(VIP) 및 음의 입력 신호(VIN)를 수신하고 양의 출력 신호(VOP) 및 음의 출력 신호(VON)를 생성하도록 구성된다. 증폭 유닛(120)의 기능은 양의 입력 신호(VIP) 및 음의 입력 신호(VIN)를 증폭하기 위한 이득을 제공하는 것이고, 감쇠 유닛(130)의 기능은 양의 입력 신호(VIP) 및 음의 입력 신호(VIN)를 감쇠시키는 것이다.
증폭기 회로(100)의 주파수 응답을 보여주는 대략적인 도면인, 도 2를 동시에 참조하면, 도 2에 있어서, 수평축은 주파수를 지시하고 수직축은 이득을 지시하고; 점선은 입력 차분-모드 전압(VID)에 대한 증폭기 회로(100)의 차분-모드 이득(AD)을 나타내는 한편, 실선은 입력 공통-모드 전압(VIC)에 대한 증폭기 회로(100)의 공통-모드 이득(AC)이다. 도 2에서 볼 수 있는 바와 같이, (공통-모드 이득(AC)의 하이패스 3dB주파수 주변의) 제1 특정 주파수(F1) 위의 공통-모드 이득(AC)은 1보다 큰 특정 이득(specific gain)으로 유지되는 한편, 제1 특정 주파수(F1) 아래의 공통-모드 이득(AC)은 감쇠된다. (차분-모드 이득(AD)의 하이패스 주변의) 제2 특정 주파수(F2) 위의 차분-모드 이득(AD)은 1보다 큰 특정 이득으로 유지되는 한편, 제2 특정 주파수(F2) 아래의 차분-모드 이득(AD)은 감쇠된다. 제1 특정 주파수(F1)는 제2 특정 주파수(F2)보다 더 크다. 따라서, 목표 주파수 대역(F2 내지 FS)의 범위 내에서의 공통-모드 이득(AC)은 차분-모드 이득(AD)보다 훨씬 작아서, 목표 주파수 대역(F2 내지 FS)의 CMRR을 증가시킬 목적을 달성하게 되는데, 이때 FS은 목표 주파수 대역의 상한이다. 본 실시예에 있어서, 본 출원은 이에 한정되지 않지만, 제1 특정 주파수(F1) 위의 공통-모드 이득(AC)과 제2 특정 주파수(F2) 위의 차분-모드 이득(AD)은 동일하고(즉, 특정 이득과 같고); 제1 특정 주파수(F1) 위의 공통-모드 이득(AC)과 제2 특정 주파수(F2) 위의 차분-모드 이득(AD)은 동일하지 않을 수 있음에 유의해야 한다.
게다가, 상기에서 언급된 바와 같이, 제2 특정 주파수(F2) 아래의 차분-모드 이득(AD)의 주파수가 감소함에 따라, 감쇠 정도는 증가하기 때문에, 즉, 차분-모드 전압(VID) 내의 DC 성분은 크게 감쇠될 것이고; 따라서, 증폭기 회로(100)는 입력 차분-모드 전압(VID)에 의해 전달되는 DC 옵셋을 필터링할 수 있어, 이로써 증폭기 회로(100)가 DC 옵셋의 결과로서 포화(saturate)되는 것을 방지하게 된다.
도 1로 다시 돌아가면; 증폭 유닛(120)은 제1 상호컨덕턴스 증폭기(104), 제1 연산 증폭기(102), 제1 저항(101), 제2 상호컨덕턴스 증폭기(114), 제2 연산 증폭기(112), 및 제2 저항(111)을 포함한다. 제1 상호컨덕턴스 증폭기(104)의 상호컨덕턴스는 GmF이고, 제1 상호컨덕턴스 증폭기(104)는 양(+)의 단자, 음(-)의 단자, 및 출력 단자를 가지는데, 이때 음의 단자는 제1 기준 전압(VCM)에 결합된다. 제1 연산 증폭기(102)는 양(+)의 단자, 음(-)의 단자, 및 출력 단자를 가지는데, 이때 제1 연산 증폭기(102)의 양의 단자는 양의 입력 신호(VIP)를 수신하고, 제1 연산 증폭기(102)의 음의 단자는 제1 상호컨덕턴스 증폭기(104)의 출력 단자에 결합되고, 제1 연산 증폭기(102)의 출력 단자는 양의 출력 신호(VOP)를 출력하고 또한 제1 상호컨덕턴스 증폭기(104)의 양의 단자 및 감쇠 유닛(130)에 결합된다. 제1 저항(101)은 레지스턴스 RG를 가지고, 이때 제1 저항(101)의 일 단은 제1 연산 증폭기(102)의 음의 단자에 결합되고, 제1 저항(101)의 타 단은 감쇠 유닛(130)에 결합된다.
제2 상호컨덕턴스 증폭기(114), 제2 연산 증폭기(112) 및 제2 저항(111)은 제1 상호컨덕턴스 증폭기(104), 제1 연산 증폭기(102) 및 제1 저항(101)에 대하여 대칭적으로 배치된다. 제2 상호컨덕턴스 증폭기(114)의 상호컨덕턴스는 GmF이고, 이것은 제1 상호컨덕턴스 증폭기(104)의 상호컨덕턴스와 동일하다. 제2 상호컨덕턴스 증폭기(114)는 양(+)의 단자, 음(-)의 단자, 및 출력 단자를 가지고, 또한 제2 연산 증폭기(112)도 양(+)의 단자, 음(-)의 단자, 및 출력 단자를 가지는데, 이때 제2 연산 증폭기(112)의 양의 단자는 음의 입력 신호(VIN)를 수신하고, 제2 연산 증폭기(112)의 음의 단자는 제2 상호컨덕턴스 증폭기(114)의 출력 단자에 결합되고, 제2 연산 증폭기(112)의 출력 단자는 음의 출력 신호(VON)를 출력하고 또한 제2 상호컨덕턴스 증폭기(114)의 양의 단자 및 감쇠 유닛(130)에 결합된다. 제2 저항(111)은 레지스턴스 RG를 가지고, 이것은 제1 저항(101)의 레지스턴스와 동일하고, 제2 저항(111)의 일 단은 제2 연산 증폭기(112)의 음의 단자에 결합되고, 제2 저항(111)의 타 단은 감쇠 유닛(130)에 결합된다.
상세하게, (차분-모드 이득(AD)의 하이패스 3dB주파수 주변의) 제2 특정 주파수(F2) 위의 차분-모드 이득(AD)은 1/(GmF*RG)의 특정 이득을 유지한다. 다시 말하면, 제1 상호컨덕턴스 증폭기(104), 제2 상호컨덕턴스 증폭기(114), 제1 저항(101) 및 제2 저항(111)의 특성들은 제2 특정 주파수(F2) 위의 차분-모드 이득(AD)을 결정하는 데 사용될 수 있다.
감쇠 유닛(130)은 제3 상호컨덕턴스 증폭기(108), 양의 공통-모드 커패시터(107), 제3 연산 증폭기(106), 제3 저항(105), 제4 상호컨덕턴스 증폭기(118), 음의 공통-모드 커패시터(117), 제4 연산 증폭기(116), 및 제4 저항(115), 차분-모드 커패시터(110) 및 제5 저항(109)을 포함한다. 제3 상호컨덕턴스 증폭기(108)의 상호컨덕턴스는 GmC이고, 제3 상호컨덕턴스 증폭기(108)는 양(+)의 단자, 음(-)의 단자, 및 출력 단자를 가지는데, 이때 양의 출력 신호(VOP)는 제3 상호컨덕턴스 증폭기(108)의 양의 단자로부터 공급되고, 제3 상호컨덕턴스 증폭기(108)의 음의 단자는 제1 기준 전압(VCM)에 결합되고, 제3 상호컨덕턴스 증폭기(108)의 출력 단자는 양의 공통-모드 커패시터(107) 및 차분-모드 커패시터(110)에 결합된다. 제4 상호컨덕턴스 증폭기(118)의 상호컨덕턴스는 GmC인데, 이것은 제3 상호컨덕턴스 증폭기(108)의 상호컨덕턴스와 동일하고, 제4 상호컨덕턴스 증폭기(118)는 양(+)의 단자, 음(-)의 단자, 및 출력 단자를 가지는데, 이때 음의 출력 신호(VON)는 제4 상호컨덕턴스 증폭기(118)의 양의 단자로부터 공급되고, 제4 상호컨덕턴스 증폭기(118)의 음의 단자는 제1 기준 전압(VCM)에 결합되고, 제4 상호컨덕턴스 증폭기(118)의 출력 단자는 음의 공통-모드 커패시터(117) 및 차분-모드 커패시터(110)에 결합된다.
양의 공통-모드 커패시터(107)와 음의 공통-모드 커패시터(117)는 동일한 제1 커패시턴스(C1)를 가지고, 차분-모드 커패시터(110)는 제2 커패시턴스(C2)를 가지는데, 이때 제2 커패시턴스(C2)는 제1 커패시턴스(C1)보다 훨씬 더 크다. 입력 공통-모드 전압(VIC)에 있어서, 차분-모드 커패시터(110)는 개회로로서 고려될 수 있기 때문에, 제1 특정 주파수(F1) 아래의 입력 공통-모드 전압(VIC)의 감쇠는 양의 공통-모드 커패시터(107) 및 음의 공통-모드 커패시터(117)로부터의 효과에 주로 종속된다. 양의 공통-모드 커패시터(107)는 제3 상호컨덕턴스 증폭기(108)의 출력 단자와 제2 기준 전압 사이에 결합되고, 음의 공통-모드 커패시터(117)는 제4 상호컨덕턴스 증폭기(118)의 출력 단자와 제2 기준 전압 사이에 결합되고, 이때 제2 기준 전압은 제1 기준 전압(VCM)보다 더 작고, 본 실시예에 있어서, 제2 기준 전압은 그라운드 전압이다. 다시 말하면, 양의 공통-모드 커패시터(107) 및 음의 공통-모드 커패시터(117)는 제1 특정 주파수(F1) 아래의 공통-모드 이득(AC)을 감쇠시키도록 구성된다.
차분-모드 커패시터(110)는 제3 상호컨덕턴스 증폭기(108)의 출력 단자와 제4 상호컨덕턴스 증폭기(118)의 출력 단자 사이에 결합된다. 입력 차분-모드 전압(VID)에 있어서, 제2 커패시턴스(C2)는 제1 커패시턴스(C1)보다 훨씬 크기 때문에, 제2 특정 주파수(F2) 아래의 입력 차분-모드 전압(VID)의 감쇠는 차분-모드 커패시터(110)로부터의 효과에 주로 종속된다. 다시 말하면, 차분-모드 커패시터(110)는 제2 특정 주파수(F2) 아래의 차분-모드 이득(AD)을 감쇠시키도록 구성된다. 제2 커패시턴스(C2)는 제1 커패시턴스(C1)보다 훨씬 더 크기 때문에, 제2 특정 주파수(F2)는 제1 특정 주파수(F1)보다 낮다.
상세하게, 제1 특정 주파수(F1) 아래의 입력 공통-모드 전압(VIC)의 공통-모드 이득(AC)은 2π*f*C1/GmC, 이때 f는 주파수이고; 따라서, 주파수가 낮을수록, 공통-모드 이득(AC)은 더 작아진다. 다시 말하면, 양의 공통-모드 커패시터(107), 음의 공통-모드 커패시터(117) 및 제4 상호컨덕턴스 증폭기(118)의 특성들이 제1 특정 주파수(F1) 아래의 입력 공통-모드 전압(VIC)의 공통-모드 이득(AC)을 결정하는 데 사용될 수 있다. 제2 특정 주파수(F2)와 제1 특정 주파수(F1) 사이의 CMRR은 (차분-모드 이득(AD)의 하이패스 3dB주파수 주변의) 제2 특정 주파수(F2) 위의 차분-모드 이득(AD)/제1 특정 주파수(F1) 아래의 입력 공통-모드 전압(VIC)의 공통-모드 이득(AC)이다; 즉, GmC/(GmF*RG*2π*f*C1)이다.
제3 연산 증폭기(106)는 양의 (+) 단자, 음의 (-) 단자, 및 출력 단자를 가지는데, 이때 제3 연산 증폭기(106)의 양의 단자는 제3 상호컨덕턴스 증폭기(108)의 출력 단자에 결합되고, 제3 연산 증폭기(106)의 출력 단자는 증폭 유닛(120)의 제1 저항(101)에 결합된다. 제4 연산 증폭기(116)는 양의 (+) 단자, 음의 (-) 단자, 및 출력 단자를 가지는데, 제4 연산 증폭기(116)의 양의 단자는 제4 상호컨덕턴스 증폭기(118)의 출력 단자에 결합되고, 제4 연산 증폭기(116)의 출력 단자는 증폭 유닛(120)의 제2 저항(111)에 결합된다. 제3 저항(105)은 음의 단자와 제3 연산 증폭기(106)의 출력 단자 사이에 결합되고, 제4 저항(115)은 음의 단자와 제4 연산 증폭기(116)의 출력 단자 사이에 결합된다. 제5 저항(109)은 제3 연산 증폭기(106)의 음의 단자와 제4 연산 증폭기(116)의 음의 단자 사이에 결합된다. 제3 저항(105)은 레지스턴스 RB를 가지고, 이것은 제4 저항(115)의 레지스턴스와 동일하고, 제5 저항(109)은 레지스턴스 RA를 가진다. 차분-모드 이득(AD)의 하이패스 3dB주파수는 ((1+2*RB/RA) *GmC) /(GmF*RG*4π*C2)이다. 다시 말하면, 제3 저항(105), 제4 저항(115), 제5 저항(109), 제3 상호컨덕턴스 증폭기(108), 제2 상호컨덕턴스 증폭기(114), 제1 저항(101), 제2 저항(111) 및 차분-모드 커패시터(110)의 특성들은 차분-모드 이득(AD)의 하이패스 3dB주파수를 결정하는 데 사용될 수 있다.
도 3은 본 출원의 제2 실시예에 따른 증폭기 회로를 보여주는 대략도이고; 도 3와 도 1의 증폭기 회로들 사이의 차이는 도 3의 증폭기 회로(200)가, 도 1의 증폭기 회로(100)와 비교했을 때, 입력 공통-모드 전압(VIC)으로부터 공통-모드 전압 피드백 신호(VRLD)를 추출하고 이를 양의 입력 신호(VIP) 및 음의 입력 신호(VIN)의 소스 오브젝트로 피드백하도록 구성되는, 공통-모드 신호 피드백 유닛(202)을 더 포함하는 것에 있다. 예를 들어, 증폭기 회로(100)가 ECG로서 사용될 때, 증폭기 회로(100)는 전극들을 이용해 인체의 어떠한 2 개의 지점들로부터 양의 입력 신호(VIP) 및 음의 입력 신호(VIN)를 획득하고, 이것은 또한 인체의 다른 위치에 있는 전극을 통해 인체로 다시 공통-모드 전압 피드백 신호(VRLD)를 공급하여, 입력 공통-모드 전압(VIC)를 감소시켜서, 이로써 증폭기 회로(200)가 포화되는 것을 방지하게 된다. 공통-모드 신호 피드백 유닛(202)은 제3 연산 증폭기(106)의 출력 단자와 제4 연산 증폭기(116)의 출력 단자 사이에 결합되고, 로우패스 필터 또는 적분기를 이용해 구현될 수 있다. 도 3에 도시된 공통-모드 신호 피드백 유닛(202)은 제5 연산 증폭기(204)를 포함하는데, 이때 제5 연산 증폭기(204)는 양의 (+) 단자, 음의 (-) 단자, 및 출력 단자를 가진다. 제5 연산 증폭기(204)의 양의 단자는 기준 전압(VCM)에 결합되고, 제5 연산 증폭기(204)의 음의 단자는 제6 저항(103) 및 제7 저항(113)을 통해 제3 연산 증폭기(106)의 출력 단자 및 제4 연산 증폭기(116)의 출력 단자에 각각 결합되고, 제5 연산 증폭기(204)의 음의 단자는 적분 커패시터(206)를 통해 제5 연산 증폭기(204)의 출력 단자 및 출력 공통-모드 전압 피드백 신호(VRLD)에 더 결합된다.
제6 저항(103)과 제7 저항(113) 사이의 전압은 입력 공통-모드 전압(VIC)과 관련있기 때문에, 공통-모드 신호 피드백 유닛(202)은 제5 저항(103)과 제7 저항(113) 사이의 전압에 로우패스 필터링 프로세스를 수행하는 것에 의해 (예. 적분 프로세스에 의해) 입력 공통- 모드 전압(VIC)과 안정적으로 연관되는 공통-모드 전압 피드백 신호(VRLD)를 획득한다. 실제로, 공통-모드 전압 피드백 신호(VRLD)는 입력 공통-모드 전압(VIC)를 정확하게 제거할 필요가 없고; 차라리, 증폭기 회로(200)의 공통 모드 제거 능력은 입력 공통-모드 전압(VIC)의 일부를 대략적으로 제거하는 것에 의해 효과적으로 증가될 수 있다.
도 4 및 도 5는 본 출원의 제3 실시예에 따른 증폭기 회로들을 보여주는 대략도들이다. 도 4 및 도 5의 증폭기 회로들은 도 4 및 도 5의 증폭기 회로들(300A 및 300B)이, 도 1에 도시된 증폭기 회로(100)와 비교했을 때, 제1 스위치(304), 제2 스위치(314), 제3 스위치(306), 제4 스위치(316), 제5 스위치(302) 및 제6 스위치(312)를 더 포함한다는 점에 있어서, 도 1과 다르고; 이 스위치들은 입력 차분-모드 전압(VID)의 DC 옵셋이 갑자기 변할 때, 증폭기 회로들(300A 및 300B)의 작동 시간을 가속하도록, 차분-모드 커패시터(110)로 빠른 충/방전 경로를 제공하도록 구성된다. 이 경우에 있어서, 증폭기 회로들(300A 및 300B)은 정상 상태 및 빠른 충/방전 상태 하에서의 증폭기 회로의 스위치 구성을 나타낸다. 본 실시예에 있어서, 제1 스위치(304)와 제2 스위치(314)는 증폭 유닛(320) 내에 배치되고, 제3 스위치(306), 제4 스위치(316), 제5 스위치(302) 및 제6 스위치(312)는 감쇠 유닛(330) 내에 배치된다.
예를 들어, 증폭기 회로들(300A 및 300B)이 ECG로서 사용되고 인체에 연결될 때, 입력 차분-모드 전압(VID)에 의해 전달되는 DC 옵셋은 즉시 증폭되어 양의 출력 신호(VOP) 및 음의 출력 신호(VON)가 포화되고; 이 출원의 증폭기 회로는 증폭기 회로(300A)에 도시된 구성이 즉시 증폭기 회로(300B)에 도시된 구성으로 변경될 수 있다; 즉 제1 스위치(304), 제2 스위치(314), 제3 스위치(306) 및 제4 스위치(316)는 도통되고, 제5 스위치(302) 및 제6 스위치(312)는 차단되어, 입력 차분-모드 전압(VID)에 의해 전달되는 DC 옵셋과 차분-모드 커패시터(110) 사이의 차에 따라 빠른 충전 또는 방전을 수행하게 된다. 미리-결정된 시간의 경과 후, 증폭기 회로(300B)에 도시된 구성이 증폭기 회로(300A)에 도시된 구성으로 변경될 수 있다; 즉, 제1 스위치(304), 제2 스위치(314), 제3 스위치(306) 및 제4 스위치(316)는 차단되고, 제5 스위치(302) 및 제6 스위치(312)가 도통되고; 차분-모드 커패시터(110)의 크기가 더 크기 때문에, 긴 충전 또는 방전 시간이 스킵될 수 있다.
간결함을 위해, 도면들은 양의 출력 신호(VOP) 및 음의 출력 신호(VON)가 포화되었는지 여부에 따라서 제1 스위치(304), 제2 스위치(314), 제3 스위치(306), 제4 스위치(316), 제5 스위치(302) 및 제6 스위치(312)를 제어하도록 구성되는 회로들 뿐만 아니라, 미리-결정된 시간에 따라 증폭기 회로(300B)에 도시된 구성으로부터 증폭기 회로(300A)에 도시된 구성으로 구성을 변경하도록 구성되는 회로들을 보여주지 않음에 유의해야 한다; 하지만, 당업자라면 상기의 상세한 설명 관점에서 이러한 회로들의 구현들을 이해할 수 있고; 이로써 유사한 효과를 달성할 수 있는 어떠한 수단도 본 출원의 범위 내에 있게 된다.
상기에서 언급된 증폭기 회로(200) 및 증폭기 회로들(300A/300B)은 개별적으로 또는 조합하여 구현될 수 있고, 본 출원은 이에 한정되지 않는다. 본 출원은 ECG가 아닌 일상적으로 사용되는 전자 장치들에 적용될 수 있다; 예를 들어, 스마트 와치 또는 손목 밴드에 사용될 수 있고, 또한 차분 입력 신호의 증폭을 필요로 하는 어떠한 시스템들로 확장될 수 있다. 본 출원은 또한 칩을 제공하는데, 이것은 증폭기 회로(100/200/300A/300B)를 포함한다.
본 출원의 실시예는 종래의 증폭기 회로들을 개선시켜, 증폭기 회로의 말단 감산 회로 전의 감쇠 유닛(300) 내의 공통-모드 이득(AC)을 이용해 대부분의 공통-모드 신호를 제거할 수 있다. 이러한 방식으로, 감쇠 유닛(330)의 차분-모드 이득(AD)의 특성들이 분극 전압이 차분-모드 신호 내의 DC 옵셋으로 귀결되는 이슈를 개선시키는 데 이용될 수 있어, 증폭기 회로의 증폭 크기는 차분-모드 신호까지 증가되게 된다.
상기는 수 개의 실시예들의 특성들을 개괄하여 당업자들이 본 개시의 다양한 측면들을 더 잘 이해할 수 있도록 해준다. 당업자들은 본 개시를 동일한 목적들을 수행하거나 및/또는 여기에 도입된 실시예들과 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기초로서 용이하게 이용할 수 있음을 이해하여야 한다. 당업자들은 또한 이러한 균등한 실시예들이 여전히 본 개시의 사상 및 범위 내에 있음을 인식해야 하고, 또한 당업자들은 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경들, 대체들, 및 대안들을 만들어낼 수 있다.
도면들에 사용되는 참조부호들은 이하에 요약되어 있다.
100, 200. 300A, 300B: 증폭기 회로(amplifier circuit)
101: 제1 저항(resistor)
102: 제1 연산 증폭기(operational amplifier) 103: 제6 저항
104: 제1 상호컨덕턴스 증폭기(transconductance amplifier)
105: 제3 저항 106: 제3 연산 증폭기
107: 양의 공통-모드 커패시터(positive common-mode capacitor)
108: 제3 상호컨덕턴스 증폭기 109: 제5 저항
110: 차분-모드 커패시터(differential-mode capacitor)
111: 제2 저항 112: 제2 연산 증폭기 113: 제7 저항
114: 제2 상호컨덕턴스 증폭기 115: 제4 저항
116: 제4 연산 증폭기
117: 음의 공통-모드 커패시터(negative common-mode capacitor)
118: 제4 상호컨덕턴스 증폭기
120, 320: 증폭 유닛(amplifying unit)
130, 330: 감쇠 유닛(attenuation unit)
202: 공통-모드 신호 피드백 유닛 204: 제5 연산 증폭기
206: 적분 커패시터(integral capacitor)
302: 제5 스위치 304: 제1 스위치 306: 제3 스위치
312: 제6 스위치 314: 제2 스위치 316: 제4 스위치
VIP: 양의 입력 신호 VIN: 음의 입력 신호 VOP: 양의 출력 신호
VON: 음의 출력 신호 VCM: 제 기준 전압 AD: 차분-모드 이득
AC: 공통-모드 이득 F1: 제1 특정 주파수(specific frequency)
F2: 제2 특정 주파수 FS: 목표 주파수대역 상한
VRLD: 공통-모드 전압 피드백 신호

Claims (21)

  1. 양의 입력 신호 및 음의 입력 신호에 따라 양의 출력 신호 및 음의 출력 신호를 생성하도록 구성되는, 증폭기 회로에 있어서, 상기 양의 입력 신호 및 상기 음의 입력 신호는 대응하는 입력 차분-모드 전압 및 입력 공통-모드 전압을 가지고, 상기 양의 출력 신호 및 상기 음의 출력 신호는 대응하는 출력 차분-모드 전압 및 출력 공통-모드 전압을 가지고,
    상기 증폭기 회로는
    상기 양의 입력 신호 및 상기 음의 입력 신호를 수신하고 또한 상기 양의 출력 신호 및 상기 음의 출력 신호를 생성하도록 구성되는, 증폭 유닛, 이때 상기 증폭 유닛은 특정 이득을 가지고;
    제1 특정 주파수 아래의 상기 입력 공통-모드 전압을 감쇠하도록 구성되는, 양의 공통-모드 커패시터 및 음의 공통-모드 커패시터; 및
    제2 특정 주파수 아래의 상기 입력 차분-모드 전압을 감쇠하도록 구성되는, 차분-모드 커패시터를 포함하고, 이때 상기 제1 특정 주파수는 제2 특정 주파수와는 다른, 감쇠 유닛을 포함하여 구성되며,
    상기 감쇠 유닛은
    양의 단자, 음의 단자 및 출력 단자를 갖는, 제3 상호컨덕턴스 증폭기, 이때 상기 음의 출력 신호는 상기 제3 상호컨덕턴스 증폭기의 양의 단자를 통해 공급되고, 상기 제3 상호컨덕턴스 증폭기의 출력 단자는 상기 양의 공통-모드 커패시터 및 상기 차분-모드 커패시터에 결합되고; 및
    양의 단자, 음의 단자 및 출력 단자를 갖는, 제4 상호컨덕턴스 증폭기를 더 포함하고, 이때 상기 음의 출력 신호는 상기 제4 상호컨덕턴스 증폭기의 양의 단자를 통해 공급되고,
    상기 제4 상호컨덕턴스 증폭기의 출력 단자는 상기 음의 공통-모드 커패시터 및 상기 차분-모드 커패시터에 결합되며,
    또한, 상기 상기 감쇠 유닛은
    양의 단자, 음의 단자 및 출력 단자를 갖는, 제3 연산 증폭기, 이때 상기 제3 연산 증폭기의 양의 단자는 상기 제3 상호컨덕턴스 증폭기의 출력 단자에 결합되고, 상기 제3 연산 증폭기의 출력 단자는 상기 증폭 유닛에 결합되고; 및
    양의 단자, 음의 단자 및 출력 단자를 갖는, 제4 연산 증폭기를 더 포함하고, 이때 상기 제4 연산 증폭기의 양의 단자는 상기 제4 상호컨덕턴스 증폭기의 출력 단자에 결합되고, 상기 제4 상호컨덕턴스 증폭기의 출력 단자는 상기 증폭 유닛에 결합되며,
    또한, 상기 감쇠 유닛은
    상기 제3 연산 증폭기의 음의 단자와 상기 출력 단자 사이에 결합되는, 제3 저항;
    상기 제4 연산 증폭기의 음의 단자와 상기 출력 단자 사이에 결합되는, 제4 저항; 및
    상기 제3 연산 증폭기의 음의 단자와 상기 제4 연산 증폭기의 음의 단자 사이에 결합되는, 제5 저항을 더 포함하는, 증폭기 회로
  2. 제 1 항에 있어서, 상기 증폭 유닛은
    양의 단자, 음의 단자 및 출력 단자를 갖는, 제1 상호컨덕턴스 증폭기;
    양의 단자, 음의 단자 및 출력 단자를 갖는, 제1 연산 증폭기, 이때 상기 제1 연산 증폭기의 양의 단자는 상기 양의 입력 신호를 수신하고, 상기 제1 연산 증폭기의 음의 단자는 상기 제1 상호컨덕턴스 증폭기의 출력 단자에 결합되고, 상기 제1 연산 증폭기의 출력 단자는 상기 양의 출력 신호를 출력하고 상기 제1 상호컨덕턴스 증폭기의 양의 단자에 결합되고;
    양의 단자, 음의 단자 및 출력 단자를 갖는, 제2 상호컨덕턴스 증폭기; 및
    양의 단자, 음의 단자 및 출력 단자를 갖는, 제2 연산 증폭기를 포함하고, 이때 상기 제2 연산 증폭기의 양의 단자는 상기 음의 입력 신호를 수신하고, 상기 제2 연산 증폭기의 음의 단자는 상기 제2 상호컨덕턴스 증폭기의 출력 단자에 결합되고, 상기 제2 연산 증폭기의 출력 단자는 상기 음의 출력 신호를 출력하고 상기 제2 상호컨덕턴스 증폭기의 양의 단자에 결합되는, 증폭기 회로.
  3. 제 2 항에 있어서, 상기 증폭 유닛은
    상기 제1 연산 증폭기의 음의 단자와 상기 감쇠 유닛 사이에 결합되는, 제1 저항; 및
    상기 제2 연산 증폭기의 음의 단자와 상기 감쇠 유닛 사이에 결합되는, 제2 저항을 더 포함하는, 증폭기 회로.
  4. 제 2 항에 있어서, 상기 증폭 유닛은
    상기 제1 상호컨덕턴스 증폭기의 양의 단자와 상기 제1 상호컨덕턴스 증폭기의 출력 단자 사이에 결합되는, 제1 스위치; 및
    상기 제2 상호컨덕턴스 증폭기의 양의 단자와 상기 제2 상호컨덕턴스 증폭기의 출력 단자 사이에 결합되는, 제2 스위치를 더 포함하고, 이때 상기 양의 출력 신호 및 상기 음의 출력 신호가 포화될 때, 상기 제1 스위치 및 상기 제2 스위치는 도통되는, 증폭기 회로.
  5. 삭제
  6. 제 1 항에 있어서, 상기 차분-모드 커패시터는 상기 제3 상호컨덕턴스 증폭기의 출력 단자와 상기 제4 상호컨덕턴스 증폭기의 출력 단자 사이에 결합되는, 증폭기 회로.
  7. 제 6 항에 있어서, 상기 양의 공통-모드 커패시터 및 상기 음의 공통-모드 커패시터는 동일한 제1 커패시턴스를 가지고, 상기 차분-모드 커패시터는 제2 커패시턴스를 가지는데, 이때 상기 제2 커패시턴스는 상기 제1 커패시턴스보다 큰, 증폭기 회로.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제3 연산 증폭기의 출력 단자와 상기 제4 연산 증폭기의 출력 단자 사이에 결합되는, 공통-모드 신호 피드백 유닛을 더 포함하는, 증폭기 회로.
  12. 제 1 항에 있어서, 상기 감쇠 유닛은
    상기 제3 상호컨덕턴스 증폭기의 양의 단자와 상기 제3 상호컨덕턴스 증폭기의 출력 단자 사이에 연결되는, 제3 스위치; 및
    상기 제4 상호컨덕턴스 증폭기의 양의 단자와 상기 제4 상호컨덕턴스 증폭기의 출력 단자 사이에 결합되는, 제4 스위치를 더 포함하고, 상기 양의 출력 신호 및 상기 음의 출력 신호가 포화될 때, 상기 제3 스위치 및 상기 제4 스위치는 도통되는, 증폭기 회로.
  13. 제 1 항에 있어서, 상기 감쇠 유닛은
    상기 제3 연산 증폭기의 출력 단자와 상기 증폭 유닛 사이에 연결되는, 제5 스위치; 및
    상기 제4 연산 증폭기의 출력 단자와 상기 증폭 유닛 사이에 연결되는, 제6 스위치를 더 포함하고, 상기 양의 출력 신호 및 상기 음의 출력 신호가 포화될 때, 상기 제5 스위치 및 상기 제6 스위치는 도통되지 않는, 증폭기 회로.
  14. 제 1 항 내지 제 4 항, 제 6 항, 제 7 항, 그리고 제 11 항 내지 제 13 항 중 어느 한 항에 따른 증폭기 회로를 포함하는 것을 특징으로 하는, 칩.
  15. 제 14 항의 칩을 포함하는 것을 특징으로 하는 전자 장치.
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