JP4156573B2

JP4156573B2 - トランスインピーダンスアンプ

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Publication number: JP4156573B2
Application number: JP2004226857A
Authority: JP
Inventors: 誠中村; 祐記今井; 正俊十林; 義和卜部; 初史飯塚
Original assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Current assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Priority date: 2004-08-03
Filing date: 2004-08-03
Publication date: 2008-09-24
Anticipated expiration: 2024-08-03
Also published as: CN1993885A; CN1993885B; JP2006050145A

Description

本発明は、光受信回路において、受光素子が光電気変換した電流信号を受信し電圧信号に変換増幅するトランスインピーダンスアンプに係り、特に、ダイナミックレンジの大きな入力電流に対応できるトランスインピーダンスアンプに関するものである。

本トランスインピーダンスアンプは、高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（以下、ＰＯＮと称する）システム等の光伝送回路において、光信号を電気信号に変換する光受信回路に適用されるものである。

トランスインピーダンスアンプは、受信した光信号を受光素子により光電気変換した電流Ｉinを入力し、トランスインピーダンス利得（帰還抵抗の値に比例する）によって、電圧Ｖoutに変換して出力するものである。しかしながら、入力電流Ｉinが大きくなると出力電圧Ｖoutの振幅が飽和し波形歪が生じる。

従来のトランスインピーダンスアンプは、高感度と広ダイナミックレンジ特性を両立させるために、入力電流Ｉinが大きくなった場合に帰還抵抗の値を小さくしてトランスインピーダンス利得を下げることで、大電流入力時も歪の少ない出力電圧Ｖoutを得るようにしている。

図７に、従来のトランスインピーダンスアンプ３００の基本構成を示す（例えば、非特許文献１参照）。このトランスインピーダンスアンプ３００は、利得切替回路３１２と増幅回路３１１を有し、受光素子１００の出力電流Ｉinを入力して電圧変換し信号増幅を行う。利得切替回路３１２は、帰還抵抗ＲＦとダイオードＤ１を並列に接続した構成である。

このトランスインピーダンスアンプ３００は、入力した電流Ｉinが大きくなった場合、増幅回路３１１の入力端子と出力端子との電圧差が大きくなり、帰還抵抗ＲＦと並列に挿入したダイオードＤ１がＯＮし、等価的に帰還抵抗の値が下がることで、トランスインピーダンス利得を下げ、大電流時に出力電圧Ｖoutが飽和しないようにしたものである。

図８に、利得切替回路として、ダイオードのＯＮ／ＯＦＦによるのではなく、複数の帰還抵抗を切り替えるよう構成した別の従来のトランスインピーダンスアンプ４００の基本構成を示す（例えば、特許文献１参照）。このトランスインピーダンスアンプ４００は、利得切替回路４１２と増幅回路４１１を有し、受光素子１００の出力電流Ｉinを入力して電圧変換し信号増幅を行うトランスインピーダンスアンプコア回路４１０と、トランスインピーダンスアンプコア回路４１０の出力電圧Ｖoutに応じて利得切替回路４１２の切り替えを制御する利得切替判断回路４２０を有する。

このトランスインピーダンスアンプ４００は、利得切替回路４１２をスイッチが直列接続された複数の帰還抵抗で構成し、増幅回路４１１の出力電圧Ｖoutの直流レベルを利得切替判断回路４２０によりモニタして得た切替信号によって、利得切替回路４１２のスイッチをＯＮ／ＯＦＦして帰還抵抗の値を切り替えるものである。

猿渡、菅原、井辺、著「１５６Ｍｂｐｓバースト信号対応光受信器」、電子情報通信学会総合大会、予稿集、１９９７年、Ｂ−１０−１２８特許第３２５９７０７号（特開２０００−２５２７７４）公報

ところで、高速データ伝送を可能とする光伝送システム、特にＰＯＮシステムにおいては、高感度で広入力ダイナミックレンジ、かつバースト応答性が要求される。

図１０(a)にＰＯＮシステムの構成を示す。ＰＯＮシステムでは、１台の局側装置（ＯＬＴ）５０１に複数台の宅側装置（ＯＮＵ）５０２１〜５０２ｎが接続され、その接続は光カプラ５０３などのパッシブデバイスで接続される。５０４は光ファイバである。

このため、各宅側装置５０２１〜５０２ｎからの上り（ＯＮＵからＯＬＴ）のデータは、それぞれの経路の違いで、局側装置５０１への到達時の光パワーが異なってくる。このため、局側装置５０１の光受信回路には広いダイナミックレンジが要求される。

図１０(a)のＰＯＮシステムでは、ある宅側装置がデータを送出している間（パケット期間）は、他の宅側装置はデータを送出できないので、伝送効率を高めるには、パケット間の時間を短くする必要がある。図１０(b)に示すように、パケット５１０の先頭には、プリアンブル５１１と呼ばれる特定ビットが用意され、局側装置５０１でパケットの同期に使用される。信号振幅はパケット５１０毎に異なっている。

伝送効率を高めるためには、短いプリアンブルビットでパケットを同期させなければならず、そのためには、短いプリアンブルビットで、瞬時に利得を切り替えることができる光受信回路が必要である。このため、光受信回路には、瞬時応答が可能で、広ダイナミックレンジを有するトランスインピーダンスアンプが要求される。

この点につき、図７で説明した従来のトランスインピーダンスアンプ３００は、帰還抵抗ＲＦに並列にダイオードＤ１を挿入する構成であるため、入力電流Ｉinが大きくなった場合、出力電圧Ｖoutの直流伝達特性に大きな歪が生じてしまい、出力電圧Ｖoutの波形のデューティが悪化してしまう。デューティ特性が悪くなると符号誤りが生じ伝送特性の劣化を引き起こすという問題がある。

また、図８で説明した従来のトランスインピーダンスアンプ４００は、直流伝達特性の歪の問題は解決できるが、利得切替判断回路４２０での利得切替の判断は、通常、トランスインピーダンスアンプ４００の出力電圧Ｖoutの高レベルと低レベルを、ハイレベルホールド回路、ローレベルホールド回路でそれぞれホールドし、その電位差が一定以上になったことをコンパレータ４２３等で識別することで切替判断を行うため、ホールドに時間がかかり、瞬時応答性に劣ってしまう。

すなわち、ハイレベルホールド回路は、オペアンプ４２１、コンデンサＣ１、ダイオードＤ２で構成され、またローレベルホールド回路は、オペアンプ４２２、コンデンサＣ２、ダイオードＤ３で構成され、ホールド性を確保するには、コンデンサＣ１，Ｃ２に大きな容量を持たせることが必要であるが、その場合、コンデンサＣ１，Ｃ２に充電するまでの時間がかかり、瞬時応答が難しくなる。また、ＬＳＩ内にコンデンサＣ１，Ｃ２を構成した場合はレイアウト面積が大きくなってしまう。

さらに、高感度で広ダイナミックレンジを実現するために、利得切替回路４１２の帰還抵抗の本数が２本以上に増えた場合、利得切替判断アルゴリズムに、利得の状態を把握しておく必要があり、回路構成の複雑化とともに瞬時応答性を下げている。利得状態を把握する回路例としては、図９に示すようなＳＲラッチ回路４３１，４３２とアンド回路４３３を使用した論理回路によって状態を保持する保持回路４３０が知られている。

以上のように、従来の高感度で広入力ダイナミックレンジを実現するトランスインピーダンスアンプでは、バーストデータに対応した瞬時応答を実現することが困難という課題があった。

本発明の目的は、高感度および広入力ダイナミックレンジを実現でき、かつ、バーストデータに対応した瞬時応答を実現できるトランスインピーダンスアンプを提供することである。

請求項１にかかる発明は、入力端子が信号入力端子に接続された第１のトランスインピーダンスアンプコア回路と、該第１のトランスインピーダンスアンプコア回路と同じ構成で入力端子が開放された第２のトランスインピーダンスアンプコア回路と、前記第１および第２のトランスインピーダンスアンプコア回路の各出力端子が差動入力端子に接続された差動型の中間段バッファ回路と、該中間段バッファ回路の差動出力端子が差動入力端子に接続されたヒステリシスコンパレータを有し前記第１および第２のトランスインピーダンスアンプコア回路の利得を切り替える利得切替判断回路とを備え、前記信号入力端子に入力する電流を電圧信号に変換し増幅して前記中間段バッファ回路から出力するトランスインピーダンスアンプであって、前記第１および第２のトランスインピーダンスアンプコア回路は、それぞれ帰還抵抗を具備し、前記利得切替判断回路の前記ヒステリシスコンパレータは、前記中間段バッファ回路の差動出力信号を入力とし、外部制御信号によりその出力を初期化する機能を有し、前記利得切替判断回路の前記ヒステリシスコンパレータは、前記中間段バッファ回路の差動出力信号に応じて前記第１および第２のトランスインピーダンスアンプコア回路の前記帰還抵抗の値を切り替えることを特徴とする。

請求項２にかかる発明は、請求項１に記載のトランスインピーダンスアンプにおいて、前記中間段バッファ回路の差動出力における正転出力電圧と反転出力電圧の差電位が前記ヒステリシスコンパレータの有するヒステリシス幅を超えたときに前記ヒステリシスコンパレータの出力が変化し、その後前記出力が保持され、前記外部制御信号により前記出力が初期化されることを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載のトランスインピーダンスアンプにおいて、前記第１および第２のトランスインピーダンスアンプコア回路は、前記帰還抵抗の値を切り替えるスイッチとしてＭＯＳトランジスタを具備することを特徴とする。

請求項４にかかる発明は、請求項３に記載のトランスインピーダンスアンプにおいて、前記ＭＯＳトランジスタは、その基板端子がソース電位より低い電位の接地に接続されたＮＭＯＳトランジスタからなることを特徴とする。

請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載のトランスインピーダンスアンプにおいて、前記第１および第２のトランスインピーダンスアンプコア回路は、前記帰還抵抗の値の切り替えに連動して開ループ利得が切り替えられるようにしたことを特徴とする。

請求項１にかかる発明によれば、高感度および広ダイナミックレンジのトランスインピーダンスアンプにおいて、入力電流が大きく変化しても波形歪が生じないように利得切替を瞬時に行うことができる。すなわち、利得切替判断のための振幅レベル検出にヒステリシスコンパレータを使用するので、応答時間の遅いレベルホールド回路が必要無くなり、瞬時の利得切替判断が可能となり、バーストデータに対応した瞬時応答が可能となる。さらに、請求項２にかかる発明のようにＭＯＳトランジスタをスイッチとして帰還抵抗の値を切り替え、請求項３にかかる発明のようにそのＭＯＳトランジスタをＮＭＯＳトランジスタとしその寄生容量を減らすことにより、トランスインピーダンスの帯域を改善できるため高速動作が可能となる。さらに、請求項４にかかる発明によれば、ヒステリシスコンパレータは外部制御信号により初期化されるので、パケットデータではパケット間にその外部制御信号を与えることにより、信号振幅の異なるパケット毎に適正な利得制御が可能となる。さらに、請求項５にかかる発明によれば、開ループ利得の切り替えもできる。

本発明では、利得切替判断回路にヒステリシス特性をもったコンパレータを用いることにより、トランスインピーダンスアンプの出力振幅を、長い応答時間を要するホールド回路ではなく、コンパレータのヒステリシス幅で検出して、瞬時に利得切替判断を行わせ、一旦入力振幅がこの設定されたヒステリシス幅を超えるとコンパレータの出力レベルを保持させる。このように、ヒステリシスコンパレータを用いた利得切替判断回路により、利得切替判断を行う出力電圧の識別を瞬時に行うとともに現在の利得の状態を保持する。また、利得切替回路の帰還抵抗の値を切り替えるスイッチをＮＭＯＳトランジスタで構成し、そのＮＭＯＳトランジスタの基板電位をソース電位より低い接地（ＧＮＤ）として、スイッチの寄生容量を削減し、トランスインピーダンスアンプの帯域と感度を改善する。さらに、ＰＯＮシステムでは、各パケットごとに信号振幅が異なるため、各々のパケットの振幅に対応して利得を切り替える必要があるので、利得切替判断回路のヒステリシスコンパレータは各パケット毎に初期化する必要があるが、ヒステリシスコンパレータの入力電圧は反転しないため、ヒステリシスコンパレータに外部リセット信号で初期状態に戻す機能を付加することで初期化を行う。

図１は、本発明の１つの実施例のトランスインピーダンスアンプ２００の回路図である。トランスインピーダンスアンプ２００は、入力端子が受光素子１００に接続された第１のトランスインピーダンスアンプコア回路２１０と、このトランスインピーダンスアンプコア回路２１０と同一構成で入力端子が開放された第２のトランスインピーダンスアンプコア回路２２０と、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の出力電圧Ｖ１，Ｖ２を差動入力端子に入力する中間段バッファ回路２３０と、中間段バッファ回路２３０の差動出力電圧Ｖ３，Ｖ４を入力して差動出力電圧Ｖoutp，Ｖoutnを出力する出力バッファ回路２４０と、中間段バッファ回路２３０の差動出力電圧Ｖ３，Ｖ４を入力して第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得切替回路２１１，２２１に切替信号を出力する利得切替判断回路２５０とを有している。

次に、図１に示したトランスインピーダンスアンプ２００の動作について説明する。トランスインピーダンスアンプ２００の利得切替判断回路２５０の詳細を図２に示し、動作概要を図３に示す。利得切替判断回路２５０はヒステリシスコンパレータ２５１により構成されている。

中間段バッファ回路２３０には、第１のトランスインピーダンスアンプコア回路２１０の出力電圧Ｖ１と、第２のトランスインピーダンスアンプコア回路２２０の出力電圧Ｖ２が入力されるので、その中間段バッファ回路２３０からは、図３(a)に示すように、受光素子１００から第１のトランスインピーダンスアンプコア回路２１０に入力する電流Ｉinが大きくなると、正転電圧Ｖ３と反転電圧Ｖ４との間の電位差（Ｖ４−Ｖ３）が大きくなるような差動電圧出力が得られる。

中間段バッファ回路２３０の差動出力電圧を、利得切替判断回路２５０のヒステリシスコンパレータ２５１に入力し、その差動出力電圧の電位差（Ｖ４−Ｖ３）が予め設定したヒステリシス幅を超えた時に、ヒステリシスコンパレータ２５１が利得切替判断を行い、切替信号を変化させる（図３(b)、(c)）。

トランスインピーダンスアンプ２００において、中間段バッファ回路２３０の差動出力は反転することがないため、図３(c)に示すように、一旦ヒステリシス幅を超えると、信号反転が起こらない限りその出力レベルを保持するというヒステリシスコンパレータ２５１の特徴を利用すると、中間段バッファ回路２３０の出力を保持できるため、別途回路を用意する必要がない。なお、ヒステリシスコンパレータ２５１を初期化するには、後記するリセット機能付とすれば良い。

図４(a)は本発明に係わるトランスインピーダンスアンプ２００の別の例の利得切替判断回路２５０Ａの回路図であり、特に利得切替が複数段ある場合である。

利得切替判断回路２５０Ａは、第１の利得切替判断を行う第１のヒステリシスコンパレータ２５２と、第２の利得切替判断を行う第２のヒステリシスコンパレータ２５３と、スイッチ２５４とで構成され、第１のヒステリシスコンパレータ２５２の入力端子は、中間段バッファ回路２３０の差動出力端子に直接接続され、第２のヒステリシスコンパレータ２５３の入力端子はスイッチ２５４を介して中間段バッファ回路２３０の差動出力端子に接続されている。このスイッチ２５４は第１のヒステリシスコンパレータ２５２の出力である第１切替信号でＯＮ／ＯＦＦする。

図４(b)に、利得切替判断回路２５０Ａの動作概要を示す。第１のヒステリシスコンパレータ２５２により利得切替判断を行い第１の利得切替を行う。第１の利得切替信号によリスイッチ２５２がＯＮした後、入力電流Ｉinがさらに大きくなりトランスインピーダンスアンプコア回路２１０の出力電圧Ｖ１の振幅がさらに大きくなると、第２のヒステリシスコンパレータ２５３により第２の利得切替判断を行う。

中間段バッファ回路２３０の差動出力電圧が反転することはないため、ヒステリシスコンパレータ２５２の出力、又はヒステリシスコンパレータ２５２と２５３の出力が一旦切り替わった後はその出力レベルは保持される。このため、複数段の利得切替を行う場合でも、本構成を用いることで、利得切替判断と状態保持の両方の機能を実現することができる。なお、ヒステリシスコンパレータ２５１〜２５３を初期化するには、後記するリセット機能付とすれば良い。

本発明に係わるトランスインピーダンスアンプコア回路２１０，２２０の利得切替回路ならびに開ループ利得切替回路の具体例を以下に示す。

図５(a)はトランスインピーダンスアンプコア回路２１０，２２０における利得切替回路２１１，２２１の部分の回路図である。利得切替回路２１１，２２１には、トランスインピーダンス利得を決める帰還抵抗ＲＦ１，ＲＦ２，ＲＦ３、開ループ利得を決める負荷抵抗ＲＬ１，ＲＬ２，ＲＬ３があり、それら帰還抵抗および負荷抵抗をＮＭＯＳトランジスタＭＮ１〜ＭＮ４をスイッチとして所望の抵抗値に切り替える。なお、帰還抵抗および負荷抵抗を切り替えるスイッチとしてＮＭＯＳトランジスタＭＮ１〜ＭＮ４は切替信号の論理を反転すればＰＭＯＳトランジスタでも実現可能である。

図５(b)は利得切替回路２１１，２２１の部分の別の例の回路図である。ＮＭＯＳトランジスタＭＮ４のソースを、ＮＭＯＳトランジスタＭＮ３のソースではなくドレインヘ接続したものである。このようにすることで、最大負荷抵抗時のＮＭＯＳトランジスタＭＮ４の寄生容量の影響を低減することが可能である。

図５(c)に切替信号とＮＭＯＳトランジスタＭＮ１〜ＭＮ４のゲート電圧（Ｈｉ，Ｌｏ）の関係を示す。図４(a)に示した利得切替判断回路２５０Ａで生成された第１および第２切替信号は、利得切替回路２１１，２２１に送られ、ＮＭＯＳトランジスタによるスイッチで抵抗の切替が行われ、利得が３種類（大、中、小）に切り替えられる。

さらに、図５(a)、(b)では、帰還抵抗を切り替えるスイッチに使用するＮＭＯＳトランジスタＭＮ１、ＭＮ２の基板端子を、ソースではなく接地（ＧＮＤ）へ接続し、基板電位をソース電位より低電位としている。このようにすることで、空乏層が広がり、ＮＭＯＳトランジスタのドレイン・ソース間の寄生容量を減らし、高速動作を得ることができる。

図６に、前記した利得判断回路２５０のヒステリシスコンパレータ２５１〜２５３として使用可能なリセット機能付ヒステリシスコンパレータの回路を示す。Ｒ１〜Ｒ６は抵抗、Ｑ３〜Ｑ８はＮＰＮトランジスタ、ＭＰ１，ＭＰ２はＰＭＯＳトランジスタ、Ｉａ，Ｉｂは電流源である。このリセット機能付ヒステリシスコンパレータでは、外部から与えられるリセット信号ＲＥＳＥＴによってヒステリシスコンパレータ出力を初期値に戻すために、ヒステリシスコンパレータの電位を強制的に初期値に戻す回路（ＰＭＯＳトランジスタＭＰ１，ＭＰ２）を付加している。なお、ＰＭＯＳトランジスタＭＰ１，ＭＰ２はリセット信号の論理を反転すればＮＭＯＳトランジスタでも実現可能である。

本リセット機能付ヒステリシスコンパレータの動作は、反転入力端子ＩＮの電圧Ｖ４が、正転入力端子ＩＰの電圧Ｖ３に対してある電位差を超えると、正転出力端子ＯＰが反転出力端子ＯＮに対して高い電圧を出力する。逆に、正転入力端子ＩＰの電圧Ｖ３が反転入力端子ＩＮの電圧Ｖ４に対してある電位差を超えると、反転出力端子ＯＮが正転出力端子ＯＰに対して高い電圧を出力する。

しかし、中間バッファ回路２３０の差動出力は反転しないため、反転出力端子ＯＮの電圧が正転出力端子ＯＰの電圧に対して高い電圧（初期状態）に自動的に復帰することは無い。

そこで、リセット端子にリセット信号ＲＥＳＥＴを与えることで、強制的に反転出力端子ＯＮが正転出力端子ＯＰに対して高い電圧になるように内部電圧を与える回路（ＰＭＯＳトランジスタＭＰ１，ＭＰ２）を追加した。これにより両出力端子ＯＰ，ＯＮの電圧を前記した初期値に戻すことが可能である。

ＰＯＮシステムでは、各パケットごとに信号振幅が異なるため各々のパケットの振幅に対応してトランスインピーダンスアンプコア回路２１０，２２０の利得を頻繁に切り替える必要がある。このため、利得切替判断回路２５０のヒステリシスコンパレータ２５１、又は２５２，２５３は各パケット毎に初期化する必要があるが、ヒステリシスコンパレータの入力電圧は反転しないので初期化できない。そこで、それらのヒステリシスコンパレータを上記のようにリセット機能付とすれば、外部リセット信号でそのヒステリシスコンパレータを強制的に初期状態に戻し初期化を行うことができる。

本発明の一実施例であるトランスインピーダンスアンプの回路図である。図１のトランスインピーダンスアンプにおける利得切替判断回路の回路図である。図１のトランスインピーダンスアンプの動作説明図である。 (a)は図１のトランスインピーダンスアンプにおいて、帰還抵抗の値を複数に亘って切り替えるときの利得切替判断回路の回路図、(b)はその動作説明図である。 (a)、(b)はトランスインピーダンスアンプコア回路における利得切替回路の部分の具体例の回路図、(c)は動作説明図である。利得切替判断回路に使用するリセット機能付ヒステリシスコンパレータの具体例の回路図である。従来のトランスインピーダンスアンプの回路図である。従来別の例のトランスインピーダンスアンプの回路図である。従来のトランスインピーダンスアンプにおいて、現在の利得状態を把握する保持回路の具体例の回路図である。 (a)はＰＯＮシステムの構成を示す図、(b)はパケットデータの説明図である。

符号の説明

１００：受光素子
２００：本実施例のトランスインピーダンスアンプ、２１０：第１のトランスインピーダンスアンプコア回路、２１１：増幅回路、２１２：利得切替回路、２２０：第２のトランスインピーダンスアンプコア回路、２２１：増幅回路、２２２：利得切替回路、２３０：中間段バッファ回路、２４０：出力バッファ回路、２５０,２５０Ａ：利得切替判断回路、２５１〜２５３：ヒステリシスコンパレータ
３００：従来のトランスインピーダンスアンプ、３１１：増幅回路、３１２：利得切替回路
４００：別の従来のトランスインピーダンスアンプ、４１０：トランスインピーダンスアンプコア回路、４１１：増幅回路、４１２：利得切替回路、４２０：利得切替判断回路、４２１，４２２：オペアンプ、４２３：コンパレータ、４３０：保持回路、４３１，４３２：ＦＦ回路、４３３：アンド回路
５０１：局側装置、５０２１〜５０２ｎ：宅側装置、５０３：光カプラ、５０４：光ファイバ、５１０：パケット、５１１：プリアンブル

Claims

入力端子が信号入力端子に接続された第１のトランスインピーダンスアンプコア回路と、該第１のトランスインピーダンスアンプコア回路と同じ構成で入力端子が開放された第２のトランスインピーダンスアンプコア回路と、前記第１および第２のトランスインピーダンスアンプコア回路の各出力端子が差動入力端子に接続された差動型の中間段バッファ回路と、該中間段バッファ回路の差動出力端子が差動入力端子に接続されたヒステリシスコンパレータを有し前記第１および第２のトランスインピーダンスアンプコア回路の利得を切り替える利得切替判断回路とを備え、前記信号入力端子に入力する電流を電圧信号に変換し増幅して前記中間段バッファ回路から出力するトランスインピーダンスアンプであって、
前記第１および第２のトランスインピーダンスアンプコア回路は、それぞれ帰還抵抗を具備し、
前記利得切替判断回路の前記ヒステリシスコンパレータは、前記中間段バッファ回路の差動出力信号を入力とし、外部制御信号によりその出力を初期化する機能を有し、
前記利得切替判断回路の前記ヒステリシスコンパレータは、前記中間段バッファ回路の差動出力信号に応じて前記第１および第２のトランスインピーダンスアンプコア回路の前記帰還抵抗の値を切り替えることを特徴とするトランスインピーダンスアンプ。
請求項１に記載のトランスインピーダンスアンプにおいて、
前記中間段バッファ回路の差動出力における正転出力電圧と反転出力電圧の差電位が前記ヒステリシスコンパレータの有するヒステリシス幅を超えたときに前記ヒステリシスコンパレータの出力が変化し、その後前記出力が保持され、前記外部制御信号により前記出力が初期化されることを特徴とするトランジスタインピーダンスアンプ。
請求項１又は２に記載のトランスインピーダンスアンプにおいて、
前記第１および第２のトランスインピーダンスアンプコア回路は、前記帰還抵抗の値を切り替えるスイッチとしてＭＯＳトランジスタを具備することを特徴とするトランスインピーダンスアンプ。
請求項３に記載のトランスインピーダンスアンプにおいて、
前記ＭＯＳトランジスタは、その基板端子がソース電位より低い電位の接地に接続されたＮＭＯＳトランジスタからなることを特徴とするトランスインピーダンスアンプ。
請求項１乃至４のいずれか１つに記載のトランスインピーダンスアンプにおいて、
前記第１および第２のトランスインピーダンスアンプコア回路は、前記帰還抵抗の値の切り替えに連動して開ループ利得が切り替えられるようにしたことを特徴とするトランスインピーダンスアンプ。