JP4095077B2 - トランスインピーダンスアンプ - Google Patents

Description

本発明は、光受信回路において、受光素子が光電気変換した電流信号を受信し電圧信号に変換増幅するトランスインピーダンスアンプにかかり、特に、ダイナミックレンジの大きな入力電流に対応できるトランスインピーダンスアンプに関する。

高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（以下、ＰＯＮという：Passive Optical Network）システム等の光伝送回路では、光信号を電気信号に変換する光受信回路において、トランスインピーダンスアンプを用いる。
トランスインピーダンスアンプは、受信した光信号を受光素子により光電気変換して得られた入力電流Ｉｉｎを入力とし、帰還抵抗の値に比例するトランスインピーダンス利得によって、出力電圧Ｖｏｕｔに変換して出力するものである。

この種のトランスインピーダンスアンプでは、入力電流Ｉｉｎが大きくなると出力電圧Ｖｏｕｔの振幅が飽和し波形歪が生じる。
したがって、従来のトランスインピーダンスアンプは、高感度と広ダイナミックレンジ特性を両立させるために、入力電流Ｉｉｎが大きくなった場合に帰還抵抗の値を小さくしてトランスインピーダンス利得を下げることで、大電流入力時も歪の少ない出力電圧Ｖｏｕｔを得るようにしている。

図１５に、従来のトランスインピーダンスアンプ３００の基本構成を示す（例えば、非特許文献１など参照）。このトランスインピーダンスアンプ３００は、増幅回路３１１と利得切替回路３１２とを有し、受光素子１００から出力された入力電流Ｉｉｎを電圧変換して信号増幅を行い出力電圧Ｖｏｕｔを得る回路である。利得切替回路３１２は、帰還抵抗ＲＦとダイオードＤ１を並列に接続した構成である。

このトランスインピーダンスアンプ３００では、入力電流Ｉｉｎが大きくなった場合、増幅回路３１１の入力端子と出力端子との電圧差が大きくなって、帰還抵抗ＲＦと並列に挿入したダイオードＤ１がオンする。これにより、等価的に帰還抵抗の値が下がるため、トランスインピーダンス利得が下がり、大電流が入力された場合でも出力電圧Ｖｏｕｔの飽和を回避できる。

図１６に、利得切替回路として、ダイオードのオン／オフにより１つの帰還抵抗ＲＦの値を切り替えるだけでなく、複数の帰還抵抗を切替接続するよう構成した従来の他のトランスインピーダンスアンプ４００の基本構成を示す（例えば、特許文献１など参照）。このトランスインピーダンスアンプ４００は、トランスインピーダンスアンプコア回路４１０と、利得切替判断回路４２０とを備えている。トランスインピーダンスアンプコア回路４１０は、増幅回路４１１と利得切替回路４１２とを有し、受光素子１００から出力された入力電流Ｉｉｎを電圧変換して信号増幅を行う。利得切替判断回路４２０は、トランスインピーダンスアンプコア回路４１０からの出力電圧Ｖｏｕｔに応じて利得切替回路４１２での利得切り替えを制御する。

このトランスインピーダンスアンプ４００は、スイッチが直列接続された複数の帰還抵抗で利得切替回路４１２を構成し、増幅回路４１１からの出力電圧Ｖｏｕｔの直流レベルを利得切替判断回路４２０によりモニタして得た利得切替信号ＳＥＬによって、利得切替回路４１２のスイッチをオン／オフして帰還抵抗の値を切り替えるものである。

なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
特許第３２５９７０７号（特開２０００−２５２７７４）公報 猿渡、菅原、井辺、著「１５６Ｍｂｐｓバースト信号対応光受信器」、電子情報通信学会総合大会、予稿集、１９９７年、Ｂ−１０−１２８

通常、高速データ伝送を可能とする光伝送システム、特にＰＯＮシステムにおいては、高感度で広入力ダイナミックレンジ、かつバースト応答性が要求される。図１７にＰＯＮシステムの構成を示す。このＰＯＮシステムは、１台の局側装置（ＯＬＴ：Optical Line Terminal）５０１と複数台の宅側装置（ＯＮＵ：Optical Network Unit）５１１〜５１ｎとからなり、光カプラ５０２などのパッシブデバイスと光ファイバ５０３を介して接続されている。

この際、各宅側装置５１１〜５１ｎからの上り（ＯＮＵからＯＬＴへ）のデータすなわちパケット５２１〜５２ｎは、それぞれの経路の違いにより、局側装置５０１への到達時の光パワーが異なってくる。このため、局側装置５０１の光受信回路で用いられるトランスインピーダンスアンプ（ＴＩＡ：TransImpedance Amp）には広いダイナミックレンジが要求される。

図１７のＰＯＮシステムでは、ある宅側装置がパケットを送出している間（パケット期間）は、他の宅側装置はパケットを送出できないので、伝送効率を高めるには、パケット間の時間を短くする必要がある。図１８に示すように、パケット５２０の先頭には、プリアンブル５３１と呼ばれる特定ビットが用意され、局側装置５０１でパケットの同期に使用される。

前述したように、局側装置５０１への到達時の光パワーの差Ｐｄに起因して、各パケット５２０の信号振幅はパケットごとに異なっている。また、伝送効率を高めるためには、短いプリアンブル５３１でパケットを同期させて後続のペイロード５３２を受信しなければならず、短いプリアンブル５３１で、瞬時に利得を切り替えることができる光受信回路が必要となる。このため、光受信回路には、瞬時応答が可能で、広ダイナミックレンジを有するトランスインピーダンスアンプが要求される。

しかしながら、前述した従来技術では、例えば、図１５で説明した従来のトランスインピーダンスアンプ３００によれば、帰還抵抗ＲＦに並列にダイオードＤ１を挿入する構成であるため、入力電流Ｉｉｎが大きくなった場合、出力電圧Ｖｏｕｔの直流伝達特性に大きな歪が生じてしまい、出力電圧Ｖｏｕｔの波形のデューティが悪化してしまう。デューティ特性が悪くなると符号誤りが生じ伝送特性の劣化を引き起こすという問題があった。

また、図１６で説明した従来のトランスインピーダンスアンプ４００によれば、直流伝達特性の歪の問題は解決できるが、利得切替判断回路４２０での利得切替の判断は、通常、トランスインピーダンスアンプ４００の出力電圧Ｖｏｕｔの高レベルと低レベルを、ハイレベルホールド回路、ローレベルホールド回路でそれぞれホールドし、その電位差が一定以上になったことをコンパレータ４２３等で識別することで切替判断を行うため、ホールドに時間がかかり、瞬時応答性に劣ってしまうという問題があった。

すなわち、ハイレベルホールド回路は、オペアンプ４２１、コンデンサＣ１、ダイオードＤ２で構成され、またローレベルホールド回路は、オペアンプ４２２、コンデンサＣ２、ダイオードＤ３で構成され、ホールド性を確保するには、コンデンサＣ１，Ｃ２に大きな容量を持たせることが必要であるが、その場合、コンデンサＣ１，Ｃ２に充電するまでの時間がかかるため瞬時応答が難しくなる。また、ＬＳＩ内にコンデンサＣ１、Ｃ２を構成した場合はレイアウト面積が大きくなってしまう。

さらに、高感度で広ダイナミックレンジを実現するために、利得切替回路４１２の帰還抵抗の本数が２本以上に増えた場合、利得切替判断アルゴリズムで利得の状態を把握しておく必要があり、回路構成の複雑化とともに瞬時応答性を下げる要因となる。なお、利得状態を把握する回路例としては、例えば図１９に示すようなＳＲラッチ回路４３１，４３２とアンド回路４３を使用した論理回路によって状態を保持する保持回路４３０が知られている。

また、トランスインピーダンスアンプでは、その利得切り替えを高速に行う必要があるだけでなく、その利得切り替え動作に安定性が必要とされる。
図１６の利得切替判断回路４２０では、トランスインピーダンスアンプコア回路４１０の出力電圧Ｖｏｕｔの振幅を、オペアンプ４２１とダイオードＤ２、およびオペアンプ４２２とダイオードＤ３により、常に１つの基準で比較し、その比較結果に応じて利得切替回路４１２の切り替えを制御している。

このため、従来のトランスインピーダンスアンプ４００によれば、例えば入力電流Ｉｉｎに雑音が混入した場合、その雑音により利得切替回路４１２が誤動作して利得切り替えが行われ、出力振幅が不安定になる。特に、図１８に示すパケット５２０のプリアンブル５３１に続くペイロード５３２の期間において、雑音により利得切り替えが行われた場合、入力電流Ｉｉｎ自体が変化していないにもかかわらずその利得切り替えが行われるため、出力電圧Ｖｏｕｔが変化して、ペイロード５３２のデータビットを正常に受信できなくなる場合もあった。

以上のように、従来の高感度で広入力ダイナミックレンジを実現するトランスインピーダンスアンプでは、バーストデータに対応した瞬時応答を実現するとともに、利得切り替えの安定性を得ることが困難という課題があった。
本発明はこのような課題を解決するためのものであり、高感度および広入力ダイナミックレンジを実現でき、バーストデータに対応した瞬時応答を実現するとともに、利得切り替えの安定性を得ることができるトランスインピーダンスアンプを提供することを目的としている。

このような目的を達成するために、本発明にかかるトランスインピーダンスアンプは、入力端子へ入力された電流を所望の利得で増幅し電圧信号として出力する第１のトランスインピーダンスアンプコア回路と、この第１のトランスインピーダンスアンプコア回路と同じ構成で入力端子が開放された第２のトランスインピーダンスアンプコア回路と、第１および第２のトランスインピーダンスアンプコア回路からの出力信号を差動増幅して出力する中間段バッファ回路と、この中間段バッファ回路から出力された差動出力信号を比較入力電圧とし、この比較入力電圧に基づき第１および第２のトランスインピーダンスアンプコア回路の利得を切り替える利得切替信号を出力する利得切替判断回路とを備えるトランスインピーダンスアンプであって、第１および第２のトランスインピーダンスアンプコア回路に、利得切替信号に基づき利得を切り替える利得切替回路をそれぞれ備え、利得切替判断回路で、比較入力電圧を第１のヒステリシス特性で比較判定した結果に基づき利得切替信号を出力することにより第１および第２のトランスインピーダンスアンプコア回路の利得を切り替える利得切替動作を行い、比較入力電圧を第１のヒステリシス特性より低い電圧検出レベルの第２のヒステリシス特性で比較判定した結果に基づき利得切替動作を停止して第１および第２のトランスインピーダンスアンプコア回路の利得を固定するようにしたものである。

この際、利得切替判断回路に、比較入力電圧が差動入力端子に入力され、この比較入力電圧を第１のヒステリシス特性で比較判定した結果に応じて利得切替信号を出力端子から出力する利得切替コンパレータと、比較入力電圧が差動入力端子に入力され、この比較入力電圧を第２のヒステリシス特性で比較判定した結果に応じてデータ検出信号を出力端子から出力するデータ検出コンパレータと、データ検出信号が入力端子に入力され、このデータ検出信号を所定時間遅延させることにより利得切替動作の停止を指示する利得固定信号を出力端子から出力する遅延回路とを備え、利得切替コンパレータに、利得固定信号に応じて利得切替動作を停止して利得切替信号を固定する利得固定回路を備えてもよい。

また、利得切替回路に、帰還抵抗の値を切り替えるスイッチとしてＭＯＳトランジスタを備えてもよい。
この際、ＭＯＳトランジスタとして、その基板端子がソース電位より低い接地に接続されたＮＭＯＳトランジスタを用いてもよい。

また、利得切替コンパレータおよびデータ検出コンパレータに、外部制御信号によりその出力を初期化するリセット回路を設けてもよい。

また、利得切替回路で、利得切替信号に応じて帰還抵抗の値を切り替えるとともに、これに連動して開ループ利得を切り替えるようにしてもよい。

本発明によれば、利得切替判断回路により、中間段バッファ回路からの差動出力信号である比較入力電圧が第１のヒステリシス特性で比較判定された結果に基づき利得切替信号が出力されて、第１および第２のトランスインピーダンスアンプコア回路の利得が切り替えられる利得切替動作が行われ、比較入力電圧が第１のヒステリシス特性より低い電圧検出レベルの第２のヒステリシス特性で比較判定された結果に基づき利得切替動作が停止されて、第１および第２のトランスインピーダンスアンプコア回路の利得が固定される。

これにより、比較入力電圧に基づき利得切替要否を判断するためにヒステリシス特性が利用されるため、利得切替判断のための比較入力電圧を応答時間の遅いレベルホールド回路で保持する必要がなくなり、入力電流に応じて変化する比較入力電圧に基づき瞬時に利得切替判断が可能となり、バーストデータに対応した瞬時応答を実現できる。また、第１のヒステリシス特性より電圧検出レベルの低い第２のヒステリシス特性を用いて利得の固定要否を判断するようにしたので、必要に応じて利得切替要の判断が下される前に、第１および第２のトランスインピーダンスアンプコア回路の利得を固定することができ、利得切り替えの安定性を得ることができる。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかるトランスインピーダンスアンプについて説明する。図１は、本発明の第１の実施の形態にかかるトランスインピーダンスアンプの構成を示すブロック図である。

このトランスインピーダンスアンプ２００は、高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（ＰＯＮ）システム等の光伝送回路において、受光素子１００で受信した光ファイバからの光信号を電気信号に変換する光受信回路で用いられる。

図１に示すように、トランスインピーダンスアンプ２００は、主な回路構成として、第１のトランスインピーダンスアンプコア回路２１０、第２のトランスインピーダンスアンプコア回路２２０、中間段バッファ回路２３０、出力バッファ回路２４０、および利得切替判断回路２５０を備えている。

第１のトランスインピーダンスアンプコア回路２１０は、入力端子が受光素子１００の出力端子に接続されて、受光素子１００から出力された入力電流Ｉｉｎを電圧変換して信号増幅を行い、入力電流Ｉｉｎに応じて変化する出力電圧Ｖ１を出力端子から出力する増幅回路２１１と、この増幅回路２１１の入力端子と出力端子との間に接続されて、利得切替判断回路２５０からの利得切替信号ＳＥＬに応じて増幅回路２１１のトランスインピーダンス利得を切り替える利得切替回路２１２とを有している。
第２のトランスインピーダンスアンプコア回路２２０は、第１のトランスインピーダンスアンプコア回路２１０の増幅回路２１１と同様であるものの入力端子が開放されており、出力電圧Ｖ１の参照電圧として入力電流Ｉｉｎに応じて変化しない一定の出力電圧Ｖ２を出力端子から出力する増幅回路２２１と、第１のトランスインピーダンスアンプコア回路２１０の利得切替回路２１２と同様の利得切替回路２２２を有している。

中間段バッファ回路２３０は、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の出力端子が差動入力端子に接続されて、この差動入力端子に入力された出力電圧Ｖ１，Ｖ２を差動増幅し（例えば、利得＝１）、出力電圧Ｖ３（非反転出力）および出力電圧Ｖ４（反転出力）からなる差動出力信号として差動出力端子から出力するバッファ回路である。
出力バッファ回路２４０は、中間段バッファ回路２３０の差動出力端子が差動入力端子に接続されて、この差動入力端子に入力された出力電圧Ｖ３，Ｖ４を差動増幅し（例えば、利得＝１）、出力電圧Ｖｏｕｔｐ（非反転出力）およびＶｏｕｔｎ（反転出力）を、トランスインピーダンスアンプ２００の出力電圧Ｖｏｕｔとして出力するバッファ回路である。

利得切替判断回路２５０は、中間段バッファ回路２３０の出力電圧Ｖ３，Ｖ４からなる比較入力電圧Ｖｃ（＝Ｖ４−Ｖ３）を入力として、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得切替回路２１２，２２２に利得切替信号ＳＥＬを出力することにより、受光素子１００からの入力電流Ｉｉｎに応じて第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を切り替える判断回路である。

本実施の形態では、利得切替判断回路２５０で、中間段バッファ回路２３０からの差動出力信号である比較入力電圧Ｖｃを第１のヒステリシス特性で比較判定した結果に基づき利得切替信号を出力することにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を切り替える利得切替動作を行い、差動出力信号である比較入力電圧Ｖｃを第１のヒステリシス特性より低い電圧を検出する第２のヒステリシス特性で比較判定した結果に基づき利得切替動作を停止して、第１および第２のトランスインピーダンスアンプコア回路の利得を固定するようにしたものである。

［利得切替判断回路］
次に、図２を参照して、本発明の第１の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替判断回路について詳細に説明する。図２は、本発明の第１の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替判断回路の構成を示すブロック図である。
利得切替判断回路２５０は、利得切替コンパレータ２５１、データ検出コンパレータ２５２、および遅延回路２５３から構成されている。

利得切替コンパレータ２５１は、中間段バッファ回路２３０の差動出力端子が差動入力端子に接続されて、この差動入力端子に入力された比較入力電圧Ｖｃを第１のヒステリシス特性で比較判定し、その結果に応じた利得切替信号ＳＥＬを出力端子から出力することにより、トランスインピーダンスアンプコア回路２１０，２２０の利得を切り替える利得切替動作を行うヒステリシスコンパレータである。
データ検出コンパレータ２５２は、中間段バッファ回路２３０の差動出力端子が差動入力端子に接続されて、この差動入力端子に入力された比較入力電圧Ｖｃを第２のヒステリシス特性で比較判定して、その結果に応じたデータ検出信号ＤＥＴを出力端子から出力することによりデータ受信の有無を検出するヒステリシスコンパレータである。

遅延回路２５３は、データ検出コンパレータ２５２の出力端子が入力端子に接続され、この入力端子に入力されたデータ検出コンパレータ２５２からのデータ検出信号ＤＥＴを所定の遅延時間Ｔｄだけ遅延させることにより、利得切替コンパレータ２５１での利得切替動作の停止を指示する利得固定信号ＨＯＬＤを出力端子から出力する回路である。
この遅延時間Ｔｄとして、各宅側装置からの上り（ＯＮＵからＯＬＴへ）のパケットの先頭に設けられているプリアンブルに相当する時間長を用いることにより、プリアンブルでの利得切り替えのみを許可し、その後続のペイロードでの利得切り替えを禁止できる。

図３は、遅延回路の具体例を示す回路図である。ここでは、抵抗素子Ｒおよび容量素子Ｃからなる積分回路と、この積分回路の前後に接続されたゲート（バッファゲートやインバータ）とから遅延回路を構成した例が示されている。なお、遅延回路の構成については、図３に限定されるものではなく、いずれの公知技術を用いてもよい。

［第１の実施の形態の動作］
次に、図４〜図７を参照して、本発明の第１の実施の形態にかかるトランスインピーダンスアンプの動作について説明する。図４は、本発明の第１の実施の形態にかかるトランスインピーダンスアンプの各部における信号波形例である。図５は、利得切替コンパレータおよびデータ検出コンパレータが持つヒステリシス特性例である。図６は、利得切替コンパレータおよびデータ検出コンパレータの動作特性例である。図７は、本発明の第１の実施の形態にかかるトランスインピーダンスアンプの動作例を示すタイミングチャート図である。

まず、図４を参照して、第１のトランスインピーダンスアンプコア回路２１０、第２のトランスインピーダンスアンプコア回路２２０、中間段バッファ回路２３０、および出力バッファ回路２４０の動作について説明する。
光ファイバを介して宅側装置（ＯＮＵ）から局側装置（ＯＬＴ）へ到達した光信号は、局側装置の光波長分割多重回路（ＷＤＭ：Wavelength Division Multiplex）で分離された後、光受信回路の受光素子１００により光電気変換され、入力電流Ｉｉｎとしてトランスインピーダンスアンプ２００へ入力される。

トランスインピーダンスアンプ２００の第１のトランスインピーダンスアンプコア回路２１０は、入力された入力電流Ｉｉｎを増幅回路２１１で電圧変換して信号増幅を行い、この入力電流Ｉｉｎに応じて変化する出力電圧Ｖ１を出力する。
一方、第２のトランスインピーダンスアンプコア回路２２０は、常時、出力電圧Ｖ１の参照電圧として入力電流Ｉｉｎに応じて変化しない一定の出力電圧Ｖ２を出力している。

中間段バッファ回路２３０には、これら第１のトランスインピーダンスアンプコア回路２１０の出力電圧Ｖ１と、第２のトランスインピーダンスアンプコア回路２２０の出力電圧Ｖ２が入力され、入力電流Ｉｉｎが大きくなると出力電圧Ｖ３，Ｖ４との間の電位差（Ｖ４−Ｖ３）が大きくなるような差動出力信号が得られる。これら出力電圧Ｖ３，Ｖ４は、所定の中心電位Ｖ０を中心として上下に対称な振幅を持つ信号波形となる。
中間段バッファ回路２３０の差動出力信号は、出力バッファ回路２４０に入力され、出力電圧Ｖｏｕｔｐ（非反転出力）およびＶｏｕｔｎ（反転出力）からなるトランスインピーダンスアンプ２００の出力電圧Ｖｏｕｔとして出力される。

次に、図５〜図７を参照して、利得切替判断回路２５０の動作について説明する。
中間段バッファ回路２３０の差動出力信号は、比較入力電圧Ｖｃとして利得切替判断回路２５０へ供給され、利得切替判断回路２５０の利得切替コンパレータ２５１およびデータ検出コンパレータ２５２へ入力される。
図５に示すように、利得切替コンパレータ２５１は、所定の電圧検出レベルＶｈ１からなるヒステリシス特性（第１のヒステリシス特性）を有し、データ検出コンパレータ２５２は、所定の電圧検出レベルＶｈ２からなるヒステリシス特性（第２のヒステリシス特性）を有している。ここでは、ヒステリシスコンパレータの立ち上がり動作が行われる差動入力端子の入力電圧すなわち比較入力電圧を電圧検出レベルという。

本実施の形態にかかるトランスインピーダンスアンプ２００の構成では、常に、受光素子１００から入力電流Ｉｉｎが入力されるため、出力電圧Ｖ２＞出力電圧Ｖ１となり、比較入力電圧Ｖｃ（＝Ｖ４−Ｖ３）＞０である。
このような比較入力電圧Ｖｃを差動入力とする利得切替コンパレータ２５１では、比較入力電圧Ｖｃが電圧検出レベルＶｈ１と比較されることになる。したがって、比較入力電圧Ｖｃが電圧検出レベルＶｈ１を超えた時点で、利得切替コンパレータ２５１からの出力すなわち利得切替信号ＳＥＬの論理が反転する。

この際、一度反転した場合、そのヒステリシス特性の立ち下がり動作まで比較入力電圧Ｖｃが変化しない限り、出力論理はリセットされない。本実施の形態では、比較入力電圧Ｖｃ＞０であるため、ヒステリシス特性の立ち下がり動作まで比較入力電圧Ｖｃが変化せず、結果として一度反転した場合には、その論理が保持される。したがって、入力信号Ｉｉｎがゼロの場合の比較入力電圧Ｖｃを基準電圧Ｖｎとした場合、利得切替コンパレータ２５１では、基準電圧Ｖｎより高い比較入力電圧Ｖｃに対するヒステリシス特性（立ち上がり動作領域）しか利用されていない。
本実施の形態では、パケットを受信する前に、利得切替信号ＳＥＬの論理を「利得大」に初期化しておき、利得切替コンパレータ２５１のヒステリシス特性における立ち上がり動作に応じて、利得切替信号ＳＥＬの論理を「利得大」から「利得小」へ切り替えている。なお、利得切替信号ＳＥＬの初期化については、後述するリセット機能を利用すればよい。

データ検出コンパレータ２５２では、比較入力電圧Ｖｃが電圧検出レベルＶｈ２と比較されることになる。したがって、利得切替コンパレータ２５１と同様に、比較入力電圧Ｖｃが電圧検出レベルＶｈ２を超えた時点で、データ検出コンパレータ２５２からの出力すなわちデータ検出信号ＤＥＴの論理が反転する。また、データ検出コンパレータ２５２でも、基準電圧Ｖｎより高い比較入力電圧Ｖｃに対するヒステリシス特性（立ち上がり動作領域）しか利用されていない。
本実施の形態では、パケットを受信する前に、データ検出信号ＤＥＴの論理を「データ無」に初期化しておき、データ検出コンパレータ２５２のヒステリシス特性における立ち上がり動作に応じて、データ検出信号ＤＥＴの論理を「データ無」から「データ有」へ切り替えている。なお、データ検出信号ＤＥＴの初期化については、後述するリセット機能を利用すればよい。

また、本実施の形態では、図５に示すように、データ検出コンパレータ２５２の電圧検出レベルＶｈ２は、利得切替コンパレータ２５１の電圧検出レベルＶｈ１より低い電圧に設定されている。
パケットを受信していない期間は入力電流Ｉｉｎが小さいため比較入力電圧Ｖｃの電圧値も小さく、パケットの受信開始に応じて入力電流Ｉｉｎが増加して比較入力電圧Ｖｃの電圧値も上昇する。

このため、図６に示すように、入力電流Ｉｉｎが電流値Ｉ１に到達した時点で、比較入力電圧Ｖｃが電圧検出レベルＶｈ２へ到達し、データ検出コンパレータ２５２が立ち上がり動作して、データ検出信号ＤＥＴの論理が「データ無」から「データ有」へ切り替えられる。その後、入力電流Ｉｉｎがさらに増加して電流値Ｉ２に到達した時点で、比較入力電圧Ｖｃが電圧検出レベルＶｈ１へ到達し、利得切替コンパレータ２５１が立ち上がり動作して、利得切替信号ＳＥＬの論理が「利得大」から「利得小」へ切り替えられる。これにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得が小さくなり、結果としてトランスインピーダンスアンプの出力電圧Ｖｏｕｔや比較入力電圧Ｖｃは小さくなる。

したがって、図７に示すように、パケットの受信が開始されて入力電流Ｉｉｎが増加し、時刻Ｔ１において比較入力電圧Ｖｃが電圧検出レベルＶｈ２へ到達した場合、データ検出コンパレータ２５２からのデータ検出信号ＤＥＴが「データ無」から「データ有」に反転する。このデータ検出信号ＤＥＴは、データ検出コンパレータ２５２から遅延回路２５３へ入力され、ここで遅延時間Ｔｄだけ遅延した後、時刻Ｔ３において利得固定信号ＨＯＬＤとして利得切替コンパレータ２５１へ入力される。この場合は、利得切替コンパレータ２５１での利得切替動作が停止され、その後、比較入力電圧Ｖｃが電圧検出レベルＶｈ１に到達した場合でも、利得切替信号ＳＥＬは反転しない。

このことから、時刻Ｔ１の後、入力電流Ｉｉｎがさらに増加し、時刻Ｔ３となる前の時刻Ｔ２において比較入力電圧Ｖｃが電圧検出レベルＶｈ１に到達した場合、利得切替コンパレータ２５１からの利得切替信号ＳＥＬが「利得大」から「利得小」へ反転する。これにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得が小さくなる。

一方、時刻Ｔ３より後の時刻Ｔ４において、比較入力電圧Ｖｃが電圧検出レベルＶｈ１に到達した場合、利得切替コンパレータ２５１は、時刻Ｔ３において利得固定信号ＨＯＬＤが入力されていることから、利得切替信号ＳＥＬは「利得大」から「利得小」へは反転しない。これにより、入力電流Ｉｉｎが時刻Ｔ３以降に増加した場合でも、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得は保持され、安定した出力電圧Ｖｏｕｔが出力される。

このように、本実施の形態では、利得切替判断回路２５０で、中間段バッファ回路２３０からの差動出力信号である比較入力電圧Ｖｃを第１のヒステリシス特性で比較判定した結果に基づき利得切替信号ＳＥＬを出力することにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を切り替える利得切替動作を行い、比較入力電圧Ｖｃを第１のヒステリシス特性より低い電圧検出レベルの第２のヒステリシス特性で比較判定した結果に基づき利得切替動作を停止して、第１および第２のトランスインピーダンスアンプコア回路の利得を固定するようにしたものである。

より具体的には、利得切替判断回路２５０に、比較入力電圧Ｖｃを第１のヒステリシス特性で比較判定した結果に応じた利得切替信号ＳＥＬを出力する利得切替コンパレータ２５１と、比較入力電圧Ｖｃを第２のヒステリシス特性で比較判定した結果に応じたデータ検出信号ＤＥＴを出力するデータ検出コンパレータ２５２と、データ検出信号ＤＥＴを所定時間Ｔｄだけ遅延させることにより利得切替動作の停止を指示する利得固定信号ＨＯＬＤを出力する遅延回路２５３とを設け、利得切替コンパレータ２５１で、利得固定信号ＨＯＬＤに応じて利得切替動作を停止して利得切替信号ＳＥＬを固定するようにしたものである。

したがって、比較入力電圧Ｖｃに基づき利得切替要否を判断するためにヒステリシス特性が利用されるため、利得切替判断のための比較入力電圧Ｖｃを応答時間の遅いレベルホールド回路で保持する必要がなくなり、入力電流Ｉｉｎに応じて変化する比較入力電圧Ｖｃに基づき瞬時に利得切替判断が可能となり、バーストデータに対応した瞬時応答を実現できる。
また、第１のヒステリシス特性より電圧検出レベルの低い第２のヒステリシス特性を用いて利得の固定要否を判断するようにしたので、必要に応じて利得切替要の判断が下される前に、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を固定することができ、利得切り替えの安定性を得ることができる。

また、遅延回路２５３により、データ検出信号ＤＥＴを所定時間Ｔｄだけ遅延させることにより利得切替動作の停止を指示する利得固定信号ＨＯＬＤを出力するようにしたので、この遅延時間を調整することにより、パケットデータの受信開始すなわちプリアンブルの先頭から、任意の時間経過した時点で利得を固定できる。特に、この遅延時間Ｔｄとして、各宅側装置からの上り（ＯＮＵからＯＬＴへ）のパケットの先頭に設けられているプリアンブルに相当する時間長を用いることにより、プリアンブルでの利得切り替えのみを許可し、その後続のペイロードでの利得切り替えを禁止できる。

［第２の実施の形態］
次に、図８を参照して、本発明の第２の実施の形態にかかるトランスインピーダンスアンプについて説明する。図８は、本発明の第２の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替判断回路の構成を示すブロック図であり、前述の図２と同じまたは同等部分には同一符号を付してある。

前述した第１の実施の形態では、トランスインピーダンスアンプコア回路２１０，２２０での利得切り替えが「利得大」と「利得小」の１段切り替えの場合を例として説明した。本実施の形態では、利得切り替えが複数段の場合について、具体的には、トランスインピーダンスアンプコア回路２１０，２２０での利得切り替えが「利得大」、「利得中」、および「利得小」の２段切り替えの場合を例として説明する。なお、本実施の形態にかかるトランスインピーダンスアンプのうち、利得切替判断回路以外の構成については、前述した第１の実施の形態と同等であり、ここでの詳細な説明は省略する。

前述した第１の実施の形態で説明した利得切替判断回路２５０と比較して、本実施の形態で用いる利得切替判断回路２５０Ａには、前述した利得切替コンパレータ２５１、データ検出コンパレータ２５２、および遅延回路２５３からなる個別判断回路２６１に加えて、利得切替コンパレータ２５４、データ検出コンパレータ２５５、および遅延回路２５６からなる個別判断回路２６２とスイッチ２５７とが追加されている。このうち、利得切替コンパレータ２５４、データ検出コンパレータ２５５、および遅延回路２５６については、前述した利得切替コンパレータ２５１、データ検出コンパレータ２５２、遅延回路２５３と同等である。

スイッチ２５７は、中間段バッファ回路２３０の差動出力端子と、利得切替コンパレータ２５４の差動入力端子およびこれに並列接続されたデータ検出コンパレータ２５５の差動入力端子との間に設けられたスイッチ回路である。スイッチ２５７の切替制御入力端子には、利得切替コンパレータ２５１の出力端子が接続されており、利得切替コンパレータ２５１から出力される第１の利得切替信号ＳＥＬ１の論理が「利得大」から「利得中」へ反転した時点で「オフ」から「オン」へ動作して、比較入力電圧Ｖｃを利得切替コンパレータ２５４およびデータ検出コンパレータ２５５の差動入力端子へ供給する。

利得切替コンパレータ２５４は、差動入力端子がスイッチ２５７を介して中間段バッファ回路２３０の差動出力端子に接続されて、この差動入力端子に入力された比較入力電圧Ｖｃを第１のヒステリシス特性で比較判定し、その結果に応じた利得切替信号ＳＥＬ２を出力端子から出力することにより、トランスインピーダンスアンプコア回路２１０，２２０の利得を「利得中」から「利得小」へ切り替える利得切替動作を行うヒステリシスコンパレータである。
データ検出コンパレータ２５５は、差動入力端子がスイッチ２５７を介して中間段バッファ回路２３０の差動出力端子に接続されて、この差動入力端子に入力された比較入力電圧Ｖｃを第２のヒステリシス特性で比較判定し、その結果に応じたデータ検出信号ＤＥＴ２を出力端子から出力することにより、利得切替コンパレータ２５４での利得切替動作の停止要否を検出するヒステリシスコンパレータである。

遅延回路２５６は、データ検出コンパレータ２５５の出力端子が入力端子に接続され、この入力端子に入力されたデータ検出コンパレータ２５５からのデータ検出信号ＤＥＴ２を所定の遅延時間Ｔｄだけ遅延させることにより利得切替コンパレータ２５４での利得切替動作の停止を指示する利得固定信号ＨＯＬＤ２を出力端子から出力する回路である。遅延回路２５６の具体例については、前述した図３のなど、いずれの公知技術を用いてもよい。
この遅延時間Ｔｄとして、各宅側装置からの上り（ＯＮＵからＯＬＴへ）のパケットの先頭に設けられているプリアンブルに相当する時間長を用いることにより、プリアンブルでの利得切り替えのみを許可し、その後続のペイロードでの利得切り替えを禁止できる。

［第２の実施の形態の動作］
次に、図９を参照して、本発明の第２の実施の形態にかかるトランスインピーダンスアンプの動作について説明する。図９は、利得切替コンパレータおよびデータ検出コンパレータの動作特性例である。

図９に示すように、入力電流Ｉｉｎが電流値Ｉ１に到達した時点で、比較入力電圧Ｖｃが電圧検出レベルＶｈ２へ到達し、データ検出コンパレータ２５２が立ち上がり動作して、データ検出信号ＤＥＴ１の論理が「データ無」から「データ有」へ切り替えられる。その後、入力電流Ｉｉｎがさらに増加して電流値Ｉ２に到達した時点で、比較入力電圧Ｖｃが電圧検出レベルＶｈ１へ到達し、利得切替コンパレータ２５１が立ち上がり動作して、利得切替信号ＳＥＬ１の論理が「利得大」から「利得中」へ切り替えられる。

これにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得が小さくなり、結果としてトランスインピーダンスアンプの出力電圧Ｖｏｕｔや比較入力電圧Ｖｃは小さくなる。
また、利得切替信号ＳＥＬ１の論理が「利得大」から「利得中」へ切り替えられた場合、スイッチ２５７がオンし、比較入力電圧Ｖｃが利得切替コンパレータ２５４とデータ検出コンパレータ２５５に供給される。

その後、入力電流Ｉｉｎがさらに増加して電流値Ｉ３に到達した時点で、比較入力電圧Ｖｃが電圧検出レベルＶｈ２へ再び到達し、データ検出コンパレータ２５５が立ち上がり動作して、データ検出信号ＤＥＴ２の論理が「データ無」から「データ有」へ切り替えられる。その後、入力電流Ｉｉｎがさらに増加して電流値Ｉ４に到達した時点で、比較入力電圧Ｖｃが電圧検出レベルＶｈ１へ再び到達し、利得切替コンパレータ２５４が立ち上がり動作して、利得切替信号ＳＥＬ２の論理が「利得中」から「利得小」へ切り替えられる。

これにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得がさらに小さくなり、結果としてトランスインピーダンスアンプの出力電圧Ｖｏｕｔや比較入力電圧Ｖｃはさらに小さくなる。
また、実際には、データ検出信号ＤＥＴ１，ＤＥＴ２の論理反転から遅延時間Ｔｄ１，Ｔｄ２だけ遅延して、遅延回路２５３，２５６から利得切替コンパレータ２５１，２５４に対してそれぞれ利得固定信号ＨＯＬＤ１，ＨＯＬＤ２が出力される。したがって、比較入力電圧Ｖｃが電圧検出レベルＶｈ２へ到達するまでに、これら利得固定信号ＨＯＬＤ１，ＨＯＬＤ２が利得切替コンパレータ２５１，２５４へ入力された場合、利得切替コンパレータ２５１，２５４での利得切替動作が停止される。これにより、利得切替信号ＳＥＬ１，ＳＥＬ２の論理は固定され、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得は固定される。

このように、本実施の形態では、前述した第１の実施の形態の利得切替判断回路２５０を構成する利得切替コンパレータ２５１、データ検出コンパレータ２５２、および遅延回路２５３に加えて、これらと同等の利得切替コンパレータ２５４、データ検出コンパレータ２５５、および遅延回路２５６を設け、スイッチ２５７で、利得切替コンパレータ２５１から出力される第１の利得切替信号ＳＥＬ１の論理が反転した時点で「オフ」から「オン」へ動作して、比較入力電圧Ｖｃを利得切替コンパレータ２５４およびデータ検出コンパレータ２５５の差動入力端子へ供給するようにしたので、前述した第１の実施の形態の作用効果が得られるとともに、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を複数段で切り替えることができる。

なお、本実施の形態では、「利得大」、「利得中」、および「利得小」の２段切り替えを行う場合を例として説明したが、これに限定されるものではなく、３段以上の場合には、スイッチを介して個別判断回路を必要な段数だけ直列接続し、前段の個別判断回路から出力される利得切替信号で当該スイッチのオン／オフを制御すればよい。
また、本実施の形態では、各個別判断回路で、同一のヒステリシス特性すなわち電圧検出レベルを用いる場合を例として説明したが、これに限定されるものではなく、それぞれ個別のヒステリシス特性すなわち電圧検出レベルを用いてもよい。

［第３の実施の形態］
次に、図１０〜図１２を参照して、本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の具体例について説明する。図１０は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の主要部構成例を示す回路図である。図１１は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の主要部構成例を示す他の回路図である。図１２は、トランスインピーダンスアンプコア回路の利得切替制御を示す説明図である。

図１０のトランスインピーダンスアンプコア回路２１０，２２０には、利得を「利得大」、「利得中」、および「利得小」の２段切り替えを行う利得切替回路２１２，２２２として、トランスインピーダンス利得を決める帰還抵抗ＲＦ１，ＲＦ２，ＲＦ３、開ループ利得を決める負荷抵抗ＲＬ１，ＲＬ２，ＲＬ３が設けられており、それら帰還抵抗および負荷抵抗をＮＭＯＳトランジスタＭＮ１〜ＭＮ４をスイッチとして所望の抵抗値に切り替える。なお、帰還抵抗および負荷抵抗を切り替えるスイッチとしてのＮＭＯＳトランジスタＭＮ１〜ＭＮ４は切替信号の論理を反転すればＰＭＯＳトランジスタでも実現可能である。

一方、図１１のトランスインピーダンスアンプコア回路２１０，２２０は、図１０のうち、ＮＭＯＳトランジスタＭＮ４のソースを、ＮＭＯＳトランジスタＭＮ３のソースではなくドレインへ接続したものである。このようにすることで、最大負荷抵抗時のＮＭＯＳトランジスタＭＮ４の寄生容量の影響を低減することが可能である。

図１２には、利得切替信号とＮＭＯＳトランジスタＭＮ１〜ＭＮ４のゲート電位（Ｈ＝HIGHレベル、Ｌ＝LOWレベル）の関係が示されている。この場合、利得切替回路２１２，２２２のＮＭＯＳトランジスタＭＮ１，ＭＮ３のゲート端子に、例えば前述の図８に示した利得切替判断回路２５０Ａで生成された利得切替信号ＳＥＬ１が供給されるとともに、ＮＭＯＳトランジスタＭＮ２，ＭＮ４のゲート端子に利得切替信号ＳＥＬ２が供給される。これにより、帰還抵抗ＲＦ１，ＲＦ２，ＲＦ３さらには負荷抵抗ＲＬ１，ＲＬ２，ＲＬ３の切り替えが行われ、利得を「利得大」、「利得中」、および「利得小」に切り替えることができ、さらに選択したトランスインピーダンス利得に適切な開ループ利得が自動的に選択される。

また、図１０および図１１では、帰還抵抗を切り替えるスイッチに使用するＮＭＯＳトランジスタＭＮ１、ＭＮ２の基板端子を、ソースではなく接地電位（ＧＮＤ）へ接続し、基板電位をソース電位より低電位としている。このようにすることで、空乏層が広がり、ＮＭＯＳトランジスタのドレイン・ソース間の寄生容量を減らして、トランスインピーダンスアンプの帯域を改善できるため、高速動作が可能となる。

［第４の実施の形態］
次に、図１３および図１４を参照して、本発明の第４の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替判断回路の具体例について説明する。図１３は、本発明の第４の実施の形態にかかるトランスインピーダンスアンプの利得切替判断回路で用いられる利得切替コンパレータの構成例を示す回路図である。図１４は、本発明の第４の実施の形態にかかるトランスインピーダンスアンプの利得切替判断回路で用いられるデータ検出コンパレータの構成例を示す回路図である。

本実施の形態では、利得切替判断回路２５０で利得切替コンパレータ２５１，２５４および利得切替コンパレータ２５２，２５５として用いられるヒステリシスコンパレータのリセット機能と、利得切替コンパレータ２５１，２５４として用いられるヒステリシスコンパレータの出力固定機能とについて詳細に説明する。

まず、利得切替コンパレータおよびデータ検出コンパレータのリセット機能について説明する。
各実施の形態で説明したように、利得切替判断回路２５０の利得切替コンパレータ２５１，２５４およびデータ検出コンパレータ２５２，２５５では、それぞれのヒステリシス特性のうち立ち上がり動作のみを利用しているため、次のパケットを受信する際に、これらヒステリシスコンパレータの動作状態を初期化する必要がある。本実施の形態では、これら利得切替コンパレータおよびデータ検出コンパレータに、外部入力されるリセット信号ＲＥＳＥＴに基づき動作状態を初期化するリセット回路２７０を設けている。

図１３の利得切替コンパレータ２５１Ａ，２５４Ａにおいて、Ｒ１〜Ｒ６は抵抗、Ｑ３〜Ｑ８はＮＰＮトランジスタ、ＭＰ１，ＭＰ２はＰＭＯＳトランジスタ、Ｉａ，Ｉｂは電流源である。このうち、リセット回路２７０は、リセット信号ＲＥＳＥＴが入力されるリセット端子にゲート端子が接続され、比較回路を構成するＱ３のコレクタ端子に電源電位ＶＣＣを印可するＰＭＯＳトランジスタＭＰ１と、ゲート端子がリセット端子に接続され、比較回路を構成するＱ４への電流供給用抵抗Ｒ４を短絡するＰＭＯＳトランジスタＭＰ２とから構成されている。これらＰＭＯＳトランジスタＭＰ１，ＭＰ２は、外部から与えられるリセット信号ＲＥＳＥＴによってオンし、トランジスタＱ３，Ｑ４のコレクタ電位を強制的に初期値に戻す。これにより、利得切替コンパレータ２５１Ａ，２５４Ａの動作状態が初期化される。

図１４のデータ検出コンパレータ２５２Ａ，２５５Ａについても、図１３の利得切替コンパレータ２５１Ａ，２５４Ａと同様に、外部から与えられるリセット信号ＲＥＳＥＴによってヒステリシスコンパレータ出力を初期値に戻すために、ヒステリシスコンパレータの電位を強制的に初期値に戻すリセット回路２７０として、ＰＭＯＳトランジスタＭＰ１，ＭＰ２が付加されており、前述と同様の動作を行う。なお、図１３，図１４のＰＭＯＳトランジスタＭＰ１，ＭＰ２はリセット信号ＲＥＳＥＴの論理を反転すればＮＭＯＳトランジスタでも実現可能である。

利得切替コンパレータやデータ検出コンパレータとして用いるヒステリシスコンパレータでは、反転入力端子ＩＮの電圧Ｖ４が、非反転入力端子ＩＰの電圧Ｖ３に対して所定の電位差を超えると、非反転出力端子ＯＰが反転出力端子ＯＮに対して高い電圧を出力する。逆に、非反転入力端子ＩＰの電圧Ｖ３が反転入力端子ＩＮの電圧Ｖ４に対してある電位差を超えると、反転出力端子ＯＮが非反転出力端子ＯＰに対して高い電圧を出力する。

第１の実施の形態で説明したように、中間段バッファ回路２３０の差動出力信号は反転しないため（Ｖｃ＞０）、差動出力信号の反転により、反転出力端子ＯＮの電圧が非反転出力端子ＯＰの電圧に対して高い電圧（初期状態）へ自動的に復帰することはない。
本実施の形態では、リセット端子にリセット信号ＲＥＳＥＴを与えることで、強制的に反転出力端子ＯＮが非反転出力端子ＯＰに対して高い電圧になるように内部電圧を与えるリセット回路（ＰＭＯＳトランジスタＭＰ１，ＭＰ２）２７０を追加してある。これにより両出力端子ＯＰ，ＯＮの電圧をした初期値に戻すことが可能である。

特に、ＰＯＮシステムでは、パケットごとに信号振幅が異なるため各々のパケットの振幅に対応してトランスインピーダンスアンプコア回路２１０，２２０の利得を頻繁に切り替える必要がある。このため、利得切替判断回路２５０の利得切替コンパレータ２５１，２５４および利得切替コンパレータ２５２，２５５では、パケットごとに初期化する必要があるが、これらヒステリシスコンパレータに入力される比較入力電圧Ｖｃは反転しないので初期化できない。本実施の形態のリセット回路２７０によれば、外部からのリセット信号ＲＥＳＥＴでヒステリシスコンパレータを強制的に初期状態に戻し初期化を行うことができる。なお、外部リセット信号については、公知の技術を利用して、網側からパケットごとに送られているリセット信号を検出して得ることができる。

次に、利得切替コンパレータの出力固定機能について説明する。
各実施の形態で説明したように、利得切替判断回路２５０の利得切替コンパレータ２５１，２５４では、遅延回路２５３，２５６からの利得固定信号ＨＯＬＤに基づき、比較入力電圧Ｖｃに基づく利得切替動作を停止して、利得切替信号を固定する必要がある。本実施の形態では、これら利得切替コンパレータに、外部入力される利得固定信号ＨＯＬＤに基づき比較動作を停止して出力を固定する出力固定回路２７１を設けている。

図１３の利得切替コンパレータ２５１Ａ，２５４Ａにおいて、出力固定回路２７１は、利得固定信号ＨＯＬＤが入力されるホールド端子にゲート端子が接続されて、トランジスタＱ３，Ｑ４への電流供給用抵抗Ｒ１，Ｒ２を短絡するＰＭＯＳトランジスタＭＰ３，ＭＰ４から構成されている。これらＰＭＯＳトランジスタＭＰ３，ＭＰ４は、外部から与えられる利得固定信号ＨＯＬＤによってオンし、トランジスタＱ３，Ｑ４のコレクタ電位を固定して比較動作を停止する。なお、ＰＭＯＳトランジスタＭＰ３，ＭＰ４は利得固定信号の論理を反転すればＮＭＯＳトランジスタでも実現可能である。

このように、本実施の形態の出力固定回路２７１によれば、外部からの利得固定信号ＨＯＬＤでヒステリシスコンパレータの比較動作を強制的に停止でき、入力電流Ｉｉｎの変化に応じて比較入力電圧Ｖｃが変化した場合でも、この比較入力電圧Ｖｃに応じた利得切替コンパレータ２５１Ａ，２５４Ａでの利得切替動作を停止させて、利得切替信号ＳＥＬを固定することができ、利得切り替えの安定性を得ることができる。
なお、リセット回路２７０や出力固定回路２７１の具体的構成については、前述した図１３，図１４に限定されるものではなく、他の回路構成を用いてもよい。

本トランスインピーダンスアンプは、高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク，（以下、ＰＯＮと称する）システム等の光伝送回路において、光信号を電気信号に変換する光受信回路に好適である。

本発明の第１の実施の形態にかかるトランスインピーダンスアンプの構成を示すブロック図である。 本発明の第１の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替判断回路の構成を示すブロック図である。 遅延回路の具体例を示す回路図である。 本発明の第１の実施の形態にかかるトランスインピーダンスアンプの各部における信号波形例である。 利得切替コンパレータおよびデータ検出コンパレータが持つヒステリシス特性例である。 利得切替コンパレータおよびデータ検出コンパレータの動作特性例である。 本発明の第１の実施の形態にかかるトランスインピーダンスアンプの動作例を示すタイミングチャート図である。 本発明の第２の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替判断回路の構成を示すブロック図である。 利得切替コンパレータおよびデータ検出コンパレータの動作特性例である。 本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の主要部構成例を示す回路図である。 本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の主要部構成例を示す他の回路図である。 トランスインピーダンスアンプコア回路の利得切替制御を示す説明図である。 本発明の第４の実施の形態にかかるトランスインピーダンスアンプの利得切替判断回路で用いられる利得切替コンパレータの構成例を示す回路図である。 本発明の第４の実施の形態にかかるトランスインピーダンスアンプの利得切替判断回路で用いられる利得切替コンパレータの構成例を示す回路図である。 従来のトランスインピーダンスアンプの回路図である。 従来別の例のトランスインピーダンスアンプの回路図である。 一般的なＰＯＮシステムの構成例である。 一般的なＰＯＮシステムの上りデータとして送信されるパケットの構成例である。 従来のトランスインピーダンスアンプで用いられる保持回路の構成例を示す回路図である。

符号の説明

１００…受光素子、２００…トランスインピーダンスアンプ、２１０…第１のトランスインピーダンスアンプコア回路、２１１…増幅回路、２１２…利得切替回路、２２０…第２のトランスインピーダンスアンプコア回路、２２１…増幅回路、２２２…利得切替回路、２３０…中間段バッファ回路、２４０…出力バッファ回路、２５０，２５０Ａ…利得切替判断回路、２５１，２５１Ａ，２５４，２５４Ａ…利得切替コンパレータ、２５２，２５２Ａ，２５５，２５５Ａ…データ検出コンパレータ、２５３，２５６…遅延回路、２５７…スイッチ、２６１，２６２…個別判断回路、２７０…リセット回路、２７１…出力固定回路、５０１…局側装置（ＯＬＴ）、５０２…光カプラ、５０３…光ファイバ、５１１〜５１ｎ…宅側装置（ＯＮＵ）、５２１〜５２ｎ…パケット、Ｉｉｎ…入力電流、Ｖ１，Ｖ２…出力電圧、Ｖ３…出力電圧（非反転出力）、Ｖ４…出力電圧（反転出力）、Ｖｃ…比較入力電圧、Ｖｈ，Ｖｈ１，Ｖｈ２…検出レベル電圧、ＤＥＴ，ＤＥＴ１，ＤＥＴ２…データ検出信号、ＨＯＬＤ，ＨＯＬＤ，ＨＯＬＤ２…利得固定信号、ＳＥＬ，ＳＥＬ１，ＳＥＬ２…利得切替信号、Ｖｏｕｔ…出力電圧、Ｖｏｕｔｐ…出力電圧（非反転出力）、Ｖｏｕｔｎ…出力電圧（反転出力）。

Claims (6)

1. 入力端子へ入力された電流を所望の利得で増幅し電圧信号として出力する第１のトランスインピーダンスアンプコア回路と、この第１のトランスインピーダンスアンプコア回路と同じ構成で入力端子が開放された第２のトランスインピーダンスアンプコア回路と、前記第１および第２のトランスインピーダンスアンプコア回路からの出力信号を差動増幅して出力する中間段バッファ回路と、この中間段バッファ回路から出力された差動出力信号を比較入力電圧とし、この比較入力電圧に基づき前記第１および第２のトランスインピーダンスアンプコア回路の利得を切り替える利得切替信号を出力する利得切替判断回路とを備えるトランスインピーダンスアンプであって、
   前記第１および第２のトランスインピーダンスアンプコア回路は、前記利得切替信号に基づき利得を切り替える利得切替回路をそれぞれ備え、
   前記利得切替判断回路は、前記比較入力電圧を第１のヒステリシス特性で比較判定した結果に基づき前記利得切替信号を出力することにより前記第１および第２のトランスインピーダンスアンプコア回路の利得を切り替える利得切替動作を行い、前記比較入力電圧を前記第１のヒステリシス特性より低い電圧検出レベルの第２のヒステリシス特性で比較判定した結果に基づき前記利得切替動作を停止して前記第１および第２のトランスインピーダンスアンプコア回路の利得を固定する
   ことを特徴とするトランスインピーダンスアンプ。
2. 請求項１に記載のトランスインピーダンスアンプにおいて、
   前記利得切替判断回路は、
   前記比較入力電圧が差動入力端子に入力され、この比較入力電圧を第１のヒステリシス特性で比較判定した結果に応じて前記利得切替信号を出力端子から出力する利得切替コンパレータと、
   前記比較入力電圧が差動入力端子に入力され、この比較入力電圧を第２のヒステリシス特性で比較判定した結果に応じて前記データ検出信号を出力端子から出力するデータ検出コンパレータと、
   前記データ検出信号が入力端子に入力され、このデータ検出信号を所定時間遅延させることにより前記利得切替動作の停止を指示する利得固定信号を出力端子から出力する遅延回路とを備え、
   前記利得切替コンパレータは、前記利得固定信号に応じて前記利得切替動作を停止して前記利得切替信号を固定する利得固定回路を備える
   ことを特徴とするトランスインピーダンスアンプ。
3. 請求項１または２に記載のトランスインピーダンスアンプにおいて、
   前記利得切替回路は、帰還抵抗の値を切り替えるスイッチとしてＭＯＳトランジスタを備えることを特徴とするトランスインピーダンスアンプ。
4. 請求項３に記載のトランスインピーダンスアンプにおいて、
   前記ＭＯＳトランジスタは、その基板端子がソース電位より低い接地に接続されたＮＭＯＳトランジスタからなることを特徴とするトランスインピーダンスアンプ。
5. 請求項１または２に記載のトランスインピーダンスアンプにおいて、
   前記利得切替コンパレータおよび前記データ検出コンパレータは、外部制御信号によりその出力を初期化するリセット回路を有することを特徴とするトランスインピーダンスアンプ。
6. 請求項１〜４のいずれか１つに記載のトランスインピーダンスアンプにおいて、
   前記利得切替回路は、前記利得切替信号に応じて帰還抵抗の値を切り替えるとともに、これに連動して開ループ利得を切り替えることを特徴とするトランスインピーダンスアンプ。
   

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