JP2007005968A - バースト先頭検出回路 - Google Patents

Abstract

【課題】バースト信号の先頭を検出して、バースト信号間の無信号期間のノイズを除去する。
【解決手段】バースト先頭検出回路は、バースト信号ＡＯＰ，ＡＯＮを入力とするハイパスフィルタ３と、ハイパスフィルタ３を通過したフィルタ出力信号ＨＯＰ，ＨＯＮを入力とし、所定のしきい値を超えるフィルタ出力信号の変化を検出するヒステリシスコンパレータ４と、ヒステリシスコンパレータ４によりバースト信号の先頭が検出されるまで、後段の回路へのバースト信号の出力を遮断し、バースト信号の先頭が検出されたときに、バースト信号を後段の回路へ出力するスイッチ６とを有する。
【選択図】 図１

Description

本発明は、光伝送システムの局側装置に係り、特に宅側装置からのバースト信号の先頭を検出するバースト先頭検出回路に関するものである。

従来より、高速データ伝送を可能とする光伝送システムとして、加入者ごとのデータ信号のパケットを時間多重するパッシブオプティカルネットワーク（Passive Optical Network 、以下ＰＯＮとする）システムが知られている。図６に、このＰＯＮシステムの構成を示す。ＰＯＮシステムでは、１台の局側装置（ＯＬＴ）１０１に複数台の宅側装置（ＯＮＵ）１０２−１〜１０２−ｎが光カプラ１０３などのパッシブデバイスを介して接続されている。１０４は光ファイバである。

各宅側装置１０２−１〜１０２−ｎからの上りのバースト信号（パケットデータ）は、時間多重されて局側装置１０１に到達するが、このとき局側装置１０１までの伝送距離が宅側装置ごとに異なるので、局側装置１０１への到達時の光パワーが宅側装置ごとに異なる。図７に、局側装置１０１に到達する各宅側装置１０２−１〜１０２−ｎからのバースト信号を示す。図７において、１０５−１〜１０５−ｎは宅側装置１０２−１〜１０２−ｎからのバースト信号、１０６−１〜１０６−ｎはバースト信号１０５−１〜１０５−ｎの先頭に付加されたプリアンブルである。

図８に、局側装置１０１の従来の受信回路の構成を示す。１００は受信した光信号を電流に変換して出力するフォトダイオードなどの受光素子、２００は受光素子１００から出力された電流を増幅器２０１と帰還抵抗２０２，２０３により差動形式の電圧に変換するプリアンプ回路、３００はプリアンプ回路２００から出力された出力信号のオフセットを増幅器３０１とオフセット補償回路（以下、ＡＯＣ回路とする）３０２により補償するリミッタアンプ回路である。リミッタアンプ回路３００の後段には、バースト信号の識別再生を行う識別器（不図示）等の回路が設けられている。このような局側装置１０１については、例えば非特許文献１に開示されている。

プリアンプ回路２００は、受光素子１００から出力された電流を帰還抵抗２０２，２０３の値に比例するトランスインピーダンス利得によって電圧に変換して出力するものである。しかし、受光素子１００からの入力電流が大きくなると、出力電圧の振幅が飽和して波形歪みが生じる。そこで、プリアンプ回路２００では、高感度と高ダイナミックレンジ特性とを両立させるために、入力電流が大きくなった場合に帰還抵抗２０２，２０３の値を小さくしてトランスインピーダンス利得を下げることで、大電流入力時も歪みの少ない出力電圧を得るようにしている。

プリアンプ回路２００の帰還抵抗２０２，２０３の値（ＲＦ１，ＲＦ２，・・・，ＲＦｎ）を切り替えた場合の入出力特性を図９に示す。受光素子１００からの入力電流に対するプリアンプ回路２００の出力振幅の比が変換利得であるから、図９中の特性の傾きが大きいほど高利得で、傾きが緩やかなほど低利得となる。前述のとおり、利得は帰還抵抗２０２，２０３の値に比例するので、高利得を得るためには高抵抗が用いられ、低利得を得るためには低抵抗が用いられる。図９では、ＲＦ１＞ＲＦ２＞・・・・＞ＲＦｎとなる。

猿渡，菅原，井辺著，「１５６Ｍｂｐｓバースト信号対応光受信器」，電子情報通信学会総合大会，予稿集，１９９７年，Ｂ−１０−１２８

以上のように、従来のプリアンプ回路２００では、高感度と広ダイナミックレンジ特性とを両立させるために、宅側装置からのバースト信号を受信するまでは最大利得で待ち受け、バースト信号を受信した後はバースト信号の振幅に応じた利得に設定される。しかしながら、プリアンプ回路２００がバースト信号を受信するまで最大利得で待ち受けるために、バースト信号間の無信号期間にノイズが重畳していると、このノイズを最大利得で増幅してしまうので、リミッタアンプ回路３００の後段の識別器等に出力される信号の波形が乱れ、後段の回路が誤動作する可能性があった。

本発明は、上記課題を解決するためになされたもので、バースト信号の先頭を検出して、バースト信号間の無信号期間のノイズを除去することができるバースト先頭検出回路を提供することを目的とする。

本発明は、バースト信号を受信する受信回路において、前記バースト信号の先頭を検出するバースト先頭検出回路であって、前記バースト信号を入力とするハイパスフィルタと、このハイパスフィルタを通過したフィルタ出力信号を入力とし、所定のしきい値を超える前記フィルタ出力信号の変化を検出するヒステリシスコンパレータとを有するものである。
また、本発明のバースト先頭検出回路の一構成例において、前記ハイパスフィルタは、前記フィルタ出力信号にオフセットを付加するオフセット付加手段を備えるものである。
また、本発明のバースト先頭検出回路の一構成例は、さらに、前記ヒステリシスコンパレータにより前記バースト信号の先頭が検出されるまで、後段の回路への前記バースト信号の出力を遮断し、前記バースト信号の先頭が検出されたときに、前記バースト信号を後段の回路へ出力するスイッチを有するものである。
また、本発明のバースト先頭検出回路の一構成例は、さらに、前記ヒステリシスコンパレータの出力信号から前記スイッチの制御信号を生成するセットリセットフリップフロップ回路を有するものである。
また、本発明のバースト先頭検出回路の一構成例において、前記ハイパスフィルタは、前記バースト信号を増幅する増幅器の出力から前記バースト信号を取得するものである。
また、本発明のバースト先頭検出回路の一構成例は、さらに、前記バースト信号のオフセットを補償するＡＯＣ回路と、前記ヒステリシスコンパレータの出力信号に基づいて前記バースト信号の先頭で前記ＡＯＣ回路をリセットするＡＯＣ安定化リセット回路とを有するものである。

本発明によれば、バースト信号をハイパスフィルタに入力して、このハイパスフィルタの出力信号をヒステリシスコンパレータに入力することにより、バースト信号の無信号期間に重畳しているノイズや消光比の影響を受けることなく、バースト信号の先頭を正確に検出することができる。これにより、本発明によれば、バースト信号の無信号期間のノイズを容易に除去することができ、後段の識別器等の回路の誤動作を防ぐことができる。

また、本発明では、フィルタ出力信号にオフセットを付加するオフセット付加手段を設けることにより、無信号期間のノイズによるヒステリシスコンパレータの誤動作を防止することができる。

また、本発明では、ヒステリシスコンパレータによりバースト信号の先頭が検出されるまで、後段の回路へのバースト信号の出力を遮断し、バースト信号の先頭が検出されたときに、バースト信号を後段の回路へ出力するスイッチを設けることにより、無信号期間のノイズを除去することができる。

また、本発明では、ハイパスフィルタが、バースト信号を増幅する増幅器の出力からバースト信号を取得することにより、バースト信号の先頭を容易に検出することができる。

以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態となるリミッタアンプ回路の構成を示す回路図である。本実施の形態のリミッタアンプ回路は、差動増幅器１と、ＡＯＣ回路２と、ハイパスフィルタ（ＨＰＦ）３と、ヒステリシスコンパレータ（ＨｙｓＣｏｍｐ）４と、セットリセットフリップフロップ回路（ＳＲ−ＦＦ）５と、スイッチ６と、遅延回路７と、排他的論理和回路（ＥＸ−ＯＲ）８と、論理和回路（ＯＲ）９とを有する。遅延回路７とＥＸ−ＯＲ８とＯＲ９とは、ＡＯＣ安定化リセット回路を構成している。

以下、本実施の形態のリミッタアンプ回路の動作を説明する。図２に、図１のリミッタアンプ回路の各部の信号を示す。図２（Ａ）〜図２（Ｉ）の縦軸は全て電圧であり、横軸は時間である。図２（Ａ）は差動増幅器１に入力される正相入力信号ＶＩＰと逆相入力信号ＶＩＮを示す信号波形図、図２（Ｂ）は差動増幅器１から出力される正相出力信号ＡＯＰと逆相出力信号ＡＯＮを示す信号波形図、図２（Ｃ）はＨＰＦ３から出力される正相出力信号ＨＯＰと逆相出力信号ＨＯＮを示す信号波形図、図２（Ｄ）は外部から入力されるシステムリセット信号Ｓ−Ｒｅｓｅｔを示す信号波形図、図２（Ｅ）はＨｙｓＣｏｍｐ４の出力信号ＨＳＯを示す信号波形図、図２（Ｆ）はＳＲ−ＦＦ５の出力信号ＦＦＯを示す信号波形図、図２（Ｇ）は遅延回路７の出力信号ＤＯを示す信号波形図、図２（Ｈ）はＥＸ−ＯＲ８の出力信号ＥＸＯを示す信号波形図、図２（Ｉ）はスイッチ６から後段の識別器等の回路（不図示）に出力される正相出力信号ＶＯＰと逆相出力信号ＶＯＮを示す信号波形図である。ＮＰは正相入力信号ＶＩＰの無信号期間に重畳しているノイズ、ＮＮは逆相入力信号ＶＩＮの無信号期間に重畳しているノイズである。

まず、差動増幅器１の正相入力端子には、図示しないプリアンプ回路から出力された正相入力信号ＶＩＰが入力され、逆相入力端子には、プリアンプ回路から出力された逆相入力信号ＶＩＮが入力される。
差動増幅器１は、正相入力信号ＶＩＰと逆相入力信号ＶＩＮとの差を増幅し、増幅結果を正相出力信号ＡＯＰと逆相出力信号ＡＯＮとして出力する。

このとき、ＡＯＣ回路２は、正相入力信号ＶＩＰの最大値と逆相入力信号ＶＩＮの最大値を検出して保持し、これらの最大値からオフセット補償信号を生成して、このオフセット補償信号を差動増幅器１の出力に加えることにより、正相入力信号ＶＩＰと逆相入力信号ＶＩＮのオフセットを除去する。このＡＯＣ回路２については、前述の非特許文献１に記載されている。図２（Ａ）に示す正相入力信号ＶＩＰと逆相入力信号ＶＩＮでは、差動増幅器１の無入力時の正相入力及び逆相入力のレベルＶ１に対してオフセットΔＶ１が生じているが、図２（Ｂ）に示す正相出力信号ＡＯＰ、逆相出力信号ＡＯＮでは、オフセットが除去されていることが分かる。図２（Ｂ）におけるＶ２は、差動増幅器１の無入力時の正相出力信号ＡＯＰ及び逆相出力信号ＡＯＮのレベルである。

次に、ＨＰＦ３は、差動増幅器１から出力された正相出力信号ＡＯＰと逆相出力信号ＡＯＮから低周波成分を除去し、信号伝送に必要な高周波成分のみ通過させる。ＨＰＦ３を通過した正相出力信号ＨＯＰと逆相出力信号ＨＯＮは、図２（Ｃ）のようになる。ここで、ＨｙｓＣｏｍｐ４の無入力時の正相入力及び逆相入力のレベルＶ３に対して、ＨＰＦ３を通過した正相出力信号ＨＯＰと逆相出力信号ＨＯＮにはオフセットが付加される。図３はＨＰＦ３の１構成例を示す回路図、図４は図２（Ｃ）を拡大した信号波形図である。

ＨＰＦ３は、コンデンサＣ１，Ｃ２と、オフセット付加手段である抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４とから構成される。抵抗Ｒ１，Ｒ２，Ｒ３の値をＲａ、抵抗Ｒ４の値をＲｂとすると、Ｒｂ＜Ｒａである。抵抗値をこのように設定する理由については後述する。一般的なＨＰＦは、正相入力に関してはコンデンサＣ１により構成することができ、逆相入力に関してはコンデンサＣ２により構成することができる。これに対して、本実施の形態では、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を追加することにより、前述のオフセットの付加を行っている。以下、このオフセットを付加する理由について説明する。

周知のように、ＨｙｓＣｏｍｐ４は、しきい値電圧にヒステリシス幅を設けることにより、耐ノイズ性を高めたものである。図５に、ＨｙｓＣｏｍｐ４の入出力特性を示す。ＶｒｅｆＨ，ＶｒｅｆＬはしきい値電圧、ＨＳＷはヒステリシス幅である。図５では、ＨＰＦ３から出力される正相出力信号ＨＯＰの電圧を入力電圧としている。ＨｙｓＣｏｍｐ４は、入力電圧がしきい値電圧ＶｒｅｆＨより高くなると、Ｌレベルを出力し、入力電圧がしきい値電圧ＶｒｅｆＬより低くなると、Ｈレベルを出力する。なお、逆相出力信号ＨＯＮについては、入出力特性が図５と逆になり、ＨｙｓＣｏｍｐ４は、逆相出力信号ＨＯＮがしきい値電圧ＶｒｅｆＨより高くなると、Ｈレベルを出力し、逆相出力信号ＨＯＮがしきい値電圧ＶｒｅｆＬより低くなると、Ｌレベルを出力する。

また、ＨｙｓＣｏｍｐ４は、外部から図２（Ｄ）のようなＨレベルのシステムリセット信号Ｓ−Ｒｅｓｅｔが入力されると、リセットされ、図２（Ｅ）のようにＬレベルを出力する。システムリセット信号Ｓ−Ｒｅｓｅｔは、バースト信号間の無信号期間において図示しない外部回路から入力されるリセット信号である。システムリセット信号Ｓ−ＲｅｓｅｔによりリセットされたＨｙｓＣｏｍｐ４は、図２、図４の時刻ｔ１において正相出力信号ＨＯＰがしきい値電圧ＶｒｅｆＬより低くなると、図２（ｅ）に示すようにＨレベルの信号ＨＳＯを出力し、次に時刻ｔ２において正相出力信号ＨＯＰがしきい値電圧ＶｒｅｆＨより高くなると、出力信号ＨＳＯをＬレベルにする。

本実施の形態では、抵抗Ｒ１，Ｒ２を設けることで正相出力信号ＨＯＰにオフセットΔＶ２を付加し、抵抗Ｒ３，Ｒ４を設けることで逆相出力信号ＨＯＮにオフセットΔＶ３を付加している。これにより、本実施の形態では、正相出力信号ＨＯＰに重畳しているノイズＮＰがしきい値電圧ＶｒｅｆＬより低くなったり、逆相出力信号ＨＯＮに重畳しているノイズＮＮがしきい値電圧ＶｒｅｆＨより高くなったりすることを防ぐことができ、ＨｙｓＣｏｍｐ４の出力信号ＨＳＯがノイズＮＰ，ＮＮにより誤ってＨレベルになることを防ぐことができる。

さらに、本実施の形態では、抵抗Ｒ１，Ｒ２，Ｒ３の値をＲａ、抵抗Ｒ４の値をＲｂとしたとき、Ｒｂ＜Ｒａとすることにより、ΔＶ２＜ΔＶ３となるように設定している。このようなオフセットの設定により、正相出力信号ＨＯＰに重畳しているノイズＮＰがしきい値電圧ＶｒｅｆＬより低くなる可能性を更に低減している。
以上の構成により、本実施の形態では、バースト信号の先頭の１ビットの立ち下がりをＨｙｓＣｏｍｐ４で正確に検出することができる。

次に、ＳＲ−ＦＦ５は、セット入力端子ＳにＨレベルのシステムリセット信号Ｓ−Ｒｅｓｅｔが入力されたことにより、図２（Ｆ）に示すようにＨレベルの出力信号ＦＦＯを出力する。そして、前述のようにＨｙｓＣｏｍｐ４がＨレベルの出力信号ＨＳＯを出力すると、この信号ＨＳＯがリセット入力端子Ｒに入力されるので、ＳＲ−ＦＦ５はリセットされ、出力信号ＦＦＯをＬレベルにする。

スイッチ６は、ＳＲ−ＦＦ５の出力信号ＦＦＯがＨレベルのときは、自身の出力をマスクして、差動増幅器１から後段の回路への信号出力を遮断する。また、スイッチ６は、ＳＲ−ＦＦ５の出力信号ＦＦＯがＬレベルのときは、マスクを解除して、差動増幅器１から出力された正相出力信号ＡＯＰ、逆相出力信号ＡＯＮを図２（Ｉ）に示すように正相出力信号ＶＯＰ、逆相出力信号ＶＯＮとして出力する。

一方、遅延回路７は、ＳＲ−ＦＦ５の出力信号ＦＦＯをΔｔだけ遅延させて、図２（Ｇ）に示す出力信号ＤＯとして出力する。ＥＸ−ＯＲ８は、ＳＲ−ＦＦ５の出力信号ＦＦＯと遅延回路７の出力信号ＤＯとの排他的論理和をとり、この結果を図２（Ｈ）に示す出力信号ＥＸＯとして出力する。このＥＸ−ＯＲ８の出力信号ＥＸＯがＯＲ９を通じてリセット信号ＲｅｓｅｔとしてＡＯＣ回路２に入力され、ＡＯＣ回路２がリセットされる。

ＡＯＣ回路２内には、正相入力信号ＶＩＰの最大値と逆相入力信号ＶＩＮの最大値を検出して保持するホールド回路があり、このホールド回路にコンデンサが使用されているため、ホールド回路を常に動作させていると、無信号期間のノイズ等のレベルを検出して、ＡＯＣ回路２が誤動作する可能性がある。そこで、本実施の形態では、リセット信号Ｒｅｓｅｔにより、バースト信号の先頭の１ビットの立ち下がりでホールド回路のコンデンサを放電させて、ＡＯＣ回路２を安定に動作させている。

以上のように、本実施の形態では、バースト信号をＨＰＦ３に通して、このＨＰＦ３の出力信号をＨｙｓＣｏｍｐ４に入力することにより、バースト信号の無信号期間に重畳しているノイズや消光比の影響を受けることなく、バースト信号の先頭の１ビットの立ち下がりを正確に検出することができる。また、本実施の形態では、システムリセット信号Ｓ−Ｒｅｓｅｔの入力からバースト信号の先頭の１ビットの立ち下がりを検出するまで、後段の回路へのバースト信号の出力をスイッチ６により遮断し、バースト信号の先頭の１ビットの立ち下がりが検出されたときに、マスクを解除して、バースト信号を後段の回路へ出力するようにしたので、無信号期間のノイズを除去することができ、後段の識別器等の回路の誤動作を防ぐことができる。

さらに、本実施の形態では、信号検出のし易い差動増幅器１の出力からバースト信号を取得してＨＰＦ３に入力するようにしたので、バースト信号の先頭の１ビットの立ち下がりを容易に検出することができる。
なお、本実施の形態では、ＥＸ−ＯＲ８を用いているが、ＥＸ−ＯＲ８の代わりに、論理積回路（ＡＮＤ）を用いてもよい。

本発明は、例えば光伝送システムの局側装置に適用することができる。

本発明の実施の形態となるリミッタアンプ回路の構成を示す回路図である。 図１のリミッタアンプ回路の各部の信号を示す信号波形図である。 図１のリミッタアンプ回路におけるハイパスフィルタの１構成例を示す回路図である。 図２（Ｃ）を拡大した信号波形図である。 図１のリミッタアンプ回路におけるヒステリシスコンパレータの入出力特性を示す図である。 ＰＯＮシステムの構成を示すブロック図である。 局側装置に到達する各宅側装置からのバースト信号を示す図である。 ＰＯＮシステムにおける局側装置の従来の受信回路の構成を示すブロック図である。 図８のプリアンプ回路の入出力特性を示す図である。

符号の説明

１…差動増幅器、２…ＡＯＣ回路、３…ハイパスフィルタ、４…ヒステリシスコンパレータ、５…セットリセットフリップフロップ回路、６…スイッチ、７…遅延回路、８…排他的論理和回路、９…論理和回路、Ｃ１、Ｃ２…コンデンサ、Ｒ１、Ｒ２、Ｒ３、Ｒ４…抵抗。

Claims (6)

1. バースト信号を受信する受信回路において、前記バースト信号の先頭を検出するバースト先頭検出回路であって、
   前記バースト信号を入力とするハイパスフィルタと、
   このハイパスフィルタを通過したフィルタ出力信号を入力とし、所定のしきい値を超える前記フィルタ出力信号の変化を検出するヒステリシスコンパレータとを有することを特徴とするバースト先頭検出回路。
2. 請求項１記載のバースト先頭検出回路において、
   前記ハイパスフィルタは、前記フィルタ出力信号にオフセットを付加するオフセット付加手段を備えることを特徴とするバースト先頭検出回路。
3. 請求項１記載のバースト先頭検出回路において、
   さらに、前記ヒステリシスコンパレータにより前記バースト信号の先頭が検出されるまで、後段の回路への前記バースト信号の出力を遮断し、前記バースト信号の先頭が検出されたときに、前記バースト信号を後段の回路へ出力するスイッチを有することを特徴とするバースト先頭検出回路。
4. 請求項３記載のバースト先頭検出回路において、
   さらに、前記ヒステリシスコンパレータの出力信号から前記スイッチの制御信号を生成するセットリセットフリップフロップ回路を有することを特徴とするバースト先頭検出回路。
5. 請求項１記載のバースト先頭検出回路において、
   前記ハイパスフィルタは、前記バースト信号を増幅する増幅器の出力から前記バースト信号を取得することを特徴とするバースト先頭検出回路。
6. 請求項１記載のバースト先頭検出回路において、
   さらに、前記バースト信号のオフセットを補償するＡＯＣ回路と、
   前記ヒステリシスコンパレータの出力信号に基づいて前記バースト信号の先頭で前記ＡＯＣ回路をリセットするＡＯＣ安定化リセット回路とを有することを特徴とするバースト先頭検出回路。
   

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