JP2008306673A - 増幅回路 - Google Patents
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Abstract
【解決手段】エミッタが接地され、ベースがフォトダイオード13に接続され、コレクタが第1の定電流源16に接続される第1のトランジスタ10と、エミッタが第2の定電流源17に接続され、ベースが第1のトランジスタ10のコレクタと第1の定電流16との間に接続される第2のトランジスタ11と、一端が第1のトランジスタ10のベースとフォトダイオード13との間に接続され、他端が第2のトランジスタ11のエミッタと第2の定電流源17との間に接続される第1の抵抗14と、ベースが第2のトランジスタ11のエミッタと第2の定電流源17との間に接続され、コレクタが出力端子に接続される第3のトランジスタ12と一端が第3のトランジスタ12のエミッタに接続され、他端が接地される第2の抵抗15とを具備する。
【選択図】図1
Description
図1は、本発明の第1の実施形態に係る増幅回路の回路図である。この増幅回路は、図1に示すように、第1のNPNトランジスタ10と、第2のNPNトランジスタ11と、第3のNPNトランジスタ12と、フォトダイオード13と、抵抗値R1の第1の抵抗14と、抵抗値R2の第2の抵抗15と、第1の定電流源16と、第2の定電流源17とを備える。
本発明の第2の実施形態では、周波数特性を広帯域化すると同時に利得を大きくすることが可能な増幅回路について説明する。第1の実施形態の増幅回路では、電流増幅率は、R1/R2であるため、R1を小さくすると電流増幅率が低下する。この低下を解消するため、本実施形態の増幅回路は、後段に電流を電圧に変換し、変換された電圧を増幅する演算増幅器を備えることを特徴とする。
本発明の第3の実施形態では、さらにノイズ特性および周波数特性を向上させることが可能な増幅回路について説明する。第1の実施形態の増幅回路では、フォトダイオード13のバイアスは第1のNPNトランジスタ10のVbeなので0.7〜0.8V程度と小さい。従って、フォトダイオード13の両端にかかる逆バイアス電圧が小さくなり、寄生容量18の容量値Csが大きくなる。その結果、1/(2π×Cs×R1)で決定されるポール周波数f2が低域になり、ノイズ特性、周波数特性が悪化する。この悪化を解消するため、本実施形態の増幅回路では、フォトダイオード13のバイアス電圧を大きく設定することを特徴とする。フォトダイオード13の逆バイアス電圧を大きくすると、フォトダイオード13の寄生容量18の容量値が小さくなり、1/(2π×Cs×R1)で決定されるポール周波数f2を高域にシフトさせることが出来、周波数特性を高周波まで延ばすことが出来る。また、ノイズ特性は、一般に1/(2π×Cs×R1)で決定されるポール周波数f2よりノイズレベルが上昇する特性があり、周波数特性同様、ポール周波数f2を高域にシフトする事でノイズが上昇する周波数を広域にでき、結果ノイズ低減が可能となる。
本発明の第4の実施形態では、さらに電流増幅率を切り換えることが可能な増幅回路について説明する。第1の実施形態の増幅回路では、増幅回路の電流増幅率は(R1/R2)で定まる固定値であったが、本実施形態の増幅回路は、電流増幅率を切り換え可能な構成を有する。
11 第2のNPNトランジスタ
12 第3のNPNトランジスタ
13、100 フォトダイオード
14 第1の抵抗
15 第2の抵抗
16 第1の定電流源
17 第2の定電流源
18、140 寄生容量
19 電源ライン
20、110 演算増幅器
21 第3の抵抗
22 第4の抵抗
31、32 電源電圧源
41 スイッチ回路
42a、42b、42c、42d、42n 抵抗素子
120 帰還抵抗
130 抵抗
Claims (4)
- エミッタが接地され、ベースがフォトダイオードに接続され、コレクタが第1の定電流源に接続されている第1のトランジスタと、
エミッタが第2の定電流源に接続され、ベースが前記第1のトランジスタのコレクタと前記第1の定電流源との間に接続されている第2のトランジスタと、
一端が前記第1のトランジスタのベースと前記フォトダイオードとの間に接続され、他端が前記第2のトランジスタのエミッタと前記第2の定電流源との間に接続されている第1の抵抗と、
ベースが前記第2のトランジスタのエミッタと前記第2の定電流源との間に接続され、コレクタが出力端子に接続されている第3のトランジスタと、
一端が前記第3のトランジスタのエミッタに接続され、他端が接地されている第2の抵抗とを具備する
ことを特徴とする増幅回路。 - 前記増幅回路は、さらに、
前記出力端子と前記第3のトランジスタのコレクタとの間に挿入されている演算増幅器であって、負入力端子が前記第3のトランジスタのコレクタに接続され、該演算増幅器の出力端子である演算出力端子が前記出力端子に接続されている前記演算増幅器と、
前記負入力端子と前記演算出力端子との間に挿入されている第3の抵抗とを具備する
ことを特徴とする請求項1記載の増幅回路。 - 前記増幅回路は、さらに、
前記第1のトランジスタのエミッタに接続されている第1の電圧源と、
前記第2の抵抗の他端に接続されている第2の電圧源とを具備し、
前記第1のトランジスタのエミッタは、前記第1の電圧源を介して接地され、
前記第2の抵抗の他端は、前記第2の電圧源を介して接地されている
ことを特徴とする請求項1記載の増幅回路。 - 前記第1の抵抗は、並列に接続された第1の抵抗素子および第2の抵抗素子から構成され、
前記増幅回路は、さらに、
スイッチ動作により前記第1のトランジスタのベースと前記第2のトランジスタのエミッタとの間に前記第1の抵抗素子および第2の抵抗素子のいずれを挿入するかを選択するスイッチを具備する
ことを特徴とする請求項1記載の増幅回路。
Priority Applications (1)
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JP2007154364A JP2008306673A (ja) | 2007-06-11 | 2007-06-11 | 増幅回路 |
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2007
- 2007-06-11 JP JP2007154364A patent/JP2008306673A/ja active Pending
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