KR101783459B1 - Dc 오프셋 제거회로 - Google Patents

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Abstract

본 실시예는 DC 오프셋 제거회로를 개시한다.
본 실시예에 따른 DC 오프셋 제거회로는 DCFB 대역(DC Feedback Bandwidth)을 가변하는 DC 피드백부를 구비하고, DC 드룹 에러를 저감하기 위하여 고대역에서 중대역 또는 중대역에서 저대역으로 변환할 때, 지연 시간(Delay Time)을 두어 안정적으로 DC 오프셋을 제거한다.

Description

DC 오프셋 제거회로{DC Offset Cancellation Circuit}
본 실시예는 TDD(Time Division Duplex) 시스템에서 아날로그 DC 오프셋을 제거하는 회로에 관한 것이다.
이하에 기술되는 내용은 단순히 본 실시예와 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것은 아니다.
종래의 TDD 시스템은 안테나로부터 입력된 신호를 저잡음증폭기(LNA: Low Noise Amplifier)로 증폭한 후, 주파수발생기로부터 출력되는 캐리어 신호(Carrier Signal)와 믹싱하고, 믹싱된 신호를 필터링(Filtering)하여 수신신호를 검출한다. 주파수 변환 없이 수신된 고주파 수신신호에서 직접 신호를 복조(Demodulation)하는 직접변환(Direct Conversion) 방식은 안테나로부터 수신된 신호와 캐리어 신호의 주파수를 동일하게 만들어 믹서(Mixer)에서 나오는 신호를 DC 주파수로 전송하는 방식이다. 한편, 로우 아이에프(Low-IF) 방식은 믹서에서 나오는 신호를 DC 근처의 중간 주파수로 전송하는 방식이다.
한편, 안테나에 수신되는 신호가 없는 경우, 즉, 저잡음증폭기의 출력이 없는 경우에도 주파수발생기로부터 입력받은 캐리어 신호가 셀프믹싱(Self-Mixing)되는 경우가 발생하기도 한다.
이와 같은 셀프믹싱이 발생하면, DC 성분은 후단의 필터, VGA(Variable Gain Amplifier) 및 PGA(Programmable Gain Amplifier)의 이득(Gain)으로 인하여 증폭되는 문제점이 발생한다. 증폭된 DC 성분은 필터나 PGA 등의 내부 회로의 트랜지스터를 손상시킬 수 있다.
도 1은 종래 기술의 TDD 시스템의 수신회로를 나타낸 도면이다.
TDD 시스템의 수신회로(100)는 안테나(110)로부터 RF신호를 수신하는 저잡음증폭기(LNA: Low Noise Amplifier, 120), 저잡음 증폭기(120)의 출력신호를 중간주파 신호에 믹싱하는 믹서(130), 믹서(130)의 출력신호를 필터링하는 저역통과필터(LPF: Low Pass Filter, 150) 및 저역통과필터(150)의 출력신호를 증폭하는 프로그래머블 이득증폭기(PGA: Programmable Gain Amplifier, 160)를 포함하여 구성된다. 주파수발생기(140)는 중간주파 신호를 발생시키고 이를 믹서(130)에 공급하여 저잡음증폭기(120)의 출력신호와 믹싱되도록 구성된다.
이와 같은 직접변환(Direct Conversion) 방식에서는 저잡음증폭기(120) 및 프로그래머블 이득증폭기(160) 등의 이득에 의해 증폭될 수 있는 DC 오프셋을 제거할 필요가 있다.
본 실시예에 따른 DC 오프셋 제거회로는 DCFB 대역(DC Feedback Bandwidth)을 가변하는 DC 피드백부를 구비하여 DCFB 대역에 적어도 하나의 중대역을 추가하고, 고대역(High BW) 모드에서 중대역(Middle BW) 모드 또는 중대역 모드에서 저대역(Low BW) 모드로 변경할 때 발생하는 DC 드룹 에러(Droop Error)를 저감하기 위하여 각각의 경우에 지연 시간(Delay Time)을 두어 안정적으로 세틀링(Settling)하는 것을 주된 목적으로 한다.
본 실시예의 일 측면에 의하면, 입력신호를 수신하는 입력신호단; 상기 입력신호를 수신하고, 상기 입력신호를 증폭하여 증폭신호를 출력하는 제1 증폭기; 상기 증폭신호를 수신한 후 필터링하여 상기 증폭신호의 DC 성분을 추출하여 출력하고, 상기 DC 성분을 상기 제1 증폭기로 피드백하여 상기 제1 증폭기의 DC 오프셋을 제거하기 위하여 DCFB 대역(DC Feedback Bandwidth)을 변경하는 DC 피드백부; 및 상기 DCFB 대역의 변화에 따라 발생하는 DC 킥전압(Kick Voltage)을 저감하기 위하여 딜레이(Delay)를 조정하여 상기 DCFB 대역을 변경하기 위한 제어신호를 생성하여 상기 DC 피드백부에 전송하는 제어부를 포함하는 것을 특징으로 하는 DC 오프셋 제거회로를 제공한다.
본 실시예의 다른 측면에 의하면, 증폭기, DC 피드백부 및 제어부를 구비한 통신 수신기에서 DC 오프셋을 제거하는 방법에 있어서, 입력신호를 수신하는 수신과정; 상기 입력신호를 수신하고, 상기 입력신호를 증폭하여 증폭신호를 출력하는 증폭과정; 상기 증폭신호를 수신한 후 필터링하여 상기 증폭신호의 DC 성분을 추출하여 출력하고, 상기 DC 성분을 상기 증폭기로 피드백하여 상기 증폭기의 DC 오프셋을 제거하기 위하여 DCFB 대역(DC Feedback Bandwidth)을 변경하는 대역변경과정; 및 상기 DCFB 대역의 변화에 따라 발생하는 DC 킥전압(Kick Voltage)을 저감하기 위하여 딜레이(Delay)를 조정하여 상기 DCFB 대역을 변경하기 위한 제어신호를 상기 DC 피드백부에 전송하는 제어과정을 포함하는 것을 특징으로 하는 DC 오프셋 제거방법을 제공한다.
본 실시예에 따른 DC 오프셋 제거회로는 DC 피드백부를 구비하여 저잡음증폭기, VGA 및 PGA 등의 이득(Gain)에 의해 증폭될 수 있는 DC 오프셋을 제거하는 효과가 있다.
또한, 본 실시예에 의하면, DC 오프셋 제거회로는 DCFB 대역에 적어도 하나의 중대역을 추가하여 고대역 모드에서 중대역 모드 또는 중대역 모드에서 저대역 모드로 변환할 때 발생하는 DC 드룹 에러(Droop Error)를 저감하기 위하여 각각의 경우에 지연 시간(Delay Time)을 두어 안정적으로 세틀링(Settling)하는 효과가 있다.
도 1은 종래 기술에 따른 TDD 시스템의 수신회로를 나타낸 도면이다.
도 2는 본 실시예에 따른 DC 피드백부를 구비한 DC 오프셋 제거회로를 나타낸 도면이다.
도 3은 본 실시예에 따른 TDD 시스템의 수신회로를 나타낸 도면이다.
도 4는 본 실시예에 따른 DC 피그백부를 나타낸 도면이다.
도 5는 본 실시예에 따른 DC 오프셋 제거회로가 고대역 모드에서 저대역 모드로 변경될 때 동작 파형을 나타낸 도면이다.
도 6은 본 실시예에 따른 DC 오프셋 제거회로에서 중대역 모드가 더 추가된 동작 파형을 나타낸 도면이다.
도 7은 본 실시예에 따른 DC 오프셋 제거회로에서 DC 드룹 에러를 저감하는 방법을 설명하기 위한 순서도이다.
이하, 본 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 실시예에 따른 DC 피드백부를 구비한 DC 오프셋 제거회로를 나타낸 도면이다.
DC 오프셋 제거회로(200)는 제1 증폭기(210), DC 피드백부(220) 및 제어부(230)를 포함한다.
DC 오프셋 제거회로(200)는 저잡음증폭기, 프로그래머블 이득증폭기, 가변 이득증폭기, 필터 등의 이득에 의해 증폭될 수 있는 DC 오프셋을 제거한다. 이하 상세히 설명한다.
제1 증폭기(210)는 입력신호(Vin) 및 DC 피드백부(220)의 출력신호를 수신하고 이를 증폭하여 증폭신호(Vout)를 출력한다.
DC 피드백부(220)는 제1 증폭기(210)의 증폭신호(Vout)를 수신한다. DC 피드백부(220)는 수신된 증폭신호(Vout)에 저역통과 필터링을 적용하여 출력된 DC 성분을 제1 증폭기의 입력으로 피드백하여 제1 증폭기(210)의 DC 오프셋을 제거한다. DC 피드백부(220)는 DC 오프셋 제거 동작을 안정적으로 수행하기 위하여 DCFB(DC Feedback) 대역을 가변한다. DCFB 대역의 가변은 DC 피드백부(220)의 차단 주파수(Cutoff Frequency)를 변경하는 것인데, 제어부(230)의 제어신호에 따라 가변저항을 가변함으로써 이루어진다.
제어부(230)는 딜레이 셀(Delay Cell)을 포함한다. DCFB 대역이 고대역 모드에서 중대역 모드 또는 중대역 모드에서 저대역 모드로 변경될 때, DCFB 대역의 변화량에 비례하여 DC 킥전압(Kick Voltage)이 발생한다. DC 킥전압은 DC 오프셋 제거회로(200)의 세틀링 시간이 부족하여 발생한다. 이를 저감하기 위하여, 중대역 모드 또는 저대역 모드로 전환하게 하는 제어신호에 딜레이를 추가한다. 중대역 모드 또는 저대역 모드로 변경되는 제어신호에 딜레이가 추가되면, DC 킥전압이 저감되어 DC 오프셋 제거회로(200)의 세틀링 시간이 안정적으로 확보된다.
도 3은 본 실시예에 따른 TDD 시스템의 수신회로를 나타낸 도면이다.
TDD 시스템의 수신장치(300)는 저잡음증폭기(Low Noise Amplifier, 310), 저역통과필터(Low Pass Filter, 320), 프로그래머블 이득증폭기(Programmable Gain Amplifier, 330), 출력 버퍼(Output Buffer, 340), ADC(Analog Digital Converter, 350) 및 베이스밴드(Baseband, 360)를 포함한다.
수신장치(300)는 변조(Modulation) 동작을 수행하기 전에 AGC(Automatic Gain Control) 동작을 수행한다. 여기서 AGC 동작이란 베이스밴드(360)의 입력신호인 ADC(350)의 출력신호의 크기를 일정하게 맞추기 위하여 이득을 제어하는 것을 말한다. AGC 동작은 수신장치(300)에서 기설정된 AGC 시간 내에 베이스밴드(360)의 입력신호가 로킹(Locking)되도록 해야 한다. 수신장치(300)는 AGC 동작하는 구간에서 베이스밴드(360)의 DCFB_BW_HP 신호를 수신하여 고대역 모드로 동작하고, AGC 동작이 로킹되면 저대역 모드로 동작한다. 여기서 DCFB_BW_HP 신호는 베이스밴드(360)에서 제어부(230)로 전달하는 신호로서, AGC 동작하는 구간임을 나타내며, AGC 동작이 시작되면 하이(High)로 되고, AGC 동작이 정지되면 로(Low)로 된다.
저잡음증폭기(310)는 입력신호를 수신하여 증폭하고, 증폭된 신호를 저역통과필터(320)로 출력한다. 또한, 저잡음증폭기(310)는 제어부(230)로부터 수신한 제어신호를 이용하여 제1 DCFB(220)의 가변저항으로 DCFB 대역을 변경한다.
제어부(230)는 AGC 동작이 시작되면, 제1 및 제2 DCFB(220)의 DCFB 대역이 10 MHz로 되도록 제어한다. AGC 동작이 정지된 이후, DCFB 대역을 10 kHz로 변경하도록 하는 제어신호를 제1 및 제2 DCFB(220)에 출력한다.
제1 및 제2 DCFB(220)는 제어부(230)로부터 제어신호를 수신하여 DCFB 대역에 적어도 하나의 중대역을 추가할 수 있다. 즉, 제1 및 제2 DCFB(220)는 DCFB 대역이 10 MHz에서 적어도 하나의 중간주파수를 거친 후 10 kHz 대역으로 동작하도록 한다. 수신장치(300)의 출력전압이 세틀링되기 전에, 고대역 모드에서 중대역 모드 또는 중대역에서 저대역 모드로 변경되면 DC 킥전압(Kick Voltage)이 발생한다. DC 킥전압이 발생하는 것을 저감하기 위하여, 제어부(230)는 고대역 모드에서 중대역 모드 또는 중대역 모드에서 저대역 모드로 변경되게 하는 제어신호에 딜레이를 추가하여, 수신장치(300)의 안정적인 세틀링 시간(Settling Time)을 확보한다.
저역통과필터(320)는 저잡음증폭기(310)와 프로그래머블 이득증폭기(330) 사이에 연결되어 저잡음증폭기(310)의 출력전압을 수신하여 수신된 출력신호 중에서 저역신호만을 통과시켜 프로그래머블 이득증폭기(330)에 입력한다.
프로그래머블 이득증폭기(330)는 저역통과필터(320)의 출력신호를 수신하여 베이스밴드(360)에 입력되는 신호의 크기를 일정하게 맞추기 위하여 이득을 조정하여 증폭한다. 프로그래머블 이득증폭기(330)는 증폭된 증폭신호를 출력 버퍼(340)로 출력한다. 또한, 프로그래머블 이득증폭기(330)는 제어부(230)로부터 수신한 제어신호에 기초하여 제2 DCFB(220)의 가변저항을 이용하여 DCFB 대역을 변경한다.
출력 버퍼(340)는 프로그래머블 이득증폭기(330)와 ADC(350) 사이에 연결되어, 프로그래머블 이득증폭기(330)의 출력신호를 수신하고 버퍼링하여 버퍼링된 출력신호를 ADC(350)로 전송한다.
ADC(350)는 출력 버퍼(340)와 베이스밴드(360) 사이에 연결되어, 출력 버퍼(340)의 아날로그 출력신호를 수신하여 디지털 신호로 변환한 후 변환된 디지털 신호를 베이스밴드(360)의 입력단으로 전송한다.
베이스밴드(360)는 ADC(350)와 제어부(230) 사이에 연결되어, ADC(350)의 디지털 신호를 수신하여 AGC 동작이 로킹되었는지 여부를 판단하여 DCFB_BW_HP 신호를 제어부(230)에 전송한다.
도 4는 본 실시예에 따른 DC 피그백부를 나타낸 도면이다.
DC 피드백부(220)는 입력단(Vinp, Vinn), 출력단(Voutp, Voutn), 제2 증폭기(A2), 제1 가변저항(R1), 제2 가변저항(R2), 제3 저항(R3), 제4 저항(R4), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다. DC 피드백부(220)의 구성요소는 반드시 이에 한정되지는 않는다. 예컨대, 제3 저항(R3) 및 제4 저항(R4)은 도 4의 구성에서 제외될 수 있다.
입력단(Vinp, Vinn)은 제1 증폭기(210)와 연결되어, 제1 증폭기(210)의 출력신호를 수신한다. 수신된 출력신호는 각각 제1 가변저항(R1) 및 제2 가변저항(R2)을 거쳐서 제2 증폭기(A2)에 입력된다.
제2 증폭기(A2)는 완전 차동 증폭기(Full Differential Amplifier)이다. 제2 증폭기(A2)는 반드시 이에 한정되지는 않고, 차동 입력 싱글엔디드 증폭기(Differential Input Single-ended Amplifier)일 수도 있다. 아래는 완전 차동 증폭기인 경우에 대하여 설명한다.
제1 가변저항(R1)은 입력단의 양의 단자(Vinp)와 제2 증폭기(A2) 입력단의 양의 단자 사이에 연결되어, 제어부(230)로부터의 제어신호를 이용하여 DCFB 대역을 변경한다.
제2 가변저항(R2)은 입력단의 음의 단자(Vinn)와 제2 증폭기(A2) 입력단의 음의 단자 사이에 연결되어, 제어부(230)로부터의 제어신호를 이용하여 DCFB 대역을 변경한다.
제1 캐패시터(C1)는 제2 증폭기(A2)의 입력단의 양의 단자와 제2 증폭기(A2)의 출력단의 음의 단자 사이에 연결되어, 제1 가변저항(R1)에 흐르는 전류를 적분(Integration)한다.
제2 캐패시터(C2)는 제2 증폭기(A2)의 입력단의 음의 단자와 제2 증폭기(A2)의 출력단의 양의 단자 사이에 연결되어, 제2 가변저항(R2)에 흐르는 전류를 적분한다.
제3 저항(R3)은 제2 증폭기(A2)의 출력단의 음의 단자와 출력단의 음의 단자 사이에 연결되어, DC 피드백부(220)의 DCFB 대역이 이동되도록 기능한다.
제4 저항(R4)은 제2 증폭기(A2)의 출력단의 양의 단자와 출력단의 양의 단자 사이에 연결되어, DC 피드백부(220)의 DCFB 대역이 이동되도록 기능한다.
여기서, DCFB 대역의 이동은, 입력신호와 동일한 위상의 I신호 및 90 °위상차의 Q신호를 처리하는 각각 제1 및 제2 DC 피드백부(220)를 구성하는 경우, 서로 교차되게 출력을 입력단에 피드백시킴으로써 제3 저항(R3) 값 및 제4 저항(R4) 값의 조절에 의해 이동된다.
도 5는 본 실시예에 따른 DC 오프셋 제거회로가 고대역 모드에서 저대역 모드로 변경될 때 동작 파형을 나타낸 도면이다.
TDD 시스템의 수신장치(300)는 기설정된 AGC(Automatic Gain Control) 시간 내에 출력전압이 로킹(Locking)되도록 해야 한다. 수신장치(300)는 빠른 로킹을 위하여 AGC 동작이 수행되는 구간에서는 DCFB_BW_HP 신호가 하이(H)로 되어 고대역 모드로 동작한다.
수신장치(300)의 AGC 동작이 로킹된 후에는, AGC_LOCK 신호가 하이(H)로 되고, 일정시간 후에 DCFB_BW_HP 신호는 로(L)로 된다. DCFB_BW_HP 신호가 로(L)로 되면, DCFB_BW 신호는 로(L)로 되어 DC 피드백부(220)는 저대역에서 동작하게 된다.
수신장치(300)에서, DCFB 대역을 수십 MHz 단위에서 수십 kHz 단위로 바로 변경하면 DC 드룹 에러(Droop Error)가 발생한다. 수신장치(300)에 DC 드룹 에러가 발생했다고 해서 DC 오프셋 에러가 발생하는 것은 아니다. 또한 DC 오프셋 에러는 베이스밴드(360)에서 수십 mV 이하까지 제거할 수 있기 때문에 DC 킥전압(Kick Voltage)이 임계치 이내이면 그다지 문제가 되지 않는다. 하지만, DC 킥전압이 임계치를 초과하는 경우에는 베이스밴드(360)에서 에러가 발생한다. 따라서, 수신장치(300)가 안정되게 동작하기 위해서는 DC 킥전압이 임계치를 초과하지 않도록 해야 한다.
도 6은 본 실시예에 따른 DC 오프셋 제거회로의 중대역 모드가 더 추가된 동작 파형을 나타낸 도면이다.
DC 피드백부(220)의 DCFB 대역은 RC 커플링 주파수(Coupling Frequency)에 의해 결정되기 때문에 제1 가변저항(R1) 및 제2 가변저항(R2)의 변동에 의하여 DCFB 대역이 변환된다. 따라서, DCFB 대역이 변환되는 경우 DC 드룹 에러는 피할 수 없다. DCFB 대역이 변환될 때 DC 킥전압은 DCFB 대역의 변화량이 클수록 증가하고, 수신장치(300)의 세틀링 시간(Settling time)은 저대역의 주파수에 의해 결정된다. 이런 특성에 착안해서 DC 피드백부(220)는 DC 킥전압을 저감하기 위하여 DCFB 대역에 적어도 하나의 중대역을 추가할 수 있도록 제1 가변저항(R1) 및 제2 가변저항(R2)을 이용한다. 예컨대 10 MHz에서 10 kHz DCFB 대역으로 변경할 경우, DC 피드백부(220)는 5 MHz, 1 MHz, 100 kHz 등의 적어도 하나의 중대역 모드로 동작할 수 있다.
수신장치(300)의 AGC 동작이 로킹된 후에는, AGC_LOCK 신호가 하이(H)로 되고, 일정시간 후에 DCFB_BW_HP에 대응되는 RX_HP 신호는 로(L)로 된다. RX_HP 신호가 로(L)로 되면 DCFB_BW 신호도 로(L)로 되어 DC 피드백부(220)는 중대역에서 동작하게 된다.
수신장치(300)의 출력전압이 세틀링되기 전에 수신장치(300)가 고대역 모드에서 중대역 모드 또는 중대역 모드에서 저대역 모드로 변경되면 DC 킥전압이 커지게 된다. DC 킥전압이 커지는 것을 방지하기 위하여, 제어부(230)는 DCFB 대역을 중대역 또는 저대역으로 변경하기 위한 제어신호에 딜레이를 추가하여, 수신장치(300)의 세틀링 시간(Settling Time)을 확보해야 한다.
도 7은 본 실시예에 따른 DC 오프셋 제거회로에서 DC 드룹 에러를 저감하는 방법을 설명하기 위한 순서도이다.
DC 오프셋 제거회로(200)는 제1 증폭기(210)의 입력단(제1 입력단)에서 입력신호(Vin)를 수신한다(S710).
제1 증폭기(210)는 입력신호를 수신하고 증폭하여 증폭신호를 출력한다(S720).
DC 피드백부(220)는 증폭신호 중 저역통과 필터링된 DC 오프셋 성분을 검출한다(S730).
DC 피드백부(220)는 검출된 DC 오프셋 성분을 제1 증폭기(210)의 입력단으로 피드백한다(S740).
제어부(230)는 DC 오프셋 제거회로(200)가 AGC 동작을 수행하는 구간에서는 기설정된 시간 내에 DC 오프셋 제거회로(200)가 로킹되도록 고대역 모드로 동작하도록 제어하고, AGC 동작이 로킹된 후에 저대역 모드로 동작하도록 제어한다. DC 오프셋 제거회로(200)의 출력전압이 세틀링되기 전에 고대역 모드에서 중대역 또는 저대역 모드로 변경되면 DC 킥전압이 커지게 되므로, DC 킥전압이 임계치를 초과하는지 여부를 판단한다(S750).
제어부(230)는 DC 킥전압이 임계치를 초과한다고 판단하는 경우 DCFB 대역을 중대역 또는 저대역 모드로 변경하기 위한 제어신호에 딜레이를 추가한다(S760). 제어부(230)는 단계 S760 이후에 제1 증폭기(210)의 입력단으로 피드백하는 단계 S740을 다시 수행한다. DC 킥전압이 임계치에 도달하면 DC 오프셋 제거회로(200)의 동작은 종료된다.
도 7에서는 단계 S710 내지 단계 S760을 순차적으로 실행하는 것으로 기재하고 있으나, 반드시 이에 한정되는 것은 아니다. 도 7에 기재된 단계를 변경하여 실행하거나 하나 이상의 단계를 병렬적으로 실행하는 것으로 적용 가능할 것이므로, 도 7은 시계열적인 순서로 한정되는 것은 아니다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
200: DC 오프셋 제거회로 210: 증폭기
220: DC 피드백부 230: 제어부
310: 저잡음증폭기 320: 저역통과필터
330: 프로그래머블 이득증폭기 340: 출력 버퍼
350: ADC(Analog Digital Converter) 360: 베이스밴드

Claims (12)

  1. 입력신호를 수신하는 입력신호단;
    상기 입력신호를 수신하고, 상기 입력신호를 증폭하여 증폭신호를 출력하는 제1 증폭기;
    상기 증폭신호를 수신한 후 필터링하여 상기 증폭신호의 DC 성분을 추출하여 출력하고, 상기 DC 성분을 상기 제1 증폭기로 피드백하여 상기 제1 증폭기의 DC 오프셋을 제거하기 위하여 DCFB 대역(DC Feedback Bandwidth)을 변경하는 DC 피드백부; 및
    상기 DCFB 대역의 변화에 따라 발생하는 DC 킥전압(Kick Voltage)을 저감하기 위하여 딜레이(Delay)를 조정하여 상기 DCFB 대역을 변경하기 위한 제어신호를 생성하여 상기 DC 피드백부에 전송하는 제어부
    를 포함하되, 상기 DC 피드백부는 제1,2 입력단(Vinp, Vinn), 제1,2 출력단(Voutp, Voutn), 제2 증폭기(A2), 제1,2 가변저항(R1, R2), 제1,2 캐패시터(C1,C2)를 포함하고,
    상기 제1 입력단(Vinp)과 상기 제2 증폭기(A2)의 (+) 입력단이 연결되고, 상기 제1 가변저항(R1)이 상기 제1 입력단(Vinp)과 상기 제2 증폭기(A2)의 (+) 입력단 사이에 연결되며, 상기 제2 입력단(Vinn)과 상기 제2 증폭기(A2)의 (-) 입력단이 연결되고, 상기 제2 가변저항(R2)이 상기 제2 입력단(Vinn)과 상기 제2 증폭기(A2)의 (-) 입력단 사이에 연결되며,
    상기 제1 캐패시터(C1)의 일단이 상기 제1 가변저항(R1)과 상기 제1 입력단(Vinp)의 접점에 연결되고, 상기 제1 캐패시터(C1)의 타단이 상기 제2 증폭기(A2)의 (-) 출력단과 상기 제1 출력단(Voutp)의 접점에 연결되며, 상기 제2 캐패시터(C2)의 일단이 상기 제2 가변저항(R2)과 상기 제 2 입력단(Vinn)의 접점에 연결되고, 상기 제2 캐패시터(C2)의 타단이 상기 제2 증폭기(A2)의 (-) 출력단과 상기 제 2 출력단(Voutn)의 접점에 연결되는 것을 특징으로 하는 DC 오프셋 제거회로.
  2. 제1항에 있어서,
    상기 제어부는,
    AGC(Automatic Gain Control) 동작을 수행하는 구간에서는 기설정된 시간 내에 상기 DC 오프셋 제거회로가 로킹(Locking)되도록 고대역(High Bandwidth) 모드로 동작하는 것을 특징으로 하는 DC 오프셋 제거회로.
  3. 제2항에 있어서,
    상기 제어부는,
    상기 AGC 동작이 로킹된 후에 저대역(Low Bandwidth) 모드로 동작하는 것을 특징으로 하는 DC 오프셋 제거회로.
  4. 제1항에 있어서,
    상기 제어부는,
    상기 DC 오프셋 제거회로의 세틀링 시간(Settling Time)을 확보하기 위하여 딜레이를 주는 딜레이 셀(Delay Cell)을 포함하는 것을 특징으로 하는 DC 오프셋 제거회로.
  5. 제1항에 있어서,
    상기 DC 피드백부는,
    상기 DC 킥전압을 저감하기 위하여 상기 DCFB 대역에 적어도 하나의 중대역(Mid Bandwidth)을 제공하는 것을 특징으로 하는 DC 오프셋 제거회로.
  6. 삭제
  7. 제1항에 있어서,
    상기 DC 피드백부는 제3 저항(R3), 제4 저항(R4)를 추가로 포함하고,
    상기 제3 저항(R3)의 일단이 상기 제2 증폭기(A2)의 (-) 출력단에 연결되고, 상기 제3 저항(R3)의 타단이 상기 제1 출력단(Voutp)에 연결되며,
    상기 제4 저항(R4)의 일단이 상기 제2 증폭기(A2)의 (+) 출력단에 연결되고, 상기 제4 저항(R4)의 타단이 상기 제 2 출력단(Voutn)에 연결되는 것을 특징으로 하는 DC 오프셋 제거회로.
  8. 삭제
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  11. 삭제
  12. 삭제
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