JP2002185275A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
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- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
- H03F3/45973—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit
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- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
Abstract
(57)【要約】
【課題】 オフセット除去回路を備える可変利得増幅器
において利得を変えるとオフセットが変動し、変動が収
まるまでに時間がかかるために信号品質が劣化するとい
う問題がある。 【解決手段】 入力信号とフィードバック信号との差信
号を増幅する利得可変可能な主増幅回路（１１）と、前
記主増幅回路の出力信号を増幅し、前記フィードバック
信号を生成する利得可変可能なフィードバック増幅回路
（１２）と、前記主増幅回路の利得を変えるとともに、
前記フィードバック増幅回路の利得も相補的に変える利
得制御回路（１３）と、を有する可変利得増幅器。
において利得を変えるとオフセットが変動し、変動が収
まるまでに時間がかかるために信号品質が劣化するとい
う問題がある。 【解決手段】 入力信号とフィードバック信号との差信
号を増幅する利得可変可能な主増幅回路（１１）と、前
記主増幅回路の出力信号を増幅し、前記フィードバック
信号を生成する利得可変可能なフィードバック増幅回路
（１２）と、前記主増幅回路の利得を変えるとともに、
前記フィードバック増幅回路の利得も相補的に変える利
得制御回路（１３）と、を有する可変利得増幅器。
Description
【０００１】
【発明の属する技術分野】本発明は、有線または無線通
信あるいは磁気記録装置などに用いられる可変利得増幅
器に係り、特に直流オフセットキャンセル機能を備えた
可変利得増幅器に関する。
信あるいは磁気記録装置などに用いられる可変利得増幅
器に係り、特に直流オフセットキャンセル機能を備えた
可変利得増幅器に関する。
【０００２】
【従来の技術】一般に多くの増幅器ではバイアス電圧、
バイアス電流の誤差成分である直流オフセットが出力に
生じることは不可避である。この直流オフセットを除去
するために、従来から種種の対策がとられている。
バイアス電流の誤差成分である直流オフセットが出力に
生じることは不可避である。この直流オフセットを除去
するために、従来から種種の対策がとられている。
【０００３】こうした増幅器の直流オフセットをキャン
セルする方式として、図１５に示すように主増幅回路６
１の出力信号から直流近辺の低い周波数をフィードバッ
ク増幅回路６２によって取り出し、主増幅回路６１の入
力にフィードバックすることによって、主増幅回路６１
の入力部でオフセットを除去する回路方式が知られてい
る。ここで、フィードバック増幅回路６２の中には、直
流成分を増幅し交流成分を増幅しない積分器が含まれて
いる。
セルする方式として、図１５に示すように主増幅回路６
１の出力信号から直流近辺の低い周波数をフィードバッ
ク増幅回路６２によって取り出し、主増幅回路６１の入
力にフィードバックすることによって、主増幅回路６１
の入力部でオフセットを除去する回路方式が知られてい
る。ここで、フィードバック増幅回路６２の中には、直
流成分を増幅し交流成分を増幅しない積分器が含まれて
いる。
【０００４】この図１５の回路では、主増幅回路の電圧
利得（以下、単に利得という）が固定の増幅回路ではね
らいどおりに直流オフセットを除去できるが、可変利得
増幅回路の場合には利得の変化がオフセットの変化をも
たらし、上述した積分器があるためにこの変化分の影響
が消えるまでに時間がかかるため、長い時間にわたって
信号品質を劣化させるという問題がある。
利得（以下、単に利得という）が固定の増幅回路ではね
らいどおりに直流オフセットを除去できるが、可変利得
増幅回路の場合には利得の変化がオフセットの変化をも
たらし、上述した積分器があるためにこの変化分の影響
が消えるまでに時間がかかるため、長い時間にわたって
信号品質を劣化させるという問題がある。
【０００５】この問題を図１５により説明する。簡単の
ため、主増幅回路６１の入力が０であると仮定する。主
増幅回路６１の出力に生じる直流オフセットを入力に換
算した値（入力換算オフセットという）がVoff1である
とすると、主増幅回路６１にはVoff1とフィードバック
増幅回路６２からのフィードバック信号Vfbとの差信号V
off1−Vfbが入力される。主増幅回路６１の利得をAとす
ると、主増幅回路６１の出力はA(Voff1−Vfb)となり、
これがフィードバック増幅回路６２の入力となる。フィ
ードバック増幅回路６２の利得をFとすると、主増幅回
路６２の出力であるフィードバック信号はVfb=F・A(V
off1−Vfb)である。この式を変形すると、 Vfb=F・A・Voff1／(1＋FA) （１） となる。従って、オープンループ利得（主増幅回路６１
の利得Aとフィードバック増幅回路６２の利得Fとの積）
F・Aが１と比較して十分大きい場合は、近似的にVfb=V
of f1となり、主増幅回路６１の入力換算オフセットV
off1がほぼキャンセルされる。ただし、正確にはVoff1
とVfbとは完全には等しくならず、 Voff1−Vfb=Voff1／(1＋F・A) （２） の誤差（入力誤差）がある。従って、主増幅回路６１の
出力には入力誤差のＡ倍の出力誤差 Δ=A・Voff1／(1＋F・A) （３） が残留オフセットとして現れる。
ため、主増幅回路６１の入力が０であると仮定する。主
増幅回路６１の出力に生じる直流オフセットを入力に換
算した値（入力換算オフセットという）がVoff1である
とすると、主増幅回路６１にはVoff1とフィードバック
増幅回路６２からのフィードバック信号Vfbとの差信号V
off1−Vfbが入力される。主増幅回路６１の利得をAとす
ると、主増幅回路６１の出力はA(Voff1−Vfb)となり、
これがフィードバック増幅回路６２の入力となる。フィ
ードバック増幅回路６２の利得をFとすると、主増幅回
路６２の出力であるフィードバック信号はVfb=F・A(V
off1−Vfb)である。この式を変形すると、 Vfb=F・A・Voff1／(1＋FA) （１） となる。従って、オープンループ利得（主増幅回路６１
の利得Aとフィードバック増幅回路６２の利得Fとの積）
F・Aが１と比較して十分大きい場合は、近似的にVfb=V
of f1となり、主増幅回路６１の入力換算オフセットV
off1がほぼキャンセルされる。ただし、正確にはVoff1
とVfbとは完全には等しくならず、 Voff1−Vfb=Voff1／(1＋F・A) （２） の誤差（入力誤差）がある。従って、主増幅回路６１の
出力には入力誤差のＡ倍の出力誤差 Δ=A・Voff1／(1＋F・A) （３） が残留オフセットとして現れる。
【０００６】ここで、可変増幅器を構成すべく主増幅回
路６１の利得Ａを可変としたとき、例えばフィードバッ
ク増幅回路６２の利得Ｆを10（20db）に固定し、主増幅
回路６１の利得Aを１（0dB）から100（40dB）に変化さ
せた場合、最終的な出力誤差Δは式（３）より(1/11)V
off1から(100/1001)Voff1に変化する。しかし、フィー
ドバック増幅回路６２は、オフセット成分である直流成
分を増幅するが、交流成分である信号成分は増幅しない
ように積分器を含んでいるため、出力信号の変化に対す
る出力（フィードバック信号Vfb）の変化は非常にゆっ
くりとしている。
路６１の利得Ａを可変としたとき、例えばフィードバッ
ク増幅回路６２の利得Ｆを10（20db）に固定し、主増幅
回路６１の利得Aを１（0dB）から100（40dB）に変化さ
せた場合、最終的な出力誤差Δは式（３）より(1/11)V
off1から(100/1001)Voff1に変化する。しかし、フィー
ドバック増幅回路６２は、オフセット成分である直流成
分を増幅するが、交流成分である信号成分は増幅しない
ように積分器を含んでいるため、出力信号の変化に対す
る出力（フィードバック信号Vfb）の変化は非常にゆっ
くりとしている。
【０００７】従って、上述の例のように主増幅回路６１
の利得Aが１（0dB）から100（40dB）に変化するに伴っ
て出力誤差Δが(1/11)Voff1から(1/1001)Voff1に変化す
るとき、フィードバック増幅回路６２から出力されるフ
ィードバック信号Vfbは、本来（1／11）Voff1から（100
／1001）Voff1に変化すべきところ、積分器があるため
に、利得Aの変化直後には（1／11）Voff1が保持され
る。その結果、出力誤差Δは一時的にほぼ（1／11）V
off1を利得A（＝100）倍した(100/11)Voff1と大きな値
を示し、この後、フィードバック増幅回路６２の周波数
特性に応じた時間で(100/1001)Voff1にまで変化する。
このように主増幅回路６１の利得変化時に出力誤差Δが
一時的に増大することは、増幅回路の出力信号品質を劣
化させることになり、望ましくない。
の利得Aが１（0dB）から100（40dB）に変化するに伴っ
て出力誤差Δが(1/11)Voff1から(1/1001)Voff1に変化す
るとき、フィードバック増幅回路６２から出力されるフ
ィードバック信号Vfbは、本来（1／11）Voff1から（100
／1001）Voff1に変化すべきところ、積分器があるため
に、利得Aの変化直後には（1／11）Voff1が保持され
る。その結果、出力誤差Δは一時的にほぼ（1／11）V
off1を利得A（＝100）倍した(100/11)Voff1と大きな値
を示し、この後、フィードバック増幅回路６２の周波数
特性に応じた時間で(100/1001)Voff1にまで変化する。
このように主増幅回路６１の利得変化時に出力誤差Δが
一時的に増大することは、増幅回路の出力信号品質を劣
化させることになり、望ましくない。
【０００８】言い換えれば、図１５に示した従来のオフ
セットキャンセル方式では、フィードバック増幅回路６
２から出力される式（１）に示したフィードバック信号
Vfb＝F・A・Voff1／（１＋F・A）が主増幅回路６１の利
得Aの変化に応じて変化し、これによる出力誤差Δの過
渡応答がオフセットとして現れ、出力信号の品質を劣化
させていた。
セットキャンセル方式では、フィードバック増幅回路６
２から出力される式（１）に示したフィードバック信号
Vfb＝F・A・Voff1／（１＋F・A）が主増幅回路６１の利
得Aの変化に応じて変化し、これによる出力誤差Δの過
渡応答がオフセットとして現れ、出力信号の品質を劣化
させていた。
【０００９】図１６は、図１５に示す従来の利得可変増
幅器で、主増幅回路６１の入力に10mVの直流オフセット
を入力し、主増幅回路６１の利得をA=1からA＝100に切
り替えたときの出力端子１４の電圧Voutの波形（図１６
（ａ））と、フィードバック信号Vfbの波形（同図
（ｂ））を示した図である。フィードバック増幅回路６
２には、前述したように積分器が挿入されており、フィ
ードバック増幅器の直流利得は、1倍としている。Vfbの
応答がゆっくりと変化し、出力端子１４の出力に出力誤
差Δとして大きな変化が現れているのが分かる。
幅器で、主増幅回路６１の入力に10mVの直流オフセット
を入力し、主増幅回路６１の利得をA=1からA＝100に切
り替えたときの出力端子１４の電圧Voutの波形（図１６
（ａ））と、フィードバック信号Vfbの波形（同図
（ｂ））を示した図である。フィードバック増幅回路６
２には、前述したように積分器が挿入されており、フィ
ードバック増幅器の直流利得は、1倍としている。Vfbの
応答がゆっくりと変化し、出力端子１４の出力に出力誤
差Δとして大きな変化が現れているのが分かる。
【００１０】このような主増幅回路６１の利得変化に伴
う出力誤差Δが変化する時間を短くするには、フィード
バック増幅回路６２が増幅可能な周波数範囲を広くする
（すなわち積分器の時定数を下げる）とよい。しかし、
これはフィードバック回路によってキャンセルされる周
波数範囲も拡大することになり、本来増幅すべき信号も
キャンセルしてしまう結果になる。このため大きな短時
間で信号の強さを変化させるような無線通信用の可変利
得増幅器を構成した場合、オフセットキャンセルを良好
に行うことが困難となる。
う出力誤差Δが変化する時間を短くするには、フィード
バック増幅回路６２が増幅可能な周波数範囲を広くする
（すなわち積分器の時定数を下げる）とよい。しかし、
これはフィードバック回路によってキャンセルされる周
波数範囲も拡大することになり、本来増幅すべき信号も
キャンセルしてしまう結果になる。このため大きな短時
間で信号の強さを変化させるような無線通信用の可変利
得増幅器を構成した場合、オフセットキャンセルを良好
に行うことが困難となる。
【００１１】
【発明が解決しようとする課題】上述したように、フィ
ードバック増幅回路を用いてオフセット除去を行う従来
のオフセットキャンセル方式では、主増幅回路の利得を
可変として可変増幅器を構成した場合、利得変化時にそ
れに伴うオフセット変動に直ちに追随できず、比較的長
い時間にわたって信号品質が劣化してしまうという問題
点があった。
ードバック増幅回路を用いてオフセット除去を行う従来
のオフセットキャンセル方式では、主増幅回路の利得を
可変として可変増幅器を構成した場合、利得変化時にそ
れに伴うオフセット変動に直ちに追随できず、比較的長
い時間にわたって信号品質が劣化してしまうという問題
点があった。
【００１２】本発明は、このような問題点を解消するた
めになされたもので、利得変化時のオフセット変動をな
くして良好なオフセットキャンセルを可能とした可変利
得増幅器を提供することを目的とする。
めになされたもので、利得変化時のオフセット変動をな
くして良好なオフセットキャンセルを可能とした可変利
得増幅器を提供することを目的とする。
【００１３】
【課題を解決するための手段】第１の発明は、入力信号
とフィードバック信号との差信号を増幅する利得可変可
能な主増幅回路（１１）と、前記主増幅回路の出力信号
を増幅し、前記フィードバック信号を生成する利得可変
可能なフィードバック増幅回路（１２）と、前記主増幅
回路の利得を変えるとともに、前記フィードバック増幅
回路の利得も相補的に変える利得制御回路（１３）と、
を有する可変利得増幅器である。 第２の発明は、前記
利得制御回路は、演算回路（２３）を含み、外部から供
給される利得制御信号から、前記主増幅回路用利得制御
信号を生成し、かつ、前記主増幅回路用利得制御信号と
相補的なフィードバック増幅回路用利得制御信号を生成
することを特徴とする第１の発明記載の可変利得増幅器
である。
とフィードバック信号との差信号を増幅する利得可変可
能な主増幅回路（１１）と、前記主増幅回路の出力信号
を増幅し、前記フィードバック信号を生成する利得可変
可能なフィードバック増幅回路（１２）と、前記主増幅
回路の利得を変えるとともに、前記フィードバック増幅
回路の利得も相補的に変える利得制御回路（１３）と、
を有する可変利得増幅器である。 第２の発明は、前記
利得制御回路は、演算回路（２３）を含み、外部から供
給される利得制御信号から、前記主増幅回路用利得制御
信号を生成し、かつ、前記主増幅回路用利得制御信号と
相補的なフィードバック増幅回路用利得制御信号を生成
することを特徴とする第１の発明記載の可変利得増幅器
である。
【００１４】第３の発明は、前記主増幅回路と前記フィ
ードバック増幅回路の利得の積が一定であることを特徴
とする第１の発明記載の可変利得増幅器である。
ードバック増幅回路の利得の積が一定であることを特徴
とする第１の発明記載の可変利得増幅器である。
【００１５】第４の発明は、前記フィードバック増幅回
路は、利得可変な副増幅回路（１６）と、前記副増幅回
路の出力側に縦続接続された積分回路（１５）と、を備
えていることを特徴とする第１の発明記載の可変利得増
幅器である。
路は、利得可変な副増幅回路（１６）と、前記副増幅回
路の出力側に縦続接続された積分回路（１５）と、を備
えていることを特徴とする第１の発明記載の可変利得増
幅器である。
【００１６】第５の発明は、前記フィードバック増幅回
路は、積分回路（１５）と、前記積分回路の出力側に縦
続接続された利得可変な副増幅回路（１６）と、を備え
ていることを特徴とする第１の発明記載の可変利得増幅
器である。
路は、積分回路（１５）と、前記積分回路の出力側に縦
続接続された利得可変な副増幅回路（１６）と、を備え
ていることを特徴とする第１の発明記載の可変利得増幅
器である。
【００１７】第６の発明は、前記積分回路は、電圧−電
流変換回路（４１）と、前記電圧−電流変換回路の出力
電流を積分する容量素子（４２）と、を備えることを特
徴とする第４または第５の発明記載の可変利得増幅器で
ある。
流変換回路（４１）と、前記電圧−電流変換回路の出力
電流を積分する容量素子（４２）と、を備えることを特
徴とする第４または第５の発明記載の可変利得増幅器で
ある。
【００１８】第７の発明は、前記積分回路は、演算増幅
器（３２）と、前記演算増幅器の反転入力端子と出力端
子の間に設けられた容量素子（３３）と、を備えること
を特徴とする第４または第５の発明記載の可変利得増幅
器である。
器（３２）と、前記演算増幅器の反転入力端子と出力端
子の間に設けられた容量素子（３３）と、を備えること
を特徴とする第４または第５の発明記載の可変利得増幅
器である。
【００１９】第８の発明は、入力信号とフィードバック
信号との差信号を増幅するように構成された利得可変の
主増幅回路（１１）と、前記主増幅回路の出力信号を増
幅し、前記フィードバック信号を出力する利得可変のフ
ィードバック増幅回路（１２）とを有する複数の可変利
得増幅器（１０１）を有し、前記複数の可変利得増幅器
は縦続接続され、前段の可変利得増幅器に加える利得制
御信号に対して、後段の可変利得増幅器に加える利得制
御信号に一定時間の遅延を与える利得制御回路（１０
３）をさらに有することを特徴とする可変利得増幅器で
ある。
信号との差信号を増幅するように構成された利得可変の
主増幅回路（１１）と、前記主増幅回路の出力信号を増
幅し、前記フィードバック信号を出力する利得可変のフ
ィードバック増幅回路（１２）とを有する複数の可変利
得増幅器（１０１）を有し、前記複数の可変利得増幅器
は縦続接続され、前段の可変利得増幅器に加える利得制
御信号に対して、後段の可変利得増幅器に加える利得制
御信号に一定時間の遅延を与える利得制御回路（１０
３）をさらに有することを特徴とする可変利得増幅器で
ある。
【００２０】本発明に係る可変利得増幅器では、主増幅
回路の他にフィードバック増幅回路についても利得を可
変としているので、主増幅回路の利得を変化させてもフ
ィードバック信号が大きく変化しないようにすることが
でき、すなわち出力誤差の過渡応答を小さくすることが
可能となる。
回路の他にフィードバック増幅回路についても利得を可
変としているので、主増幅回路の利得を変化させてもフ
ィードバック信号が大きく変化しないようにすることが
でき、すなわち出力誤差の過渡応答を小さくすることが
可能となる。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００２２】（第1の実施の形態）図１は本発明の第１
の実施形態に係る可変利得増幅器の構成を示している。
この可変利得増幅器は、利得可変の主増幅回路１１と同
じく利得可変のフィードバック増幅回路１２及びこれら
の増幅回路１１、１２の利得を制御する利得制御回路１
３から構成される。そして、利得制御回路１３を制御す
る利得制御信号Vcontは、例えば、この可変利得増幅器
が無線通信装置に適用される場合には、信号処理部など
から供給される。ここで、増幅とは利得が０（dB）以上
をいう。
の実施形態に係る可変利得増幅器の構成を示している。
この可変利得増幅器は、利得可変の主増幅回路１１と同
じく利得可変のフィードバック増幅回路１２及びこれら
の増幅回路１１、１２の利得を制御する利得制御回路１
３から構成される。そして、利得制御回路１３を制御す
る利得制御信号Vcontは、例えば、この可変利得増幅器
が無線通信装置に適用される場合には、信号処理部など
から供給される。ここで、増幅とは利得が０（dB）以上
をいう。
【００２３】入力端子１０からの入力信号は、主増幅回
路１１の非反転入力に与えられる。入力端子１０と主増
幅回路１１の非反転入力との間に挿入された符号Voff1
は、主増幅回路１１の入力換算オフセットを表してお
り、実際の回路にはないことに注意すべきである。主増
幅回路１１の出力信号は出力端子１４へ導かれると共
に、フィードバック増幅回路１２の入力に供給される。
フィードバック増幅回路１２の出力は、主増幅回路１１
の反転入力にフィードバック信号として与えられる。
路１１の非反転入力に与えられる。入力端子１０と主増
幅回路１１の非反転入力との間に挿入された符号Voff1
は、主増幅回路１１の入力換算オフセットを表してお
り、実際の回路にはないことに注意すべきである。主増
幅回路１１の出力信号は出力端子１４へ導かれると共
に、フィードバック増幅回路１２の入力に供給される。
フィードバック増幅回路１２の出力は、主増幅回路１１
の反転入力にフィードバック信号として与えられる。
【００２４】主増幅回路１１の利得A及びフィードバッ
ク増幅回路１２の利得Fは、利得制御回路１３から供給
される利得制御信号Vca、Vcfによって相補的に制御され
る。すなわち、主増幅回路１１の利得Aを上げるとき、
フィードバック増幅回路１２の利得Fは下げるように、
逆に主増幅回路１１の利得Aを下げるとき、フィードバ
ック増幅回路１２の利得を上げるように制御する。例え
ば、両者の積F・A、すなわち可変利得増幅器全体のオー
プンループ利得が一定となるように制御する。
ク増幅回路１２の利得Fは、利得制御回路１３から供給
される利得制御信号Vca、Vcfによって相補的に制御され
る。すなわち、主増幅回路１１の利得Aを上げるとき、
フィードバック増幅回路１２の利得Fは下げるように、
逆に主増幅回路１１の利得Aを下げるとき、フィードバ
ック増幅回路１２の利得を上げるように制御する。例え
ば、両者の積F・A、すなわち可変利得増幅器全体のオー
プンループ利得が一定となるように制御する。
【００２５】前述したように、図１５に示した従来のオ
フセットキャンセル機能を有する可変利得増幅器では、
主増幅回路６１のみが利得可変であり、フィードバック
増幅回路６２の利得は固定であったため、主増幅回路６
１の利得Aが変化すると、フィードバック信号Vfb=F・A
・Voff1／（１＋F・A）もそれに応じ変化し、その過渡
応答がオフセット変動として信号品質の劣化を招いてい
たことは、前述のとおりである。
フセットキャンセル機能を有する可変利得増幅器では、
主増幅回路６１のみが利得可変であり、フィードバック
増幅回路６２の利得は固定であったため、主増幅回路６
１の利得Aが変化すると、フィードバック信号Vfb=F・A
・Voff1／（１＋F・A）もそれに応じ変化し、その過渡
応答がオフセット変動として信号品質の劣化を招いてい
たことは、前述のとおりである。
【００２６】これに対し、本実施形態に係る可変利得増
幅器では、主増幅回路１１の利得Aを変化させる際、フ
ィードバック増幅回路１２の利得Fも変化させ、例えば
これらの利得の積F・Aを一定に保つことにより、主増幅
回路１１の利得Aを変化させてもフィードバック信号Vfb
＝F・A・Voff1／（１＋F・A）が変化しないようにする
ことができ、出力誤差Δの過渡応答を小さくすることが
可能となる。
幅器では、主増幅回路１１の利得Aを変化させる際、フ
ィードバック増幅回路１２の利得Fも変化させ、例えば
これらの利得の積F・Aを一定に保つことにより、主増幅
回路１１の利得Aを変化させてもフィードバック信号Vfb
＝F・A・Voff1／（１＋F・A）が変化しないようにする
ことができ、出力誤差Δの過渡応答を小さくすることが
可能となる。
【００２７】具体的に従来例の説明と同様に主増幅回路
１１の利得Aを１（0dB）から100（40dB）に変化させる
場合を考える。このとき、本実施形態ではフィードバッ
ク増幅回路１２の利得Fを主増幅回路１１の利得Aとは相
補的に、すなわち100（40dB）から１（0dB）へと変化さ
せる。従来例と同様に主増幅回路１１の利得Aが１（0d
B）から100（40dB）に変化すると、フィードバック増幅
回路１２の利得Fが一定であれば、式（１）に示したフ
ィードバック信号Vfb＝F・A・Voff1／（１＋F・A）が利
得Aの変化に伴い変化するため、式（３）に示した出力
誤差Δは（1／11）Voff1から（100／1001）Voff1に変化
しようとする。
１１の利得Aを１（0dB）から100（40dB）に変化させる
場合を考える。このとき、本実施形態ではフィードバッ
ク増幅回路１２の利得Fを主増幅回路１１の利得Aとは相
補的に、すなわち100（40dB）から１（0dB）へと変化さ
せる。従来例と同様に主増幅回路１１の利得Aが１（0d
B）から100（40dB）に変化すると、フィードバック増幅
回路１２の利得Fが一定であれば、式（１）に示したフ
ィードバック信号Vfb＝F・A・Voff1／（１＋F・A）が利
得Aの変化に伴い変化するため、式（３）に示した出力
誤差Δは（1／11）Voff1から（100／1001）Voff1に変化
しようとする。
【００２８】しかし、本実施形態のようにF・Aが一定に
保たれるように利得制御回路１３が働く時は、利得Aを
変化させても出力誤差Δは変化しない。例えば、F・A＝
100一定とすれば、出力誤差Δの過渡応答を小さくする
ことが可能となり、出力信号品質の劣化を回避すること
ができる。
保たれるように利得制御回路１３が働く時は、利得Aを
変化させても出力誤差Δは変化しない。例えば、F・A＝
100一定とすれば、出力誤差Δの過渡応答を小さくする
ことが可能となり、出力信号品質の劣化を回避すること
ができる。
【００２９】図２は、フィードバック増幅回路１２の構
成を示す図である。副増幅回路１６の後に（出力端子側
に）、直流成分を増幅し交流成分を増幅しない（すなわ
ち、直流利得が一定の）積分回路１５が接続される。フ
ィードバック増幅回路１２の信号利得Fは、積分回路１
５の直流利得と、副増幅回路１６の利得の積に相当す
る。また積分回路１５の直流利得は一定で、副増幅回路
１６の利得を利得制御信号Vcfにより制御する。
成を示す図である。副増幅回路１６の後に（出力端子側
に）、直流成分を増幅し交流成分を増幅しない（すなわ
ち、直流利得が一定の）積分回路１５が接続される。フ
ィードバック増幅回路１２の信号利得Fは、積分回路１
５の直流利得と、副増幅回路１６の利得の積に相当す
る。また積分回路１５の直流利得は一定で、副増幅回路
１６の利得を利得制御信号Vcfにより制御する。
【００３０】図９（ａ），（ｂ）は、図２のフィードバ
ック増幅回路１２を用いて構成した可変利得増幅器の利
得を切り替えたときのシミュレーションによる応答波形
を示す図である。主増幅回路１１の入力換算オフセット
を１０ｍＶと仮定し、利得Aを１倍（０ｄB）から１００
倍（４０dB）に切り替えた時のもので、Ａ・Ｆ＝１００
一定となるように制御している。図１６の結果と比較し
て、大きく改善され、Voutに全くピークがなく、残留オ
フセット分（１０ｍV）のみ表示されているのが分か
る。
ック増幅回路１２を用いて構成した可変利得増幅器の利
得を切り替えたときのシミュレーションによる応答波形
を示す図である。主増幅回路１１の入力換算オフセット
を１０ｍＶと仮定し、利得Aを１倍（０ｄB）から１００
倍（４０dB）に切り替えた時のもので、Ａ・Ｆ＝１００
一定となるように制御している。図１６の結果と比較し
て、大きく改善され、Voutに全くピークがなく、残留オ
フセット分（１０ｍV）のみ表示されているのが分か
る。
【００３１】F・Aが一定でなくても、Aが増加したとき
にはFが減少するように相補的に制御することでも、F・A
の変化を小さくすることができるので、出力誤差Δの変
動を小さくすることができる。図１０は、本発明の実施
形態に基づいて構成した可変利得増幅器で、主増幅回路
１１の入力換算オフセットを１０ｍＶと仮定し、利得Ａ
を１倍（０ｄＢ）から１００倍（４０ｄＢ）に切り替え
た時、フィードバック増幅回路１２の利得Ｆを、同時に
１００倍（４０ｄＢ）から１０倍（２０ｄＢ）に変化さ
せた場合の出力応答波形を示す図である（同図
（ａ））。出力端子１４に現れる出力誤差Δは、１０ｍ
Ｖ以内に収まっているのが分かる。フィードバック信号
Ｖfbも図１６では５００ｍＶ近く変化しているのに対
し、図１０（ｂ）では、１０ｍＶ程度の変化に収まって
いるのが確認できる。
にはFが減少するように相補的に制御することでも、F・A
の変化を小さくすることができるので、出力誤差Δの変
動を小さくすることができる。図１０は、本発明の実施
形態に基づいて構成した可変利得増幅器で、主増幅回路
１１の入力換算オフセットを１０ｍＶと仮定し、利得Ａ
を１倍（０ｄＢ）から１００倍（４０ｄＢ）に切り替え
た時、フィードバック増幅回路１２の利得Ｆを、同時に
１００倍（４０ｄＢ）から１０倍（２０ｄＢ）に変化さ
せた場合の出力応答波形を示す図である（同図
（ａ））。出力端子１４に現れる出力誤差Δは、１０ｍ
Ｖ以内に収まっているのが分かる。フィードバック信号
Ｖfbも図１６では５００ｍＶ近く変化しているのに対
し、図１０（ｂ）では、１０ｍＶ程度の変化に収まって
いるのが確認できる。
【００３２】図３は、フィードバック増幅回路１２の別
の構成を示す図である。図２とは逆の構成で、直流利得
一定の積分回路１５が先に接続され、積分回路１５の出
力に副増幅回路１６が接続される。主増幅回路１１と同
様に、フィードバック増幅回路１２でも直流オフセット
Voff2が発生する。尚、Voff1と同様に、Voff2も実際の
回路にはないことに注意すべきである。フィードバック
増幅回路１２の副増幅回路１６で発生するオフセット電
圧Voff2がVoff1等よりも大きく、これによる影響が支配
的な場合は、図３の構成を用いたほうが望ましい。
の構成を示す図である。図２とは逆の構成で、直流利得
一定の積分回路１５が先に接続され、積分回路１５の出
力に副増幅回路１６が接続される。主増幅回路１１と同
様に、フィードバック増幅回路１２でも直流オフセット
Voff2が発生する。尚、Voff1と同様に、Voff2も実際の
回路にはないことに注意すべきである。フィードバック
増幅回路１２の副増幅回路１６で発生するオフセット電
圧Voff2がVoff1等よりも大きく、これによる影響が支配
的な場合は、図３の構成を用いたほうが望ましい。
【００３３】その理由について以下に説明する。フィー
ドバック増幅回路１２の副増幅回路１６で発生するオフ
セット電圧Voff2は、出力でF倍されるため、副増幅回路
１６の出力では利得の変化に応じて大きさが変化する。
フィードバック増幅回路１２で発生する直流オフセット
Voff2の可変利得増幅器全体の出力端子１４への影響に
ついて計算すると、Voff2による出力誤差δは、主増幅
回路１１の出力ではδ＝−F・A・Voff2／（１＋F・A）
となる。Voff2によるフィードバック増幅回路１２の出
力電圧Vfb＝F・Voff2は、Fの変化に応じて変わり、フィ
ードバック増幅回路１２は直流成分を取り出すための積
分器を備えているのでこの変化に対して出力応答が追随
できず、出力にδの変化が過渡応答として現れ、やはり
出力信号品質の劣化につながる。図２では副増幅回路１
６の後ろに積分回路１５が入るが、積分回路１５は入力
の急な変化に追随できないため、主増幅回路１１の反転
入力に加わるフィードバック信号Vfbに本来加わるべき
最終電圧に達するまでの間、出力誤差δにVoff2が主増
幅回路１１で利得Aの変化差分だけ増幅されたのと等価
な過渡的な波形が現れる。
ドバック増幅回路１２の副増幅回路１６で発生するオフ
セット電圧Voff2は、出力でF倍されるため、副増幅回路
１６の出力では利得の変化に応じて大きさが変化する。
フィードバック増幅回路１２で発生する直流オフセット
Voff2の可変利得増幅器全体の出力端子１４への影響に
ついて計算すると、Voff2による出力誤差δは、主増幅
回路１１の出力ではδ＝−F・A・Voff2／（１＋F・A）
となる。Voff2によるフィードバック増幅回路１２の出
力電圧Vfb＝F・Voff2は、Fの変化に応じて変わり、フィ
ードバック増幅回路１２は直流成分を取り出すための積
分器を備えているのでこの変化に対して出力応答が追随
できず、出力にδの変化が過渡応答として現れ、やはり
出力信号品質の劣化につながる。図２では副増幅回路１
６の後ろに積分回路１５が入るが、積分回路１５は入力
の急な変化に追随できないため、主増幅回路１１の反転
入力に加わるフィードバック信号Vfbに本来加わるべき
最終電圧に達するまでの間、出力誤差δにVoff2が主増
幅回路１１で利得Aの変化差分だけ増幅されたのと等価
な過渡的な波形が現れる。
【００３４】これに対し、図３の場合は積分回路１５の
後ろ（出力側）にVoff2の発生源となる副増幅回路１６
が入るため、Voff2は主増幅回路１１の出力でF・A倍さ
れるが、F・Aは常に一定になるように制御されていれ
ば、出力端子１４に現れるVoff 2の成分による出力誤差
δ＝−F・A・Voff2は変化しない。すなわち図３の構成
では、積分回路１５の入力に加わるδが変化しないた
め、利得が変化しても積分回路１５の出力に過渡応答を
生じさせることはない。したがって出力信号品質の劣化
を回避することができる。
後ろ（出力側）にVoff2の発生源となる副増幅回路１６
が入るため、Voff2は主増幅回路１１の出力でF・A倍さ
れるが、F・Aは常に一定になるように制御されていれ
ば、出力端子１４に現れるVoff 2の成分による出力誤差
δ＝−F・A・Voff2は変化しない。すなわち図３の構成
では、積分回路１５の入力に加わるδが変化しないた
め、利得が変化しても積分回路１５の出力に過渡応答を
生じさせることはない。したがって出力信号品質の劣化
を回避することができる。
【００３５】また、出力誤差Δやδが発生するのは、フ
ィードバック増幅回路１２に内蔵されている積分回路の
出力が急激な利得切り替えに応答できないのが直接の原
因であるため、利得制御信号Vcontを抵抗素子２１と容
量素子２２によるRCフィルタに通して利得制御電圧Vc
a、Vcfの変化を緩やかにし、積分回路の出力応答特性に
協調させることによって、さらに出力誤差Δやδの過渡
応答の改善が図れる。図１１は、本発明の実施形態に基
づいて構成された可変利得増幅器において、主増幅回路
１１と、副増幅回路１６にそれぞれ入力換算オフセット
が１０ｍＶ出ていると仮定して、利得Ａを１倍（０ｄ
Ｂ）から１００倍（４０ｄＢ）に切り替えたときの出力
端子１４に現れる応答波形を示す図である。副増幅回路
１６の利得Ｆを固定（１倍）として主増幅回路１１の利
得のみ切り替えた従来例（conventional）と、利得制御
回路１３を用いて、Ａ・Ｆ＝１００（一定）で、かつＲ
Ｃフィルタの時定数を２μ秒、３０μ秒に設定した時の
応答（proposed１、proposed2）を重ねて示している。
従来（conventional）の結果は、２つのオフセット電圧
が抑え切れず１Ｖ近い過渡波形が出力されているのに対
し、RCフィルタの時定数を２μ秒とした場合（proposed
１）で、ピークが７００ｍVまで抑えられ、さらに、RC
フィルタの時定数を３０μ秒にまで増やすと（proposed
2）、ピークが２００ｍＶ以下にまで抑えられているの
が分かる。
ィードバック増幅回路１２に内蔵されている積分回路の
出力が急激な利得切り替えに応答できないのが直接の原
因であるため、利得制御信号Vcontを抵抗素子２１と容
量素子２２によるRCフィルタに通して利得制御電圧Vc
a、Vcfの変化を緩やかにし、積分回路の出力応答特性に
協調させることによって、さらに出力誤差Δやδの過渡
応答の改善が図れる。図１１は、本発明の実施形態に基
づいて構成された可変利得増幅器において、主増幅回路
１１と、副増幅回路１６にそれぞれ入力換算オフセット
が１０ｍＶ出ていると仮定して、利得Ａを１倍（０ｄ
Ｂ）から１００倍（４０ｄＢ）に切り替えたときの出力
端子１４に現れる応答波形を示す図である。副増幅回路
１６の利得Ｆを固定（１倍）として主増幅回路１１の利
得のみ切り替えた従来例（conventional）と、利得制御
回路１３を用いて、Ａ・Ｆ＝１００（一定）で、かつＲ
Ｃフィルタの時定数を２μ秒、３０μ秒に設定した時の
応答（proposed１、proposed2）を重ねて示している。
従来（conventional）の結果は、２つのオフセット電圧
が抑え切れず１Ｖ近い過渡波形が出力されているのに対
し、RCフィルタの時定数を２μ秒とした場合（proposed
１）で、ピークが７００ｍVまで抑えられ、さらに、RC
フィルタの時定数を３０μ秒にまで増やすと（proposed
2）、ピークが２００ｍＶ以下にまで抑えられているの
が分かる。
【００３６】図４は、図１で示した利得制御回路１３の
構成例を示す回路図である。可変利得増幅器自体の利得
を制御する制御信号Vcontは、まず抵抗素子２１と容量
素子２２で構成されるRCフィルタ回路に通される。第1
の利得から第2の利得に切り替わる時、Vcontにステップ
状の信号が入力されると、主増幅回路の制御端子に入力
されるVcaにはRc・Ccの積で表される時定数で徐々に変
化する電圧が加わり、最終的に第2の利得に相当する制
御電圧に収まる。RCフィルタ出力電圧は、アナログ割り
算器２３に通し、この出力をフィードバック増幅回路１
２の利得制御信号Vcfに利用する。これは、主増幅回路
１１と副増幅回路１６の利得の積A・Fが一定になるよう
に制御するための例である。先に説明したように、A・F
が一定でなくても、AとFを相補的に変化させれば、所望
の効果が得られる。アナログ割り算器２３の代わりにVc
aが増加したときにVcfを下げるように、又はVcaが減少
したときにVcfを上げるように、すなわちVcaとVcfを相
補的に制御するアナログ演算回路を用いても良い。また
図４では、Vcontがアナログ信号であると仮定して説明
したが、利得制御回路１３として、Vcontがデジタル信
号入力で、デジタルフィルタ回路やD/A変換器を含むデ
ジタル信号処理回路で構成しても良い。
構成例を示す回路図である。可変利得増幅器自体の利得
を制御する制御信号Vcontは、まず抵抗素子２１と容量
素子２２で構成されるRCフィルタ回路に通される。第1
の利得から第2の利得に切り替わる時、Vcontにステップ
状の信号が入力されると、主増幅回路の制御端子に入力
されるVcaにはRc・Ccの積で表される時定数で徐々に変
化する電圧が加わり、最終的に第2の利得に相当する制
御電圧に収まる。RCフィルタ出力電圧は、アナログ割り
算器２３に通し、この出力をフィードバック増幅回路１
２の利得制御信号Vcfに利用する。これは、主増幅回路
１１と副増幅回路１６の利得の積A・Fが一定になるよう
に制御するための例である。先に説明したように、A・F
が一定でなくても、AとFを相補的に変化させれば、所望
の効果が得られる。アナログ割り算器２３の代わりにVc
aが増加したときにVcfを下げるように、又はVcaが減少
したときにVcfを上げるように、すなわちVcaとVcfを相
補的に制御するアナログ演算回路を用いても良い。また
図４では、Vcontがアナログ信号であると仮定して説明
したが、利得制御回路１３として、Vcontがデジタル信
号入力で、デジタルフィルタ回路やD/A変換器を含むデ
ジタル信号処理回路で構成しても良い。
【００３７】図５は、フィードバック増幅回路１２の中
で用いられる積分回路１５の具体的な構成図である。こ
の積分回路１５は、電圧−電流変換回路４１によって、
積分回路１５への入力電圧（図１の主増幅回路１１の出
力電圧）が電流変換され、この電流が容量素子４２によ
って積分される。この容量素子４２の端子間電圧が、積
分回路１５の出力電圧であり、これが図1の主増幅回路
１１の反転入力にフィードバック信号Vfbとして与えら
れる構成となっている。
で用いられる積分回路１５の具体的な構成図である。こ
の積分回路１５は、電圧−電流変換回路４１によって、
積分回路１５への入力電圧（図１の主増幅回路１１の出
力電圧）が電流変換され、この電流が容量素子４２によ
って積分される。この容量素子４２の端子間電圧が、積
分回路１５の出力電圧であり、これが図1の主増幅回路
１１の反転入力にフィードバック信号Vfbとして与えら
れる構成となっている。
【００３８】図６は、フィードバック増幅回路１２の中
で用いられる積分回路１５の別の構成例を示している。
抵抗器３１と演算増幅回路３２と容量素子３３により構
成され、抵抗器３１によって積分回路１５の入力電圧が
電流に変換される。この電流が演算増幅回路３２と容量
素子３３により構成される回路によって積分され、この
回路の出力電圧が、図1の主増幅回路１１の反転入力に
フィードバック信号Vfbとして与えられる構成となって
いる。この構成例で用いられる抵抗器３１は、実抵抗(p
assive resistor)の代わりに電圧−電流変換回路を用い
ても、同様の効果が期待できる。
で用いられる積分回路１５の別の構成例を示している。
抵抗器３１と演算増幅回路３２と容量素子３３により構
成され、抵抗器３１によって積分回路１５の入力電圧が
電流に変換される。この電流が演算増幅回路３２と容量
素子３３により構成される回路によって積分され、この
回路の出力電圧が、図1の主増幅回路１１の反転入力に
フィードバック信号Vfbとして与えられる構成となって
いる。この構成例で用いられる抵抗器３１は、実抵抗(p
assive resistor)の代わりに電圧−電流変換回路を用い
ても、同様の効果が期待できる。
【００３９】図７は、主増幅回路１１や副増幅回路１６
の具体的な構成図である。可変コンダクタンスの電圧−
電流変換回路５１と、入出力を短絡させた電圧−電流変
換回路５２を縦列接続した構成となっている。電圧−電
流変換回路５２のコンダクタンスをGm2としたとき、電
圧−電流変換回路５１の出力側から見て、１／Gm2の値
を持つ抵抗が接続されたのと等価となる。この回路の入
力と出力の電圧利得は、電圧−電流変換回路５１の相互
コンダクタンスをGm1とすると、Gm1／Gm2となる。Gm1を
制御信号電圧Vca、Vcfにより可変とすることにより、図
７の回路は可変利得増幅回路となる。
の具体的な構成図である。可変コンダクタンスの電圧−
電流変換回路５１と、入出力を短絡させた電圧−電流変
換回路５２を縦列接続した構成となっている。電圧−電
流変換回路５２のコンダクタンスをGm2としたとき、電
圧−電流変換回路５１の出力側から見て、１／Gm2の値
を持つ抵抗が接続されたのと等価となる。この回路の入
力と出力の電圧利得は、電圧−電流変換回路５１の相互
コンダクタンスをGm1とすると、Gm1／Gm2となる。Gm1を
制御信号電圧Vca、Vcfにより可変とすることにより、図
７の回路は可変利得増幅回路となる。
【００４０】図８は、主増幅回路１１や副増幅回路１６
の別の構成例を示した図である。この回路は、制御信号
Vca、Vcfにより制御可能な可変抵抗５５と演算増幅器５
４と抵抗器５６により構成される。可変抵抗５５で、入
力電圧を電流に変換し、演算増幅器５４と抵抗器５６で
構成される帰還増幅回路に入力する構成を取り、演算増
幅器５４の出力電圧を可変利得増幅回路の出力として取
り出す。可変抵抗５５抵抗値をR1、抵抗器５６の抵抗値
をR2とし、演算増幅器５４の電圧利得が十分大きいと
き、この可変利得増幅回路の電圧利得は、R2/R1で与え
られる。可変抵抗R1を利得制御信号Vca、Vcfにより抵抗
値を制御することにより、可変利得を実現することがで
きる。この構成例で用いている可変抵抗５５の代わり
に、図７で用いている様な入出力を短絡した電圧−電流
変換回路５２を用いることも可能である。
の別の構成例を示した図である。この回路は、制御信号
Vca、Vcfにより制御可能な可変抵抗５５と演算増幅器５
４と抵抗器５６により構成される。可変抵抗５５で、入
力電圧を電流に変換し、演算増幅器５４と抵抗器５６で
構成される帰還増幅回路に入力する構成を取り、演算増
幅器５４の出力電圧を可変利得増幅回路の出力として取
り出す。可変抵抗５５抵抗値をR1、抵抗器５６の抵抗値
をR2とし、演算増幅器５４の電圧利得が十分大きいと
き、この可変利得増幅回路の電圧利得は、R2/R1で与え
られる。可変抵抗R1を利得制御信号Vca、Vcfにより抵抗
値を制御することにより、可変利得を実現することがで
きる。この構成例で用いている可変抵抗５５の代わり
に、図７で用いている様な入出力を短絡した電圧−電流
変換回路５２を用いることも可能である。
【００４１】（第２の実施形態）図１２は本発明の第２
の実施形態に係わる可変利得増幅器の構成図である。信
号利得あるいは利得可変幅を大きく確保したい場合、主
増幅回路１１及びフィードバック増幅回路１２で構成さ
れるフィードバックループ１０１を多段（本図ではｎ
段）に接続して用いることが一般に行われている。フィ
ードバックループ１０１を多段に接続した場合、各段で
発生する直流オフセットは、初段のものは後段で大きく
増幅され、また後段で発生する直流オフセットが加算さ
れて出力１０４に出力される。そのため、各段毎にフィ
ードバック増幅回路１２を接続し各段毎に直流オフセッ
トをキャンセルすることが行われる。この場合も、利得
が切り替わったときに出力誤差Δが各可変増幅段１０１
毎で発生し、出力１０４には各段の出力誤差Δが重畳さ
れて出力される。
の実施形態に係わる可変利得増幅器の構成図である。信
号利得あるいは利得可変幅を大きく確保したい場合、主
増幅回路１１及びフィードバック増幅回路１２で構成さ
れるフィードバックループ１０１を多段（本図ではｎ
段）に接続して用いることが一般に行われている。フィ
ードバックループ１０１を多段に接続した場合、各段で
発生する直流オフセットは、初段のものは後段で大きく
増幅され、また後段で発生する直流オフセットが加算さ
れて出力１０４に出力される。そのため、各段毎にフィ
ードバック増幅回路１２を接続し各段毎に直流オフセッ
トをキャンセルすることが行われる。この場合も、利得
が切り替わったときに出力誤差Δが各可変増幅段１０１
毎で発生し、出力１０４には各段の出力誤差Δが重畳さ
れて出力される。
【００４２】また、後段の増幅段で利得倍される初段で
発生する出力誤差ほど、支配的になる。利得が切り替わ
ったとき生じる出力誤差Δの過渡応答を抑えるため、利
得制御回路１０３は、以下のような工夫が行われる。初
段の可変利得段１０１−１に加える利得制御信号（Vca
1,Vcf1）に対して、２段目以降に接続される利得可変段
１０１に加える利得制御信号(Vca2,Vcf2、・・・、Vcan,Vc
fn)に一定の遅延を与える遅延素子又はＲＣフィルタを
内蔵している。これにより、全体の直流オフセットに対
して支配的である初段からの出力誤差Δと、２段目以降
で発生する出力誤差Δの重畳を避けることができ、出力
１０４での過渡応答が小さくできる。尚、遅延素子を内
蔵させた場合は、Vcontがデジタル信号入力の場合、特
に有効である。
発生する出力誤差ほど、支配的になる。利得が切り替わ
ったとき生じる出力誤差Δの過渡応答を抑えるため、利
得制御回路１０３は、以下のような工夫が行われる。初
段の可変利得段１０１−１に加える利得制御信号（Vca
1,Vcf1）に対して、２段目以降に接続される利得可変段
１０１に加える利得制御信号(Vca2,Vcf2、・・・、Vcan,Vc
fn)に一定の遅延を与える遅延素子又はＲＣフィルタを
内蔵している。これにより、全体の直流オフセットに対
して支配的である初段からの出力誤差Δと、２段目以降
で発生する出力誤差Δの重畳を避けることができ、出力
１０４での過渡応答が小さくできる。尚、遅延素子を内
蔵させた場合は、Vcontがデジタル信号入力の場合、特
に有効である。
【００４３】また、遅延手段に例えば図４で示す様なRC
フィルタを用いることで、２段目以降に加える利得制御
信号の急激な変化を緩和することができるため、積分回
路１５のゆっくりとした出力応答に協調でき、出力誤差
Δの過渡応答も小さくすることができる。
フィルタを用いることで、２段目以降に加える利得制御
信号の急激な変化を緩和することができるため、積分回
路１５のゆっくりとした出力応答に協調でき、出力誤差
Δの過渡応答も小さくすることができる。
【００４４】図１３は、本実施形態に係る可変利得段が
２段接続の場合の利得制御回路１０３のブロック図であ
る。同図（ａ）は、Vca1とVca2の間にＲＣフィルタ（２
１及び２２）を設けた場合であり、同図（ｂ）は、Vca1
とVca2の間に遅延素子２０１を設けた場合である。
２段接続の場合の利得制御回路１０３のブロック図であ
る。同図（ａ）は、Vca1とVca2の間にＲＣフィルタ（２
１及び２２）を設けた場合であり、同図（ｂ）は、Vca1
とVca2の間に遅延素子２０１を設けた場合である。
【００４５】図１４は、図１３の実施例について、利得
を切り替えたときの出力応答の比較を行ったシミュレー
ション結果である。主増幅回路１１に10mVの直流オフセ
ットが生じ、各段の利得を１から１００に切り替えたと
きの結果である。利得制御回路１０３に遅延手段を施さ
ない従来例のもの（Conventional）では、９００ｍV近
いピークが現れているのに対して、時定数が３０μ秒の
ＲＣフィルタを用いた図１３（ａ）の場合(Proposed１)
では１５０ｍV程度に抑えられているのがわかる。もう
一つの例として、2段目の利得制御信号を初段の利得制
御信号に対してそのまま３０μ秒遅らせて入力した図１
３（ｂ）（Proposed2）の応答波形についても図１３に
重ねて示した。利得を切り替えた直後と、２段目の利得
制御信号にかけた遅延時間３０μ秒後の２段階で過渡的
な応答が現れているのが分かる。しかし、過渡応答波形
の振幅は１５０ｍＶ程度に抑えられており、本実施例の
効果が確認できる。なお、この実施例では、１段目と２
段目以降の間に利得制御信号に遅延を加えた例で説明し
たが、２段目以降で段毎に利得制御信号に遅延を加える
ようにしても良い。
を切り替えたときの出力応答の比較を行ったシミュレー
ション結果である。主増幅回路１１に10mVの直流オフセ
ットが生じ、各段の利得を１から１００に切り替えたと
きの結果である。利得制御回路１０３に遅延手段を施さ
ない従来例のもの（Conventional）では、９００ｍV近
いピークが現れているのに対して、時定数が３０μ秒の
ＲＣフィルタを用いた図１３（ａ）の場合(Proposed１)
では１５０ｍV程度に抑えられているのがわかる。もう
一つの例として、2段目の利得制御信号を初段の利得制
御信号に対してそのまま３０μ秒遅らせて入力した図１
３（ｂ）（Proposed2）の応答波形についても図１３に
重ねて示した。利得を切り替えた直後と、２段目の利得
制御信号にかけた遅延時間３０μ秒後の２段階で過渡的
な応答が現れているのが分かる。しかし、過渡応答波形
の振幅は１５０ｍＶ程度に抑えられており、本実施例の
効果が確認できる。なお、この実施例では、１段目と２
段目以降の間に利得制御信号に遅延を加えた例で説明し
たが、２段目以降で段毎に利得制御信号に遅延を加える
ようにしても良い。
【００４６】
【発明の効果】以上述べてきたとおり、本発明の可変利
得増幅器は利得変化に伴うオフセット変動が小さく、短
い時間でオフセットが安定する効果を有する。よって、
本発明は信号レベル変動が早く、高速の利得切り替えを
必要とする移動体通信系に用いられる可変利得増幅器に
好適である。
得増幅器は利得変化に伴うオフセット変動が小さく、短
い時間でオフセットが安定する効果を有する。よって、
本発明は信号レベル変動が早く、高速の利得切り替えを
必要とする移動体通信系に用いられる可変利得増幅器に
好適である。
【図１】 本発明の第１の実施形態に係る可変利得増幅
器の構成を示す図。
器の構成を示す図。
【図２】 フィードバック増幅回路１２の構成を示す
図。
図。
【図３】 フィードバック増幅回路１２の他の構成を示
す図。
す図。
【図４】 利得制御回路１３の構成例を示す図。
【図５】 積分回路１５の構成例を示す図。
【図６】 積分回路１５の他の構成例を示す図。
【図７】 主増幅回路１１または副増幅回路１６の構成
例を示す図。
例を示す図。
【図８】 主増幅回路１１または副増幅回路１６の他の
構成例を示す図。
構成例を示す図。
【図９】 図２のフィードバック増幅回路を用いた場合
の可変利得増幅器の出力応答波形を示す図。
の可変利得増幅器の出力応答波形を示す図。
【図１０】 本発明の実施形態による可変利得増幅器の
出力応答波形を示す図。
出力応答波形を示す図。
【図１１】 本発明の実施形態による可変利得増幅器の
出力応答波形を示す図。
出力応答波形を示す図。
【図１２】 本発明の第２の実施形態に係る可変利得増
幅器の構成を示す図。
幅器の構成を示す図。
【図１３】 可変利得段が２段接続の場合の利得制御回
路１０３のブロック図。
路１０３のブロック図。
【図１４】 図１３の場合の可変利得増幅器の出力応答
波形を示す図。
波形を示す図。
【図１５】 従来のオフセットキャンセル機能を持たせ
た可変利得増幅器の構成を示す図。
た可変利得増幅器の構成を示す図。
【図１６】 従来の可変利得増幅器の出力応答波形を示
す図。
す図。
１０ 入力端子 １１ 主増幅回路 １２ フィードバック増幅回路 １３ 利得制御回路 １４ 出力端子 １５ 積分回路 １６ 副増幅回路 ２１ 抵抗素子 ２２ 容量素子 ２３ 割り算回路 ３１ 抵抗器 ３２ 演算増幅器 ３３ 容量素子 ４１ 電圧−電流変換回路 ４２ 容量素子 ５１、５２ 電圧−電流変換回路 ５４ 演算増幅器 ５５ 可変抵抗 ５６ 抵抗器 ６１ 主増幅回路 ６２ フィードバック増幅回路 １００ 入力端子 １０１ 可変利得段 １０３ 利得制御回路 １０４ 出力端子 ２０１ 遅延素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山路 隆文 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 吉田 弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 板倉 哲朗 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5J100 AA20 AA21 BA05 BB08 BC05 CA21 CA32 DA06 EA02 FA05
Claims (8)
- 【請求項１】入力信号とフィードバック信号との差信号
を増幅する利得可変可能な主増幅回路と、 前記主増幅回路の出力信号を増幅し、前記フィードバッ
ク信号を生成する利得可変可能なフィードバック増幅回
路と、 前記主増幅回路の利得を変えるとともに、前記フィード
バック増幅回路の利得も相補的に変える利得制御回路
と、を有する可変利得増幅器。 - 【請求項２】前記利得制御回路は、演算回路を含み、 外部から供給される利得制御信号から、前記主増幅回路
用利得制御信号を生成し、かつ、 前記主増幅回路用利得制御信号と相補的なフィードバッ
ク増幅回路用利得制御信号を生成することを特徴とする
請求項１記載の可変利得増幅器。 - 【請求項３】前記主増幅回路と前記フィードバック増幅
回路の利得の積が一定であることを特徴とする請求項１
記載の可変利得増幅器。 - 【請求項４】前記フィードバック増幅回路は、 利得可変な副増幅回路と、 前記副増幅回路の出力側に縦続接続された積分回路と、
を備えていることを特徴とする請求項１記載の可変利得
増幅器。 - 【請求項５】前記フィードバック増幅回路は、 積分回路と、 前記積分回路の出力側に縦続接続された利得可変な副増
幅回路と、を備えていることを特徴とする請求項１記載
の可変利得増幅器。 - 【請求項６】前記積分回路は、 電圧−電流変換回路と、 前記電圧−電流変換回路の出力電流を積分する容量素子
と、を備えることを特徴とする請求項４または請求項５
記載の可変利得増幅器。 - 【請求項７】前記積分回路は、 演算増幅器と、 前記演算増幅器の反転入力端子と出力端子の間に設けら
れた容量素子と、を備えることを特徴とする請求項４ま
たは請求項５記載の可変利得増幅器。 - 【請求項８】入力信号とフィードバック信号との差信号
を増幅するように構成された利得可変の主増幅回路と、
前記主増幅回路の出力信号を増幅し、前記フィードバッ
ク信号を出力する利得可変のフィードバック増幅回路と
を有する複数の可変利得増幅器を有し、 前記複数の可変利得増幅器は縦続接続され、 前段の可変利得増幅器に加える利得制御信号に対して、
後段の可変利得増幅器に加える利得制御信号に一定時間
の遅延を与える利得制御回路をさらに有することを特徴
とする可変利得増幅器。
Priority Applications (3)
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|---|---|---|---|
| JP2001262666A JP2002185275A (ja) | 2000-10-06 | 2001-08-31 | 可変利得増幅器 |
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| US10/200,405 US6577188B2 (en) | 2000-10-06 | 2002-07-23 | Variable gain amplifier |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-308095 | 2000-10-06 | ||
| JP2000308095 | 2000-10-06 | ||
| JP2001262666A JP2002185275A (ja) | 2000-10-06 | 2001-08-31 | 可変利得増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002185275A true JP2002185275A (ja) | 2002-06-28 |
Family
ID=26601714
Family Applications (1)
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|---|---|---|---|
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Country Status (2)
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| JP (1) | JP2002185275A (ja) |
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| US6947893B1 (en) * | 1999-11-19 | 2005-09-20 | Nippon Telegraph & Telephone Corporation | Acoustic signal transmission with insertion signal for machine control |
| JP3585822B2 (ja) | 2000-09-28 | 2004-11-04 | 株式会社東芝 | 可変利得増幅器を用いた無線通信装置 |
| EP1271768A1 (en) * | 2001-06-19 | 2003-01-02 | u- blox-ag | Analog base band unit for a RF receiver |
| US6650177B1 (en) * | 2001-08-07 | 2003-11-18 | Globespanvirata, Inc. | System and method for tuning an RC continuous-time filter |
| GB2380341B (en) * | 2001-09-29 | 2003-11-12 | Motorola Inc | Automatic gain control circuit and an RF receiver and method using such a circuit |
| US6690232B2 (en) * | 2001-09-27 | 2004-02-10 | Kabushiki Kaisha Toshiba | Variable gain amplifier |
| US7020449B2 (en) * | 2002-10-21 | 2006-03-28 | Broadcom Corporation | Fast settling variable gain amplifier with DC offset cancellation |
| US7076232B2 (en) * | 2002-03-25 | 2006-07-11 | Broadcom Corporation | Method and apparatus for DC offset cancellation |
| GB0210168D0 (en) * | 2002-05-03 | 2002-06-12 | Zarlink Semiconductor Ltd | Signal processing stage and radio frequency tuner |
| JP4264623B2 (ja) * | 2002-08-06 | 2009-05-20 | ソニー株式会社 | ゲインコントロールアンプ、受信回路および無線通信装置 |
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| US9124228B2 (en) * | 2013-04-04 | 2015-09-01 | Qualcomm Incorporated | Amplifiers with boosted or deboosted source degeneration inductance |
| US10082488B2 (en) | 2015-12-02 | 2018-09-25 | Butterfly Network, Inc. | Time gain compensation circuit and related apparatus and methods |
| KR101783459B1 (ko) * | 2016-04-15 | 2017-10-24 | (주)에프씨아이 | Dc 오프셋 제거회로 |
| US10231713B2 (en) | 2016-09-13 | 2019-03-19 | Butterfly Network, Inc. | Analog-to-digital drive circuitry having built-in time gain compensation functionality for ultrasound applications |
| TWI748261B (zh) * | 2019-10-15 | 2021-12-01 | 瑞昱半導體股份有限公司 | 回授系統與相關的訊號處理方法 |
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- 2001-08-31 JP JP2001262666A patent/JP2002185275A/ja active Pending
- 2001-10-05 US US09/970,936 patent/US6437643B1/en not_active Expired - Fee Related
-
2002
- 2002-07-23 US US10/200,405 patent/US6577188B2/en not_active Expired - Fee Related
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