JP4403132B2

JP4403132B2 - 受信機

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Publication number: JP4403132B2
Application number: JP2005327806A
Authority: JP
Inventors: 武司上野; 哲朗板倉; 類伊藤; 弘吉田; 英徳大國
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-11-11
Filing date: 2005-11-11
Publication date: 2010-01-20
Anticipated expiration: 2025-11-11
Also published as: CN101039124A; US20070111688A1; JP2007135084A

Description

本発明は、無線通信システムに使用する携帯無線端末に関し、特にオフセットキャンセル機能を有する受信機に関する。

可変利得増幅器のＤＣオフセットを除去する方法として以下のような方法がある。アナログベースバンド信号が入力部に入力され、可変利得増幅器で増幅されたのちＡ／Ｄ変換器に入力され、デジタル信号に変換され出力される。可変利得増幅器で発生するＤＣオフセット成分は、アイドル時にオフセット検出手段によりＡ／Ｄ変換器出力を観測することで求められる。オフセット電圧検出手段では、Ａ／Ｄ変換器出力におけるＤＣオフセット電圧成分の値を求めたのち、可変利得増幅器の入力に換算し出力する。オフセット電圧検出手段の出力信号はメモリ手段により保持される。受信時においては、メモリ手段に保持された入力換算ＤＣオフセット電圧値をＤ／Ａ変換器によりアナログ信号に変換し、可変利得増幅器の入力部において入力信号から減算する（特許文献１参照）。

この方法は、ＴＤＤ(Time Division Duplex:時分割複信)システムのように一般に１フレーム内では可変利得増幅器の利得が固定である場合、利得切替およびＤＣオフセット電圧検出は１フレームが入力される前に行えばよいので十分に効果を発揮することができる。
特許第３４８６０５８号

一方、ＣＤＭＡ(Code Division Multiple Access：符号分割多重接続）などのように受信中に利得切替を行うことがあるシステムでは、ＤＣオフセットは利得毎に異なるのでオフセット電圧検出およびオフセットキャンセルも受信中に行う必要がある。しかしながら、ＤＣオフセット電圧検出のためには時定数の長いフィルタを用いる必要があるため、検出されたＤＣオフセット電圧が安定するまで時定数の長い過渡現象を生じる。したがって、可変利得増幅器の出力におけるＤＣオフセットの収束に時間がかかる。

特に可変利得増幅器出力における過渡現象の値がＡ／Ｄ変換器のフルスケールを越えるほどになると、Ａ／Ｄ変換器出力が飽和し、著しく受信特性が劣化するという問題点があった。

上記課題を鑑みて、本発明は、無線信号を受信する受信部と、受信部の出力を周波数変換してベースバンド信号を出力する周波数変換部と、ベースバンド信号からアナログ信号を減算して出力する減算器と、減算器の出力を第１の増幅率あるいは前記第１の増幅率とは異なる第２の増幅率で増幅して出力する可変利得増幅器と、可変利得増幅器の出力をデジタル信号に変換して出力するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力を積分して出力する積分器と、第１の増幅率の場合の積分器の出力を記憶する第１のアドレスと第２の増幅率の場合の積分器の出力を記憶する第２のアドレスとを有するメモリと、第１の増幅率の場合は第１のアドレスに記憶された積分器の出力を、第２の増幅率の場合は第２のアドレスに記憶された積分器の出力を、アナログ変換してアナログ信号を出力するＤ／Ａ変換器と、デジタル信号から情報を再生するデジタル信号処理部とを備えることを特徴とする受信機を提供する。

本発明により、受信中の可変利得増幅器の利得切替時のＤＣオフセットキャンセルを短時間で安定させることができる。

以下、図面を参照しながら本実施の形態について詳細に説明する。

（第１の実施の形態）
図１は、本実施の形態に係る受信機１００のブロック図である。

受信機１００は、アンテナ１、受信部２、周波数変換部３、減算器４、ＶＧＡ（Variable Gain Amplifier：可変利得増幅器）５、Ａ／Ｄ変換器６、積分器７、メモリ８、Ｄ／Ａ変換器９、デジタル信号処理部１０、制御部１１を備える。

アンテナ１で、伝送される情報を含む無線信号を受信する。

受信部２は、アンテナ１で受信した無線信号に増幅処理やフィルタ処理を施す。

周波数変換部３は無線信号を周波数変換してベースバンド信号を出力する。

減算器４は、ベースバンド信号から後述するＤ／Ａ変換器９の出力を減算して出力する。

ＶＧＡ５は、減算器４の出力を増幅して出力する。ＶＧＡ５の利得Ａは、制御部１１からのベースバンド利得設定信号に応じて変わる。本実施の形態では、ＶＧＡ５の利得Ａはベースバンド利得設定信号によりＡ１，Ａ２の２段階に変わるものとする。

Ａ／Ｄ変換器６は、ＶＧＡ５の出力をＡ／Ｄ変換してデジタル信号Ｏｕｔを出力する。

デジタル信号処理部１０は、入力されるデジタル信号Ｏｕｔを、例えば音声に変換したり、種々のアプリケーション処理を行う。すなわちデジタル信号処理部１０は、デジタル信号Ｏｕｔから情報を再生する。

積分器７は、デジタル信号Ｏｕｔが示すデジタル値を積分して、その積分値を出力する。積分器７のカットオフ周波数は、ベースバンド信号の周波数よりも十分に低く設計する。そのため、デジタル信号ＯｕｔのうちＤＣオフセット電圧と見なす成分よりも高い周波数は積分器７によってカットされる。

メモリ８は、制御部１１からの書込アドレス指定信号に応じたアドレスに、積分器７が出力する積分値を記憶する。またメモリ８は、制御部１１からの読出アドレス指定信号に応じたアドレスから、記憶した積分値を出力する。本実施の形態ではメモリ８は、２つのアドレスＭ１，Ｍ２を備えるものとする。

Ｄ／Ａ変換器９は、メモリ８が出力する積分値をＤ／Ａ変換して減算器４へ出力する。

図２は、受信機１００の動作を表すフローチャートである。受信機１００は、ＤＣオフセット電圧記憶ステップ１０１を行った後に、ベースバンド信号受信ステップ１０２を行う。

図３は、ＤＣオフセット電圧記憶ステップ１０１の詳細を示すフローチャートである。

まず、ＶＧＡ５の利得ＡをＡ１とする。メモリ８の書込アドレスおよび読出アドレスをＭ１とする。（ステップ１）。

次に、積分器７の出力をメモリ８のアドレスＭ１に記憶する（ステップ２）。ここで記憶しておく積分器７の出力は、ステップ１の直後の過渡的なものではなく、時間を置いて安定したものである。

ＶＧＡ５の出力は積分器７で積分されメモリ８に入るが、メモリ８に入った値はＤ／Ａ変換器９でＤ／Ａ変換され、減算器４にてベースバンド信号から減算され、ＶＧＡ５に入力される。すなわち積分器７を通過する周波数帯域について負帰還となり、ＶＧＡ５のＤＣオフセット電圧成分は負帰還の効果によりキャンセルされることになる。ＤＣオフセット電圧成分がキャンセルされた状態での積分器７の出力は入力換算ＤＣオフセット電圧と見なすことができる。

次に、ＶＧＡ５の利得ＡをＡ２に切り替え、メモリ８の書込アドレスおよび読出アドレスをＭ２に切り替える。（ステップ３）。

次に、積分器７の出力をメモリ８のアドレスＭ２に記憶する（ステップ４）。ここで記憶しておく積分器７の出力は、ステップ３の直後の過渡的なものではなく、時間を置いて安定したものである。

以上のようにして、ＶＧＡ５の利得毎に、ＶＧＡ５のＤＣオフセット電圧がメモリ８の各アドレスに記憶される。

このＤＣオフセット電圧記憶ステップ１０１は、例えばデジタル信号処理部１０がデジタル信号Ｏｕｔから情報を再生していないときに行えばよい。受信機１００の電源投入時等に行うものとしてもよい。あるいは、いわゆるアイドル時等に行うものとしてもよい。

これに対してベースバンド信号受信ステップ１０２は、例えばデジタル信号処理部１０がデジタル信号Ｏｕｔから情報を再生しているときに行えばよい。

図４は、ベースバンド信号受信ステップ１０２の詳細を示すフローチャートである。

まず、メモリ８の書込を行わないよう設定する（ステップ５１）。

次に、ＶＧＡ５の利得と設定するとともに、その利得と対応するメモリ８の読出アドレスを設定する。すなわち、ＶＧＡ５の利得をＡ１とするときはメモリ８の読出アドレスをＭ１とする。また、ＶＧＡ５の利得をＡ２とするときはメモリ８の読出アドレスをＭ２とする（ステップ５２）。

ＶＧＡ５の利得を変更するときは、それにあわせてメモリ８の読出アドレスも変更する。

図５に積分器７の伝達関数を説明するためのブロック図を示す。積分器７は、加算素子２１と遅延素子２２と乗算素子２３との組み合わせで表すことができる。すなわち、入力値そのものと遅延素子２２を通した入力値とを加算した値を、乗算素子２３に通した結果として表すことができる。乗算素子２３をα、遅延素子２２をz^-1とすると、積分器７の伝達関数は（１）式で表すことができる。

さらに、図１における入力換算ＤＣオフセット電圧をＶｓとし、ＶＧＡ５の利得をＡとすると、（２）式の関係が成り立つ。

サンプリング周期をTで表せば、デジタル信号Outの周波数特性は（３）式で表すことができる、

A=10、α=0.001とした場合およびA=10、α=0.01とした場合の|Out(jω)/Vs(jω)|、すなわちＶＧＡ５の入力換算オフセット電圧Ｖｓから出力までの振幅特性を図６に示す。図６において横軸はサンプリング周期Ｔで規格化された周波数を示す。図６から、周波数が低くなればなるほど利得が低くなるハイパス特性であることがわかる。すなわち、周波数の低いＤＣオフセット電圧は除去されることが分かる。

このように、可変利得増幅器に設定する複数の利得にそれぞれに対する入力換算オフセット値をメモリに記憶させておくことにより、ベースバンド信号受信中の利得切替時には利得に応じた値をメモリから読み出すだけでＤＣオフセットキャンセルを行うことができる。そのため、利得切替毎にオフセット検出を行う必要がなくオフセットキャンセルを高速に収束させることが可能となる。

したがって、ＣＤＭＡ方式のように受信中に利得切替を行う必要のあるシステムにおいても、利得切替に起因する過渡現象を短時間で収束させることができ、受信信号に対する影響を最小限に抑えることができる。

なお、ＶＧＡ５の利得が小さいときには、負帰還のループ利得が低いので、ＤＣオフセット電圧記憶ステップにてメモリ８に記憶するＤＣオフセット電圧の検出精度が低い。そのため、ＶＧＡ５の利得が小さい場合はメモリ８の読出アドレスを設定せず、ＤＣオフセット電圧の除去を行わない構成としてもよい。

（第２の実施の形態）
本実施の形態では、ＶＧＡの上流に設けた構成要素によって発生したＤＣオフセット電圧についても、本発明を適用することによってキャンセルすることが可能であることについて説明する。

図７は本発明の第２の実施の形態に係る受信機２００のブロック図である。

本実施の形態の受信機２００は第１の実施の形態の受信機１００の構成に加えて、ＨＦＡ（High Frequency Amplifier：高周波増幅器）２０２、ミキサ２０３、ローカル信号発振器２１２を備える。以下、各構成について詳述する。

無線信号入力部２０１から、伝送される情報を含む無線信号が入力される。図７では無線信号入力部２０１をアンテナとして描いたが、有線入力するための端子などであってもよい。

ＨＦＡ２０２は、無線信号入力部２０１から入力された無線信号を増幅して出力する。ＨＦＡ２０２の利得Ｂは、制御部２１１からのＨＦＡ利得設定信号に応じて変わる。本実施の形態では、ＨＦＡ２０２の利得ＢはＨＦＡ利得設定信号によりＢ１，Ｂ２の２段階に変わるものとする。

ミキサ２０３は、ＨＦＡ２の出力と後述するローカル信号ＬＯとをミキシングしてダウンコンバートし、ベースバンド信号Ｉｎを出力する。

減算器２０４は、ミキサ２０３の出力から後述するＤ／Ａ変換器２０９の出力を減算して出力する。

ＶＧＡ２０５は、減算器２０４の出力を増幅して出力する。ＶＧＡ２０５の利得Ａは、制御部２１１からのベースバンド利得設定信号に応じて変わる。本実施の形態では、ＶＧＡ２０５の利得Ａはベースバンド利得設定信号によりＡ１，Ａ２の２段階に変わるものとする。

Ａ／Ｄ変換器２０６は、ＶＧＡ２０５の出力をＡ／Ｄ変換してデジタル信号Ｏｕｔを出力する。

デジタル信号処理部２１０は、入力されるデジタル信号Ｏｕｔを、例えば音声に変換したり、種々のアプリケーション処理を行う。すなわちデジタル信号処理部２１０は、デジタル信号Ｏｕｔから情報を再生する。

積分器２０７は、デジタル信号Ｏｕｔが示すデジタル値を積分して、その積分値を出力する。積分器２０７のカットオフ周波数は、ベースバンド信号Ｉｎの周波数よりも十分に低く設計する。そのため、デジタル信号ＯｕｔのうちＤＣオフセット電圧と見なす成分よりも高い周波数は積分器２０７によってカットされる。

メモリ２０８は、制御部２１１からの書込アドレス指定信号に応じたアドレスに、積分器２０７が出力する積分値を記憶する。またメモリ２０８は、制御部２１１からの読出アドレス指定信号に応じたアドレスから、記憶した積分値を出力する。本実施の形態ではメモリ２０８は、４つのアドレスＭ１，Ｍ２、Ｍ３、Ｍ４を備えるものとする。

Ｄ／Ａ変換器２０９は、メモリ２０８が出力する積分値をＤ／Ａ変換して減算器２０４へ出力する。

ローカル信号発振器２１２は、無線信号をベースバンド信号Ｉｎにダウンコンバートするためのローカル信号ＬＯを発振する。本実施の形態のローカル信号発振器２１２が発振するローカル信号の周波数は、制御部２１１からのローカル信号周波数設定信号に応じて、ＬＯ１、ＬＯ２の２段階に変えることができる。

受信機２００の動作は第１の実施の形態と同様に、ＤＣオフセット電圧記憶ステップを行った後に、ベースバンド信号受信ステップを行う。

図８は、ＤＣオフセット電圧記憶ステップの詳細を示すフローチャートである。

まず、ＶＧＡ２０５の利得ＡをＡ１、ＨＦＡ２０２の利得ＢをＢ１、ローカル信号発振器２１２が発振するローカル信号ＬＯの周波数をＬＯ１とする。メモリ２０８の書込アドレスおよび読出アドレスをＭ１とする。（ステップ２０１）。

次に、積分器２０７の出力をメモリ２０８のアドレスＭ１に記憶する（ステップ２０２）。ここで記憶しておく積分器２０７の出力は、ステップ２０１の直後の過渡的なものではなく、時間を置いて安定したものである。

ＶＧＡ２０５の出力は積分器２０７で積分されメモリ２０８に入るが、メモリ２０８に入った値はＤ／Ａ変換器２０９でＤ／Ａ変換され、減算器２０４にてベースバンド信号Ｉｎから減算され、ＶＧＡ２０５に入力される。すなわち積分器２０７を通過する周波数帯域について負帰還となり、ＶＧＡ２０５のＤＣオフセット電圧成分は負帰還の効果によりキャンセルされることになる。ＤＣオフセット電圧成分がキャンセルされた状態での積分器２０７の出力は入力換算ＤＣオフセット電圧と見なすことができる。

次に、ＶＧＡ２０５の利得ＡをＡ２に切り替える。ＨＦＡ２０２の利得ＢはＢ１のまま、ローカル信号発振器２１２が発振するローカル信号ＬＯの周波数はＬＯ１のままとする。メモリ２０８の書込アドレスおよび読出アドレスをＭ２に切り替える。（ステップ２０３）。

次に、積分器２０７の出力をメモリ２０８のアドレスＭ２に記憶する（ステップ２０４）。ここで記憶しておく積分器２０７の出力は、ステップ２０３の直後の過渡的なものではなく、時間を置いて安定したものである。

次に、ＶＧＡ２０５の利得ＡをＡ１に切り替える。ＨＦＡ２０２の利得ＢをＢ２に切り替える。ローカル信号発振器２１２が発振するローカル信号ＬＯの周波数はＬＯ１のままとする。メモリ２０８の書込アドレスおよび読出アドレスをＭ３に切り替える。（ステップ２０５）。

次に、積分器２０７の出力をメモリ２０８のアドレスＭ３に記憶する（ステップ２０６）。ここで記憶しておく積分器２０７の出力は、ステップ２０５の直後の過渡的なものではなく、時間を置いて安定したものである。

次に、ＶＧＡ２０５の利得ＡをＡ２に切り替える。ＨＦＡ２０２の利得ＢはＢ２のまま、ローカル信号発振器２１２が発振するローカル信号ＬＯの周波数はＬＯ１のままとする。メモリ２０８の書込アドレスおよび読出アドレスをＭ４に切り替える。（ステップ２０７）。

次に、積分器２０７の出力をメモリ２０８のアドレスＭ４に記憶する（ステップ２０８）。ここで記憶しておく積分器２０７の出力は、ステップ２０７の直後の過渡的なものではなく、時間を置いて安定したものである。

次に、ＶＧＡ２０５の利得ＡをＡ１に切り替える。ＨＦＡ２０２の利得ＢをＢ１に切り替える。ローカル信号発振器２１２が発振するローカル信号ＬＯの周波数をＬＯ２に切り替える。メモリ２０８の書込アドレスおよび読出アドレスをＭ５に切り替える。（ステップ２０９）。

次に、積分器２０７の出力をメモリ２０８のアドレスＭ５に記憶する（ステップ２１０）。ここで記憶しておく積分器２０７の出力は、ステップ２０９の直後の過渡的なものではなく、時間を置いて安定したものである。

次に、ＶＧＡ２０５の利得ＡをＡ２に切り替える。ＨＦＡ２０２の利得ＢはＢ１のまま、ローカル信号発振器２１２が発振するローカル信号ＬＯの周波数をＬＯ２のままとする。メモリ２０８の書込アドレスおよび読出アドレスをＭ６に切り替える。（ステップ２１１）。

次に、積分器２０７の出力をメモリ２０８のアドレスＭ６に記憶する（ステップ２１２）。ここで記憶しておく積分器２０７の出力は、ステップ２１１の直後の過渡的なものではなく、時間を置いて安定したものである。

次に、ＶＧＡ２０５の利得ＡをＡ１に切り替える。ＨＦＡ２０２の利得ＢをＢ２に切り替える。ローカル信号発振器２１２が発振するローカル信号ＬＯの周波数をＬＯ２のままとする。メモリ２０８の書込アドレスおよび読出アドレスをＭ７に切り替える。（ステップ２１３）。

次に、積分器２０７の出力をメモリ２０８のアドレスＭ６に記憶する（ステップ２１４）。ここで記憶しておく積分器２０７の出力は、ステップ２１３の直後の過渡的なものではなく、時間を置いて安定したものである。

次に、ＶＧＡ２０５の利得ＡをＡ２に切り替える。ＨＦＡ２０２の利得ＢはＢ２のまま、ローカル信号発振器２１２が発振するローカル信号ＬＯの周波数をＬＯ２のままとする。メモリ２０８の書込アドレスおよび読出アドレスをＭ８に切り替える。（ステップ２１５）。

次に、積分器２０７の出力をメモリ２０８のアドレスＭ６に記憶する（ステップ２１６）。ここで記憶しておく積分器２０７の出力は、ステップ２１５の直後の過渡的なものではなく、時間を置いて安定したものである。

以上のようにして、ＶＧＡ２０５の利得毎、ＨＦＡ２０２の利得毎、ローカル信号発振器２１２の発振周波数毎に、ＤＣオフセット電圧がメモリ２０８の各アドレスに記憶される。

このＤＣオフセット電圧記憶ステップは例えば、デジタル信号処理部２１０がデジタル信号Ｏｕｔから情報を再生していないときに行えばよい。受信機２００の電源投入時等に行うものとしてもよい。あるいは、いわゆるアイドル時等に行うものとしてもよい。

図９は、ベースバンド信号受信ステップの詳細を示すフローチャートである。

まず、メモリ２０８の書込を行わないよう設定する（ステップ２５１）。

次に、ＶＧＡ２０５の利得とＨＦＡ２０２の利得とローカル信号発振器２１２の発振周波数とを設定するとともに、それらと対応するメモリ２０８の読出アドレスを設定する。これは例えば、ＶＧＡ２０５の利得をＡ１、ＨＦＡ２０２の利得ＢをＢ１、ローカル信号発振器２１２の発振周波数をＬＯ１とするときはメモリ２０８の読出アドレスをＭ１とする、といったように、ＤＣオフセット電圧記憶ステップにおける組み合わせと同じになるよう設定する。（ステップ２５２）。

ＶＧＡ５の利得やＨＦＡ２０２の利得やローカル信号発振器２１２の発振周波数を変更するときは、それにあわせてメモリ２０８の読出アドレスも変更する。

第１の実施の形態と同様にしてベースバンド信号Ｉｎとデジタル信号Ｏｕｔとの間の周波数特性を求めると、

となり、（３）式と似た周波数特性を有する。したがって、ＨＦＡ２０２およびミキサ２０３で発生したＤＣオフセット電圧成分に対しても、ＶＧＡ２０５で発生するＤＣオフセット電圧と同様にキャンセルすることが可能となる。

なお、本実施の形態では、ＶＧＡ２０５の利得とＨＦＡ２０２の利得とローカル信号発振器２１２の発振周波数との組み合わせ全てについてＤＣオフセット電圧の記憶行ったが、必要がない組み合わせがあればそれについて記憶を行わなくてもよいことは言うまでもない。

（第３の実施の形態）
本実施の形態では、温度ドリフトなどといった、ベースバンド信号受信中のＤＣオフセット電圧の変化についても、本発明を適用することによってキャンセルすることが可能であることについて説明する。本実施の形態では、第１の実施の形態の受信機１００の構成を用いて説明する。

受信機１００の動作は第１の実施の形態と同様に、ＤＣオフセット電圧記憶ステップ１０１を行った後に、ベースバンド信号受信ステップを行う。

本実施の形態のベースバンド信号受信ステップについて、図１０のフローチャートを用いて説明する。

第１の実施の形態ではまずメモリ８の書込を行わないよう設定したが、本実施の形態ではメモリ８の書込を行うよう設定する。つまり、ＶＧＡ５の利得を設定するとともに、その利得と対応するメモリ８の読出アドレスを設定し、同じアドレスを書込アドレスとして設定する。すなわち、ＶＧＡ５の利得をＡ１とするときはメモリ８の読出アドレスおよび書込アドレスをＭ１とする。また、ＶＧＡ５の利得をＡ２とするときはメモリ８の読出アドレスおよび書込アドレスをＭ２とする（ステップ３５２）。

ＶＧＡ５の利得を変更するときは、それにあわせてメモリ８の読出アドレスおよび書込アドレスも変更する。

例えば、可変利得増幅器の利得Ａ=10、積分器の係数α=0.01としたときの場合、サンプリング周波数で正規化した応答時定数は図６のようにおよそ0.03Hzとなる。

一般にＤＣ周波数付近にはベースバンド信号のような有意な信号成分は含まれていないため、積分器７のカットオフ周波数を低く設定することで有意な信号の帯域に影響を与えることなくＤＣオフセット電圧成分を除去することが可能となる。

カットオフ周波数を低く設定すればＤＣオフセット電圧の変化に対する応答が遅くなるが、ＤＣオフセット電圧成分の変化はサンプリング周期に対して非常に遅いので問題ない。

このように、ベースバンド信号受信時にもメモリを書き換えることにより、ベースバンド信号受信中のＤＣオフセット電圧の変化についてもキャンセルを行うことができる。

（第４の実施の形態)
本実施の形態では、利得等を切り替えた後に短時間でデジタル信号を安定させるための構成について説明する。

図１１は、本実施の形態に係る受信機４００のブロック図である。メモリ４０８の出力が、メモリ４０８の読出アドレスが切り替えられるときに積分器４０７へ入力されるのが、第１の実施の形態の受信機１００と異なる。

積分器４０７は一般的なデジタル積分器と同様に、１クロック前に出力した値を保持しておくレジスタを有する。このレジスタの値は、メモリ４０８の読出アドレスが切り替えられるときに、メモリ４０８の切替後の出力で書き換える。

受信機４００の動作は第１の実施の形態と同様に、ＤＣオフセット電圧記憶ステップを行った後に、ベースバンド信号受信ステップを行う。

本実施の形態のベースバンド信号受信ステップについて、図１２のフローチャートを用いて説明する。

まず、ＶＧＡ４０５の利得と設定するとともに、その利得と対応するメモリ４０８の読出アドレスを設定する。（ステップ４５２）。

次に、積分器４０８のレジスタに、メモリ４０８の設定した読出アドレスに記憶されていた値を書き込む。すなわち、積分器４０８の初期値を、メモリ４０８の設定した読出アドレスに記憶されていた値とする（ステップ４５３）。

次に、設定した読出アドレスと同じアドレスを書込アドレスとして設定する（ステップ４５４）。

すなわち、ＶＧＡ４０５の利得をＡ１とするときはメモリ４０８の読出アドレスＭ１とし、そこに記憶されていた値を積分器４０７に入力してその初期値とし、メモリ４０８の書出アドレスをＭ１とする。また、ＶＧＡ４０５の利得をＡ２とするときはメモリ４０８の読出アドレスＭ２とし、そこに記憶されていた値を積分器４０７に入力してその初期値とし、メモリ４０８の書出アドレスをＭ２とする。

ＶＧＡ４０５の利得を変更するときは同様に、変更した利得にあわせてメモリ４０８の読出アドレスを変更し、そこに記憶されていた値を積分器４０７の初期値とし、メモリ４０８の書込アドレスも変更する。

このように、積分器の初期値を、ＶＧＡ４０５の利得等の切り替えにあわせてメモリ４０８に記憶していた値に書き換えることにより、利得等を切り替えた後に短時間でデジタル信号が安定する。

なお、第２の実施の形態のように、ＶＧＡの利得だけでなくＨＦＡやローカル信号発振器など他の構成の切り替え毎にＤＣオフセット電圧をメモリに記憶しておく構成であれば、それぞれの切り替え毎に積分器の初期値を書き換えるよう構成してもよい。

（第５の実施の形態)
本実施の形態では、ベースバンド信号受信中のＤＣオフセット電圧の変化分も除去することができる構成について説明する。

本実施の形態では、第１の実施の形態の受信機１００の構成を用いて説明する。

受信機１００の動作は第１の実施の形態と同様に、ＤＣオフセット電圧記憶ステップを行った後に、ベースバンド信号受信ステップを行う。

本実施の形態のベースバンド信号受信ステップについて、図１３のフローチャートを用いて説明する。

第１の実施の形態では、まずメモリ８の書込を行わないよう設定したが、本実施の形態ではメモリ８の書込を行うよう設定する。

また、第３の実施の形態ではＶＧＡ５の利得と対応するメモリ８の書込アドレス１つを設定したが、本実施の形態ではメモリ８の書込アドレスを複数設定する。つまり、複数の利得それぞれに対応させてメモリ８に記憶した値を一度に書き換えるように設定する。

すなわち、ＶＧＡ５の利得をＡ１とするときはメモリ８の読出アドレスをＭ１とし、書込アドレスをＭ１およびＭ２とする。また、ＶＧＡ５の利得をＡ２とするときはメモリ８の読出アドレスをＭ２とし、書込アドレスをＭ１およびＭ２とする（ステップ５５２）。

ＶＧＡ５の利得を変更するときは、それにあわせてメモリ８の読出アドレスを変更する。また、メモリ８の書込アドレスをＭ１およびＭ２にする。

このように、ベースバンド信号受信中にも、ＶＧＡに設定した利得と対応するアドレス以外のメモリのアドレスをも書き換えることにより、ベースバンド信号受信中のＤＣオフセット電圧の変化分についてもキャンセルを行うことができる。

なお、ＨＦＡやローカル発振器を備える第２の実施の形態のような構成の場合には、ＨＦＡに設定した利得やローカル発振器に設定した発振周波数などに対応するアドレス以外のメモリのアドレスをも書き換えるよう構成してもよい。

（第５の実施の形態の変形例)
ここで、第５の実施の形態で書き換えるアドレスの変形例について説明する。

本変形例では、第２の実施の形態の受信機２００の構成で、ＨＦＡ２０２の利得ＢをＢ1，Ｂ2の２段階（ただしＢ１＜Ｂ２）、ローカル信号発振器２１２が発振するローカル信号の周波数をＬＯ１、ＬＯ２、ＬＯ３の３段階、そしてＶＧＡ２０５の利得ＡをＡ１，Ａ２，Ａ３，Ａ４の４段階（ただしＡ１＜Ａ２＜Ａ３＜Ａ４）、切り替えられるものとして説明する。また、メモリ２０８はＭ１〜Ｍ２４のアドレスを備えるものとして説明する。

受信機２００の動作は第２の実施の形態と同様に、ＤＣオフセット電圧記憶ステップを行った後に、ベースバンド信号受信ステップ６０２を行う。

本実施の形態のベースバンド信号受信ステップ６０２について、図１４のフローチャートを用いて説明する。

第２の実施の形態では、まずメモリ２０８の書込を行わないよう設定したが、本実施の形態ではメモリ２０８の書込を行うよう設定する。また、本実施の形態ではメモリ２０８の書込アドレスを複数設定する。つまり、複数の利得それぞれに対応させてメモリ２０８に記憶した値を一度に書き換えるように設定する。

ただし本変形例では、設定する複数の書込アドレスを、ＶＧＡ２０５に設定する利得に対応するアドレス、およびＶＧＡ２０５に設定する利得よりも低い利得に対応するアドレス、にする（ステップ６５２）。

ＶＧＡ２０５の利得を変更するときは、それにあわせてメモリ２０８の読出アドレスをＶＧＡ２０５に設定する利得に対応するアドレスに変更する。また、メモリ８の書込アドレスをＶＧＡ２０５に設定する利得に対応するアドレス、およびＶＧＡ２０５に設定する利得よりも低い利得に対応するアドレスにする。

図１５を用いて具体的に説明する。図１５は、ＶＧＡ２０５の利得Ａ、ＨＦＡ２０２の利得Ｂ、ローカル発振器の発振周波数ＬＯに対応する、メモリ２０８のアドレスを示す表である。

ＶＧＡ２０５の利得がＡ１、ＨＦＡ２０２の利得がＢ１、ローカル発振器の発振周波数ＬＯがＬＯ１に設定されるときの、メモリ２０８の読出アドレスはＭ１となる。また、ＶＧＡ２０５の利得がＡ１、ＨＦＡ２０２の利得がＢ１、ローカル発振器の発振周波数ＬＯがＬＯ２に設定されるときの、メモリ２０８の読出アドレスはＭ５となる。また、ＶＧＡ２０５の利得がＡ２、ＨＦＡ２０２の利得がＢ１、ローカル発振器の発振周波数ＬＯがＬＯ２に設定されるときの、メモリ２０８の読出アドレスはＭ６となる。

ＶＧＡ２０５の利得がＡ２、ＨＦＡ２０２の利得がＢ１、ローカル発振器の発振周波数ＬＯがＬＯ２に設定される場合、ＨＦＡ２０２とローカル発振器２１２とＶＧＡ２０５の設定に対応するアドレスのＭ６、そしてＨＦＡ２０２とローカル発振器２１２の設定に対応しかつＶＧＡ２０５に設定する利得よりも低い利得であるＡ１に対応するアドレスのＭ５、の２つのアドレスを、書込アドレスとして設定する。

ＶＧＡの入力換算ＤＣオフセット電圧やベースバンド信号受信中のＤＣオフセット電圧の変化が、ＶＧＡの利得に関わらずほぼ一定であれば、メモリに記憶しておく入力換算ＤＣオフセット電圧もＶＧＡの利得に関わらず同じ値となるはずである。

ただしＶＧＡの利得が低い場合は負帰還のループ利得が低いので、ＤＣオフセット電圧の検出精度が低い。精度が低い積分器出力を、高いＶＧＡ利得に対応するアドレスに書き込んでしまうと、高いＶＧＡ利得に切り替えたときに誤差がより大きく増幅されてＡ／Ｄ変換器入力が飽和してしまうこともある。それを避けるために、本実施の形態ではＶＧＡ２０５に設定する利得よりも高い利得に対応するアドレスは書込アドレスに設定しない。

このように、ベースバンド信号受信中にも、ＶＧＡに設定する利得と対応するアドレスに加えて、ＶＧＡに設定する利得よりも低い利得に対応するアドレスをも書き換えることにより、ベースバンド信号受信中のＤＣオフセット電圧の変化による、メモリに記憶した値と現在のＤＣオフセット電圧との差が生じるのを避けることができ、利得等の切替後もベースバンド信号受信中のＤＣオフセット電圧の変化についてもキャンセルを行うことができる。

なお、ＨＦＡに設定する利得と対応するアドレスに加えて、ＨＦＡに設定する利得よりも低い利得に対応するアドレスをも書き換えるよう構成してもよいのはいうまでもない。

（第６の実施の形態）
本実施の形態では、ベースバンド信号の周波数が十分に高くない場合に本発明を適用するための構成について説明する。

ＤＣオフセット電圧検出に使用する積分器の周波数特性は、ローパス特性である。信号成分にはＤＣ成分が含まれていない場合は、積分器のカットオフ周波数を十分低く設定すればほぼＤＣオフセット電圧成分のみを負帰還させることができる。

しかしながら、ベースバンド入力に信号成分が印加されている場合などの、ベースバンド信号の周波数が有意な信号成分に対して十分に低くない場合には、積分器の出力には若干の低周波信号成分が含まれることとなり、ＤＣオフセット電圧に低周波信号成分の誤差が重畳されて負帰還されることとなる。

本実施の形態では、低周波信号成分の誤差がＤＣオフセット電圧に重畳されないように、ＤＣオフセット電圧記憶ステップにおいてベースバンド信号を遮断する。

図１６は、本実施の形態に係る受信機７００のブロック図である。

受信機７００は、ベースバンド信号入力部７０１、ＨＦＡ７０２、ミキサ７０３、減算器７０４、ＶＧＡ７０５、Ａ／Ｄ変換器７０６、積分器７０７、メモリ７０８、Ｄ／Ａ変換器７０９、デジタル信号処理部７１０、制御部７１１、ローカル信号発振器７１２抵抗器７１３、スイッチ７１４を備える。

無線信号入力部７０１から、伝送される情報を含む無線信号が入力される。図１６では無線信号入力部７０１をアンテナとして描いたが、有線入力するための端子などであってもよい。

抵抗器７１３は、一端が接地され、他端がスイッチ７１４で接続／遮断される。

スイッチ７１４は、無線信号入力部７０１から入力された無線信号をＨＦＡ７０２へ出力するか、抵抗器７１３とＨＦＡ７０２とを接続するか、を制御部７１１からの切り替え信号に応じて切り替える。

ＨＦＡ７０２は、スイッチ７１４の出力を増幅して出力する。

なお、抵抗器７１３はＶＧＡ７０５の入力マッチングをとるためのものである。したがって、ＶＧＡ７０５の入力マッチングをとる必要がない場合は抵抗器７１３を設けなくてもよい。その場合スイッチ７１４は、ベースバンド信号入力部７０１から入力されたベースバンド信号をＨＦＡ７０２へ出力するか、ＨＦＡ７０２の入力端を接地するか、とを切り替えることになる。

ローカル信号発振器７１２は、ＨＦＡ７０２の出力をベースバンド信号にダウンコンバートするためのローカル信号ＬＯを発振する。

ミキサ７０３は、ＨＦＡ７０２の出力とローカル信号ＬＯとをミキシングしてベースバンド信号を出力する。

減算器７０４は、ミキサ７０３の出力から後述するＤ／Ａ変換器７０９の出力を減算して出力する。

ＶＧＡ７０５は、減算器７０４の出力を増幅して出力する。ＶＧＡ７０５の利得Ａは、制御部７１１からのベースバンド利得設定信号に応じて変わる。本実施の形態では、ＶＧＡ７０５の利得Ａはベースバンド利得設定信号によりＡ１，Ａ２の2段階に変わるものとする。

Ａ／Ｄ変換器７０６は、ＶＧＡ７０５の出力をＡ／Ｄ変換してデジタル信号を出力する。

デジタル信号処理部７１０は、入力されるデジタル信号を、例えば音声に変換したり、種々のアプリケーション処理を行う。すなわちデジタル信号処理部７１０は、デジタル信号から情報を再生する。

積分器７０７は、デジタル信号が示すデジタル値を積分して、その積分値を出力する。積分器７０７のカットオフ周波数は、ベースバンド信号の周波数よりも低く設計する。

メモリ７０８は、制御部７１１からの書込アドレス指定信号に応じたアドレスに、積分器７０７が出力する積分値を記憶する。またメモリ７０８は、制御部７１１からの読出アドレス指定信号に応じたアドレスから、記憶した積分値を出力する。本実施の形態ではメモリ７０８は、２つのアドレスＭ１，Ｍ２を備えるものとする。

Ｄ／Ａ変換器７０９は、メモリ７０８が出力する積分値をＤ／Ａ変換して減算器７０４へ出力する。

図１７は、本実施の形態の受信機１００の動作を表すフローチャートである。

まず、ＤＣオフセット電圧記憶ステップ７０２を行う前に、スイッチ７１４でＨＦＡ７０２と抵抗器７１３とを接続する（ステップ７０１）。こうすることで、ベースバンド信号は積分器７０７の入力に重畳されないことになる。

次に、ＤＣオフセット電圧記憶ステップを行う（ステップ７０２）。ＤＣオフセット電圧記憶ステップの詳細は第１の実施の形態のＤＣオフセット電圧記憶ステップと同様なので説明を省略する。

次に、ベースバンド信号受信ステップ７０４を行う前に、スイッチ７１４をＨＦＡ７０２へ接続する（ステップ７０３）。

次に、ベースバンド信号受信ステップを行う（ステップ７０４）。ベースバンド信号受信ステップの詳細は第１の実施の形態のベースバンド信号受信ステップと同様なので説明を省略する。

このように、ＤＣオフセット電圧記憶ステップにおいてベースバンド信号を遮断するためにスイッチを設けることにより、ベースバンド信号の周波数が十分に高くない場合であっても本発明を適用することができる。

（第７の実施の形態)
本実施の形態では、短時間でＤＣオフセット電圧記憶ができる構成について説明する。

第３の実施の形態において述べたように、積分器のカットオフ周波数を下げれば下げるほど、有意な信号の帯域に影響を与えることなくＤＣオフセット電圧成分を除去することが可能となる。しかしながら、カットオフ周波数を下げるほど、ＤＣオフセット電圧の変化に対する応答が遅くなってしまう。これを解決するために本実施の形態では積分器のカットオフ周波数を、ＤＣオフセット電圧記憶ステップでは高く設定し、ベースバンド信号受信ステップでは低く設定する。

本実施の形態の受信機は、第３の実施の形態の受信機１００の積分器７を、カットオフ周波数を制御部１１からの時定数制御信号に応じて変化させることができる積分器８０７に置き換えたものである。

図１８は、本実施の形態の積分器８０７の伝達関数を説明するためのブロック図である。積分器８０７は、加算素子８２１と遅延素子８２２と可変乗算素子８２３との組み合わせで表すことができる。すなわち、入力値そのものと遅延素子８２２を通した入力値とを加算した値を、可変乗算素子８２３に通した結果として表すことができる。可変乗算素子８２３の係数αを変えることで、積分器８０７の時定数を変化させることができる。

このような積分器８０７を備える受信機の動作について図１９のフローチャートを用いて説明する。

まず、ＤＣオフセット電圧記憶ステップ８０２を行う前に、積分器８０７の時定数τを、ベースバンド信号受信ステップ８０４のときに用いる時定数τ２よりも小さいτ１にする（ステップ８０１）。小さいとはいえ、τ１はベースバンド信号の周期に比べれば大きい値とすべきであることはいうまでもない。積分器８０７の時定数が小さいので、積分器８０７の出力は短時間で安定する。

次に、ＤＣオフセット電圧記憶ステップを行う（ステップ８０２）。ＤＣオフセット電圧記憶ステップの詳細は第３の実施の形態のＤＣオフセット電圧記憶ステップと同様なので説明を省略する。

次に、ベースバンド信号受信ステップ８０４を行う前に、積分器８０７の時定数τをτ２にする（ステップ８０３）。積分器８０７の時定数が大きいので、積分器８０７の出力はベースバンド信号が十分に除去されたものとなり、正確にＤＣオフセット成分を検出することができる。

次に、ベースバンド信号受信ステップを行う（ステップ８０４）。ベースバンド信号受信ステップの詳細は第３の実施の形態のベースバンド信号受信ステップと同様なので説明を省略する。

このように積分器のＤＣオフセット電圧記憶ステップにおいて用いる時定数τ１を、ベースバンド信号受信ステップで用いる時定数τ２よりも小さく設定することで、ＤＣオフセット電圧の記憶を短時間で行い、かつベースバンド信号受信中のＤＣオフセット電圧の変化をも正確に検出して負帰還させることができる。

（第７の実施の形態の変形例)
ここで、第７の実施の形態のような時定数制御を、第６の実施の形態で述べた構成に適用する変形例ついて説明する。

本変形例の受信機は、第６の実施の形態の受信機７００の積分器７０７を、カットオフ周波数を制御部７１１からの時定数制御信号に応じて変化させることができる積分器８０７に置き換えたものである。

この受信機の動作について図２０のフローチャートを用いて説明する。

まず、ＤＣオフセット電圧記憶ステップ９０２を行う前に、スイッチ７１４を抵抗器７１３へ接続する。また、積分器８０７の時定数τを、ベースバンド信号受信ステップ９０４のときに用いる時定数τ２よりも小さいτ１にする（ステップ９０１）。

次に、ＤＣオフセット電圧記憶ステップを行う（ステップ９０２）。ＤＣオフセット電圧記憶ステップの詳細は第３の実施の形態のＤＣオフセット電圧記憶ステップと同様なので説明を省略する。

次に、ベースバンド信号受信ステップ９０４を行う前に、スイッチ７１４をＨＦＡ７０２へ接続する。また、積分器８０７の時定数τをτ２にする（ステップ９０３）。

次に、ベースバンド信号受信ステップを行う（ステップ９０４）。ベースバンド信号受信ステップの詳細は第３の実施の形態のベースバンド信号受信ステップと同様なので説明を省略する。

このようにＤＣオフセット電圧記憶ステップにおいてベースバンド信号が積分器の入力に重畳されないようにすれば、記憶するＤＣオフセット電圧にベースバンド信号の影響による誤差が生じるのを避けることができる。すなわち、ＤＣオフセット電圧の記憶を短時間で正確に行い、かつベースバンド信号受信中のＤＣオフセット電圧の変化をも正確に検出して負帰還させることができる。

（第８の実施の形態）
本実施の形態では、ＶＧＡおよびＤ／Ａ変換器の具体例について述べる。

図２１は、本実施の形態に係る受信機１０００のブロック図である。

受信機１０００は、アンテナ１００１、受信部１００２、周波数変換部１００３、ＶＧＡ／ＤＡＣ回路１００５、Ａ／Ｄ変換器１００６、積分器１００７、メモリ１００８、デジタル信号処理部１０１０、制御部１０１１を備える。

アンテナ１００１で、伝送される情報を含む無線信号を受信する。

受信部１００２は、アンテナ１００１で受信した無線信号に増幅処理やフィルタ処理を施す。

周波数変換部１００３は無線信号を周波数変換してベースバンド信号を出力する。

ＶＧＡ／ＤＡＣ回路１００５は、メモリ１００８の出力が差し引かれたベースバンド信号を増幅して出力する。ＶＧＡ／ＤＡＣ回路１００５の利得Ａは、制御部１０１１からのベースバンド利得設定信号に応じて変わる。本実施の形態のＶＧＡ／ＤＡＣ回路１００５のＤ／Ａ変換器としての分解能は４ビットである。

Ａ／Ｄ変換器１００６は、ＶＧＡ／ＤＡＣ回路１００５の出力をＡ／Ｄ変換してデジタル信号を出力する。

デジタル信号処理部１０１０は、入力されるデジタル信号を、例えば音声に変換したり、種々のアプリケーション処理を行う。すなわちデジタル信号処理部１０１０は、デジタル信号から情報を再生する。

積分器１００７は、デジタル信号が示すデジタル値を積分して、その積分値を出力する。

メモリ１００８は、制御部１０１１からの書込アドレス指定信号に応じたアドレスに、積分器１００７が出力する積分値を記憶する。またメモリ１００８は、制御部１０１１からの読出アドレス指定信号に応じたアドレスから、記憶した積分値を出力する。

図２２はＶＧＡ／ＤＡＣ回路１００５の回路図である。

ＶＧＡ／ＤＡＣ回路１００５は、ＶＧＡ部を構成する差動増幅器１０２１、可変抵抗器１０２２、抵抗器１０２３と、Ｄ／Ａ変換部を構成する減算器１０２４、抵抗器１０２５〜１０２８を備える。

差動増幅器１０２１の非反転入力端子は接地される。また、出力端子はＶＧＡ／ＤＡＣ回路１００５の出力端子として扱われる。

可変抵抗器１０２２は、差動増幅器１０２１の出力端子と反転入力端子とを接続する。可変抵抗器１０２２は制御部１０１１からのベースバンド利得設定信号に応じて抵抗値が変わる。

抵抗器１０２３は、一端が減算器１０２４に接続される。また、他端にベースバンド信号が入力される。

抵抗器１０２５〜１０２８のそれぞれの一端は減算器１０２４に接続される。またそれぞれの他端は、メモリ１００８の４ビットの出力（Ｄ０〜Ｄ３）の各ビットの電圧が入力される。

メモリ１００８の出力の最下位ビットＤ０に対応する抵抗器１０２８の抵抗値は、最上位ビットＤ３に対応する抵抗器１０２５の抵抗値ＲＤＡＣの１／８である。また、下第２位のビットＤ１に対応する抵抗器１０２７の抵抗値は抵抗器１０２５の抵抗値ＲＤＡＣの１／４である。また、上第２位のビットＤ２に対応する抵抗器１０２６の抵抗値は抵抗器１０２５の抵抗値ＲＤＡＣの１／２である。

減算器１０２４は、抵抗器１０２３を通したベースバンド信号から、抵抗器１０２５〜１０２８のいずれかを通ったメモリ１００８の出力を減算した信号を、差動増幅器１０２１の反転入力端子へ出力する。

抵抗器１０２３の他端の入力電圧をＶｉｎ、差動増幅器１０２１の出力端子の出力電圧をＶｏｕｔ、可変抵抗器１０２２の抵抗値をＲ２、抵抗器１０２３の抵抗値をＲ１とすると、ＶＧＡとしての利得は

となる。Ｒ２が可変なのでＶＧＡを構成することができる。

Ｄ／Ａ変換に関しては、４つの抵抗器１０２５〜１０２８によりメモリ１００８の出力信号の各ビットの電圧を電流に変換し差動増幅器１９２１の反転入力端子で加算することで実現する。例えばＭＳＢ入力Ｄ３に対しては、

となる。Ｄ／Ａ変換に使用している４つの抵抗はバイナリ重み付けがされているため、Ｄ３〜Ｄ０にデジタル信号をそのまま接続することでＤ／Ａ変換機能を実現することができる。

（第９の実施の形態）
本実施の形態では、Ａ／Ｄ変換器の出力から更にＤＣオフセット成分を除去する構成について説明する。

図２３は本実施の形態の受信機１１００のブロック図である。受信機１１００が備えるアンテナ１、受信部２、周波数変換部３、減算器４、ＶＧＡ５、Ａ／Ｄ変換器６、積分器７、メモリ８、Ｄ／Ａ変換器９、デジタル信号処理部１０、制御部１１については第１の実施の形態の受信機１００が備えるものと同じなので説明を省略する。

本実施の形態の受信機１１００は更に、減算器１１１５、デジタルオフセット検出器１１１６を備える。

減算器１１１５は、Ａ／Ｄ変換器６が出力するデジタル信号Ｏｕｔ１から、デジタルオフセット検出器１１１６の出力を減算する。

デジタルオフセット検出器１１１６は、減算器１１１の出力Ｏｕｔ２からＤＣオフセット成分を抽出して出力する。デジタルオフセット検出器１１１６は、例えばＩＩＲフィルタを用いることで実現できる。

減算器４と積分器７とメモリ８とＤ／Ａ変換器９とで構成する負帰還路によるＤＣオフセット電圧除去は、ＶＧＡ５の出力がＡ／Ｄ変換器６の入力フルスケールを越えない程度に行われていればよい。それを達成する程度の精度で設計した場合にデジタル信号Ｏｕｔ１に若干残るＤＣオフセット成分を、デジタルオフセット検出器１１１６で除去する。

図２４は、デジタルオフセット検出器１１１６の伝達関数を説明するためのブロック図である。

本実施の形態のデジタルオフセット検出器１１１６は、乗算素子１１２１〜１１２ｎおよび１１７０〜１１７ｎ、遅延素子１１３１〜１１３ｎおよび１１８０〜１１８ｎ、加算素子１１４０〜１１４ｎ−１および１１９０〜１１９ｎ−１を組み合わせた直接形のＩＩＲフィルタである。このＩＩＲフィルタの伝達関数H(z)は（７）式で表すことができる。

乗算素子１１２１〜１１２ｎおよび１１７０〜１１７ｎが乗算する係数ａ_１〜ａ_ｎおよびｂ_０〜ｂ_ｎを適宜設定することによりローパスフィルタを構成し、ＤＣ周波数付近の成分のみを抽出することで、デジタルオフセット検出器１１１６として使用する。

このように、デジタル信号Ｏｕｔ１からＤＣオフセット成分を除去する構成にすることにより、アナログＤＣオフセット電圧キャンセルの精度が低くても、デジタル信号の精度を補償することができる。

なお、本発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、ＶＧＡやＨＦＡの利得やローカル信号発振器の周波数やメモリのアドレス数が上記実施の形態の数に限られるものではないことはいうまでもない。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施の形態にわたる構成要素を適宜組み合わせてもよい。

第１の実施の形態に係る受信機のブロック図。第１の実施の形態に係る受信機の動作に係るフローチャート。第１の実施の形態のＤＣオフセット電圧記憶ステップに係るフローチャート。第１の実施の形態のベースバンド信号受信ステップに係るフローチャート。第１の実施の形態の積分器の伝達関数を説明するためのブロック図。第１の実施の形態のＶＧＡの入力換算オフセット電圧から出力までの振幅特性に係る線図。第２の実施の形態に係る受信機のブロック図。第２の実施の形態のＤＣオフセット電圧記憶ステップに係るフローチャート。第２の実施の形態のベースバンド信号受信ステップに係るフローチャート。第３の実施の形態のベースバンド信号受信ステップに係るフローチャート。第４の実施の形態に係る受信機のブロック図。第４の実施の形態のベースバンド信号受信ステップに係るフローチャート。第５の実施の形態のベースバンド信号受信ステップに係るフローチャート。第５の実施の形態の変形例のベースバンド信号受信ステップに係るフローチャート。第５の実施の形態の変形例のＶＧＡの利得、ＨＦＡの利得およびローカル発振器の発振周波数に対応するメモリのアドレスを示す表。第６の実施の形態に係る受信機のブロック図。第６の実施の形態に係る受信機の動作に係るフローチャート。第７の実施の形態の積分器の回路図。第７の実施の形態に係る受信機の動作に係るフローチャート。第７の実施の形態の変形例に係る受信機の動作に係るフローチャート。第８の実施の形態に係る受信機のブロック図。第８の実施の形態に係るＶＧＡ／ＤＡＣ回路の回路図。第９の実施の形態に係る受信機のブロック図。第９の実施の形態に係るデジタルオフセット検出器の伝達関数を説明するためのブロック図。

符号の説明

１，７０１・・・ベースバンド信号入力部、４，２０４，７０４・・・減算器、５，２０５，７０５・・・ＶＧＡ、６，２０６，７０６・・・Ａ／Ｄ変換器、７，２０７，４０７，７０７，８０７・・・積分器、８，２０８，４０８，７０８・・・メモリ、９，２０９，７０９・・・Ｄ／Ａ変換器、１０，２１０，７１０・・・デジタル信号処理部、１１，２１１，７１１・・・制御部、２１，１１２１，１１２２，１１２３，１１２ｎ・・・加算素子、２２，１１３０，１１３１，１１３２，１１３ｎ・・・遅延素子、２３，１１４１，１１４２，１１４３，１１４ｎ・・・乗算素子、１００，２００，４００，７００，１０００，１０００，１１００・・・受信機、２０２，７０２・・・ＨＦＡ、２０３・・・ミキサ、２１２，７１２・・・ローカル信号発振器、７１３・・・抵抗器、７１４・・・スイッチ、１１１５・・・減算器、１１１６・・・デジタルオフセット検出器。

Claims

無線信号を受信する受信部と、
前記受信部の出力を周波数変換してベースバンド信号を出力する周波数変換部と、
前記ベースバンド信号からアナログ信号を減算して出力する減算器と、
前記減算器の出力を第１の増幅率あるいは前記第１の増幅率とは異なる第２の増幅率で増幅して出力する可変利得増幅器と、
前記可変利得増幅器の出力をデジタル信号に変換して出力するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の出力を積分して出力する積分器と、
前記第１の増幅率の場合の前記積分器の出力を記憶する第１のアドレスと、前記第２の増幅率の場合の前記積分器の出力を記憶する第２のアドレスとを有するメモリと、
前記第１の増幅率の場合は前記第１のアドレスに記憶された前記積分器の出力を、前記第２の増幅率の場合は前記第２のアドレスに記憶された前記積分器の出力を、アナログ変換して前記アナログ信号を出力するＤ／Ａ変換器と、
前記デジタル信号から情報を再生するデジタル信号処理部と、
を備え、
前記積分器は、前記第１のアドレスと前記第２のアドレスが切り替えられた後に、切り替えられた後のアドレスに記憶されている前記積分器の出力を初期値とすることを特徴とする受信機。
前記第１のアドレスは、前記第２の増幅率の場合の前記積分器の出力を記憶することを特徴とする請求項１記載の受信機。
前記第１の増幅率は、前記第２の増幅率より小さいことを特徴とする請求項１記載の受信機。
受信する無線信号を第３の増幅率あるいは前記第３の増幅率とは異なる第４の増幅率で増幅して出力する高周波増幅器と、
ローカル信号を出力するローカル信号発振器と、
前記高周波増幅器の出力と前記ローカル信号発振器の出力とをミキシングして前記ベー
スバンド信号を出力するミキサと、
前記ベースバンド信号からアナログ信号を減算して出力する減算器と、
前記減算器の出力を第１の増幅率あるいは前記第１の増幅率より小さい第２の増幅率で増幅して出力する可変利得増幅器と、
前記可変利得増幅器の出力をデジタル信号に変換して出力するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の出力を積分して出力する積分器と、
前記可変利得増幅器が前記第１の増幅率で前記減算器の出力を増幅し、前記高周波増幅器が第３の増幅率で前記無線信号を増幅した場合の前記積分器の出力を記憶する第１のアドレスと、
前記可変利得増幅器が前記第２の増幅率で前記減算器の出力を増幅し、前記高周波増幅器が第３の増幅率で前記無線信号を増幅した場合場合の前記積分器の出力を記憶する第２のアドレスと、
前記可変利得増幅器が前記第１の増幅率で前記減算器の出力を増幅し、前記高周波増幅器が第４の増幅率で前記無線信号を増幅した場合の前記積分器の出力を記憶する第３のアドレスと、
前記可変利得増幅器が前記第２の増幅率で前記減算器の出力を増幅し、前記高周波増幅器が第４の増幅率で前記無線信号を増幅した場合の前記積分器の出力を記憶する第４のアドレスと
を有するメモリと、
前記可変利得増幅器が前記第１の増幅率で前記減算器の出力を増幅し、前記高周波増幅器が第３の増幅率で前記無線信号を増幅する場合は前記第１のアドレスに記憶された前記積分器の出力を、前記可変利得増幅器が前記第２の増幅率で前記減算器の出力を増幅し、前記高周波増幅器が第３の増幅率で前記無線信号を増幅する場合は前記第２のアドレスに記憶された前記積分器の出力を、前記可変利得増幅器が前記第１の増幅率で前記減算器の出力を増幅し、前記高周波増幅器が第４の増幅率で前記無線信号を増幅する場合は前記第３のアドレスに記憶された前記積分器の出力を、前記可変利得増幅器が前記第２の増幅率で前記減算器の出力を増幅し、前記高周波増幅器が第４の増幅率で前記無線信号を増幅する場合は前記第４のアドレスに記憶された前記積分器の出力を、アナログ変換して前記アナログ信号を出力するＤ／Ａ変換器と、
前記デジタル信号から情報を再生するデジタル信号処理部と、
を備え
前記積分器は、前記第１乃至第４のアドレスが切り替えられた後に、切り替えられたアドレスに記憶されている前記積分器の出力を初期値とすることを特徴とする受信機。
無線信号を増幅して出力する高周波増幅器と、
第１の周波数あるいは前記第１の周波数とは異なる第２の周波数のローカル信号を出力するローカル信号発振器と、
前記高周波増幅器の出力と前記ローカル信号発振器の出力とをミキシングして前記ベースバンド信号を出力するミキサと、
前記ベースバンド信号からアナログ信号を減算して出力する減算器と、
前記減算器の出力を第１の増幅率あるいは前記第１の増幅率第２の増幅率で増幅して出力する可変利得増幅器と、
前記可変利得増幅器の出力をデジタル信号に変換して出力するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の出力を積分して出力する積分器と、
前記可変利得増幅器が前記第１の増幅率で前記減算器の出力を増幅し、前記ローカル信号が第１の周波数である場合の前記積分器の出力を記憶する第１のアドレスと、
前記可変利得増幅器が前記第２の増幅率で前記減算器の出力を増幅し、前記ローカル信号が第１の周波数である場合の前記積分器の出力を記憶する第２のアドレスと、
前記可変利得増幅器が前記第１の増幅率で前記減算器の出力を増幅し、前記ローカル信号が第２の周波数である場合の前記積分器の出力を記憶する第３のアドレスと、
前記可変利得増幅器が前記第２の増幅率で前記減算器の出力を増幅し、前記ローカル信号が第２の周波数である場合の前記積分器の出力を記憶する第４のアドレスとを
有するメモリと、
前記可変利得増幅器が前記第１の増幅率で前記減算器の出力を増幅し、前記ローカル信号が第１の周波数である場合は前記第１のアドレスに記憶された前記積分器の出力を、
前記可変利得増幅器が前記第２の増幅率で前記減算器の出力を増幅し、前記ローカル信号が第１の周波数である場合は前記第２のアドレスに記憶された前記積分器の出力を、
前記可変利得増幅器が前記第１の増幅率で前記減算器の出力を増幅し、前記ローカル信号が第２の周波数である場合は前記第３のアドレスに記憶された前記積分器の出力を、
前記可変利得増幅器が前記第２の増幅率で前記減算器の出力を増幅し、前記ローカル信号が第２の周波数である場合は前記第４のアドレスに記憶された前記積分器の出力を、
アナログ変換して前記アナログ信号を出力するＤ／Ａ変換器と、
前記デジタル信号から情報を再生するデジタル信号処理部と、
を備え前記積分器は、前記第１乃至第４のアドレスが切り替えられた後に、切り替えられたアドレスに記憶されている前記積分器の出力を初期値とすることを特徴とする受信機。
前記Ａ／Ｄ変換器の出力が入力されるデジタル減算器と、
前記デジタル減算器の出力から、前記デジタル減算器で前記Ａ／Ｄ変換器の出力から減算される前記Ａ／Ｄ変換器の出力のＤＣオフセット成分を抽出するデジタルオフセット検出器と、
を備えることを特徴とする請求項１記載の受信機。
前記可変利得増幅器は、前記減算器の出力を前記第１の増幅率より低く前記第２の増幅率より低い第５の増幅率で増幅して出力し、
前記Ｄ／Ａ変換器は、前記可変利得増幅器が前記第５の増幅率で前記減算器の出力を増幅する場合は前記アナログ信号を出力しない
ことを特徴とする請求項１記載の受信機。