JP6230417B2 - Ａ／ｄ変換回路および半導体集積回路 - Google Patents

Description

本発明は、アナログ量をデジタル量に変換するアナログ／デジタル（Ａ／Ｄ（analog/digital））変換回路に関するものである。

逐次比較ＡＤＣ（Analog to Digital Converter）はＡ／Ｄ変換方式の１つである。ＣＭＯＳプロセスの微細化によって高速かつ高精度なＡＤ（Analog to Digital）変換が可能となったため，逐次比較ＡＤＣは従来のセンサ用途から無線通信等の様々な分野で使用されるようになってきている。その中でも特に非２進変換を行う逐次比較ＡＤＣはプロセス微細化によるデバイスミスマッチ等のデメリットの影響を受けにくいため、近年の学会等でにおいて，その研究報告がなされるようになってきた。

従来の２進逐次比較ＡＤＣは二分探索に基づいており，入力したアナログ信号に対してＤＡＣ（Digital to Analog Converter）でフィードバックを行いながらデジタル値を上位ビットから順に二分探索によって決定する。そのため，各ビットの重みは２の冪で与えられる。すなわち、ＡＤ変換結果の各ビットＤ_iとデジタル出力値ｘの関係は次式となる。

表記方法によってＤ_i={0,1}とする場合とＤ_i={-1,+1}とする場合があるが，本質的には同等である。特に断りのない限り、Ｄ_i={-1,+1}の表記を用いるものとする。

一方，非２進ＡＤＣは各ビットの重みが２の冪ではないＡＤＣである。すなわち非２進ＡＤＣにおいてはＡＤ変換結果の各ビットＤ_iとデジタル出力値ｘの関係は次式で与えられる。

ここで、Ｗ_iは重み係数であり，一般に2ⁱとは異なる値である。通常はＷ_i+1/Ｗ_i<2と選ぶことにより非２進ＡＤＣではアナログ値に対して複数のＡＤ変換結果が存在するように設計することができる。この複数のＡＤ変換結果が存在することはすなわち、複数の探索経路をもつことを意味しており、この構成をとることで変換に冗長性を持たせることが可能である。

したがって，フィードバックＤＡＣの不完全整定や比較器の雑音によって、逐次比較の過程で誤変換が起きたとしても、冗長性によって正しいＡＤ変換結果を得ることができる。

しかしながら、非２進ＡＤＣにおいて、フィードバックＤＡＣの係数と、重み係数Ｗ_iの値が一致していないとデジタル出力値に誤差を生じるためＡＤ変換精度が劣化する。

製造ばらつき、電源電圧、動作温度等によってフィードバックＤＡＣの係数が設計値に対して変動するため精度良くＡＤ変換を実施するためには重み係数Ｗ_iを正確に算出する必要がある。特に、電源電圧，動作温度等は回路使用時に変動するため重み係数Ｗ_iの値を最適に保つためには動作時と並行して重み係数の探索を行うこと、すなわちバックグラウンド動作であることが必要である。

この点で、非２進ＡＤＣの重み係数を求める方法としてＬＭＳ（Least-Mean-Square）アルゴリズムを用いる方法が知られている。ＬＭＳアルゴリズムはいわゆる適応アルゴリズムの１つであり誤差信号を生成して、誤差信号がゼロに近づくように重み係数を決める計算法である。

この点で、非特許文献１〜４のそれぞれには、ＬＭＳアルゴリズムを適用するＡ／Ｄ変換回路が開示されている。当該Ａ／Ｄ変換回路は、アナログ入力信号をデジタル値に変換するＡ／Ｄ変換部と、当該Ａ／Ｄ変換部の出力をデジタル補正する補正部とで構成される。当該補正部においてＬＭＳアルゴリズムを適用してデジタル補正することにより高速高精度で低消費電力なＡ／Ｄ変換回路が提案されている。

Ｔ．Ｏｓｈｉｍａ，ｅｔ ａｌ．，"Ｆａｓｔ ｎｏｎｌｉｎｅａｒ ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｃａｌｉｂｒａｔｉｏｎ ｏｆ ｐｉｐｅｌｉｎｅｄ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒｓ，"ＩＥＥＥ ２００８ Ｍｉｄｗｅｓｔ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｓｅｓｓｉｏｎ Ｃ２Ｌ−Ｃ−１，Ａｕｇ．２００８． Ｔ．Ｏｓｈｉｍａ，ｅｔ ａｌ．，"２３−ｍＷ ５０−ＭＳ／ｓ １０−ｂｉｔ ｐｉｐｅｌｉｎｅ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ ｎｏｎｌｉｎｅａｒ ＬＭＳ ｆｏｒｅｇｒｏｕｎｄ ｃａｌｉｂｒａｔｉｏｎ，"２００９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，ｐｐ．９６０−９６３，Ｍａｙ ２００９． Ｊ．Ｍｃｎｅｉｌｌ，ｅｔ ａｌ．，"Ａ ｓｐｌｉｔ−ＡＤＣ ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｄｉｇｉｔａｌ ｂａｃｋｇｒｏｕｎｄ ｃａｌｉｂｒａｔｉｏｎ ｏｆ ａ １６ｂ １ＭＳ／ｓ ＡＤＣ，"ＩＥＥＥ ２００５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．２７６−２７７，Ｆｅｂ．２００５． Ｗ．Ｌｉｕ ｅｔ ａｌ．，"Ａ １２ｂ ２２．５／４５ＭＳ／ｓ ３．０ｍＷ ０．０５９ｍｍ２ ＣＭＯＳ ＳＡＲ ＡＤＣ ａｃｈｉｅｖｉｎｇ ｏｖｅｒ ９０ｄＢ ＳＦＤＲ，"ＩＥＥＥ ２０１０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．３８０−３８１，Ｆｅｂ．２０１０．

一方で、上記非特許文献１〜３に示されるＡ／Ｄ変換回路では、複数のＡ／Ｄ変換部を設ける構成であるため面積および消費電流の増大を招くという課題がある。

また、上記非特許文献４に示されるＡ／Ｄ変換回路では、オフセットを印加する機構が必要であり、この点でも面積、消費電流の増大ならびに設計工数の増大を招くという課題が存在する。

上記のような問題を解決するために、簡易な構成で面積等の増大を抑制することが可能なＡ／Ｄ変換回路および半導体集積回路を提供する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施例によれば、アナログ入力信号をデジタル量に変換するＡ／Ｄ変換回路であって、アナログ入力信号を補正前デジタル値に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換部から出力された補正前デジタル値をデジタル補正する補正部とを含む。補正部は、Ａ／Ｄ変換部から出力される補正前デジタル値の各ビットに対して各ビット毎に設けられた重み係数を乗じて加算した補正後デジタル値を出力する重み係数乗算部と、補正後デジタル値と補正後デジタル値の前後値とに基づき生成される誤差信号が最小となるように重み係数を探索する重み係数探索部とを含む。

一実施例によれば、上記構成により簡易な構成で面積等の増大を抑制することが可能である。

本実施形態１に基づくＡ／Ｄ変換回路１の構成を説明する概略図である。 本実施形態１に基づくＡ／Ｄ変換回路１における重み係数の探索の概念を説明する図である。 本実施形態１に基づくＡ／Ｄ変換回路１における誤差信号の収束を説明する図である。 本実施形態１に基づくＡ／Ｄ変換回路１の出力の周波数スペクトルの具体例を説明する図である。 本実施形態１に基づく探索ベクトル生成部２０および誤差信号生成部４０の機能を説明するブロック図である。 本実施形態１に基づくＡ／Ｄ変換回路１の回路構成を説明する図である。 本実施形態１に基づく４点補間による推測値ζ(k)の算出について説明する図である。 本実施形態１に基づくＡ／Ｄ変換回路１＃の回路構成を説明する図である。 本実施形態１に基づくＡ／Ｄ変換回路１＃Ａの回路構成を説明する図である。 実施形態１の変形例１に基づくＡ／Ｄ変換回路１＃Ｂの構成を説明する図である。 本実施形態１の変形例２に基づくＡ／Ｄ変換回路１＃Ｃの構成を説明する概略図である。 本実施形態１の変形例２に基づくＡ／Ｄ変換回路１＃Ｃの回路構成を説明する図である。 本実施形態１の変形例３に基づくＡ／Ｄ変換回路１＃Ｄの構成を説明する概略図である。 本実施形態１の変形例３に基づくＡ／Ｄ変換回路１＃Ｄの回路構成を説明する図である。 本実施形態１の変形例３に基づくＩＩＲフィルタ７０の回路構成を説明する図である。 本実施形態１の変形例４に基づくＡ／Ｄ変換回路１Ａの構成を説明する概略図である。 本実施形態２に基づくＡ／Ｄ変換回路２の構成を説明する概略図である。 本実施形態２に基づくＡ／Ｄ変換回路２Ａの構成を説明する概略図である。 本実施形態２に基づくＡ／Ｄ変換回路２Ｂの構成を説明する概略図である。 本実施形態２の変形例１に基づくＡ／Ｄ変換回路２Ｃの構成を説明する概略図である。 本実施形態２の変形例１に基づくＡ／Ｄ変換回路２Ｄの構成を説明する概略図である。 本実施形態２の変形例１に基づくＡ／Ｄ変換回路２Ｅの構成を説明する図である。 本実施形態２の変形例２に基づくＡ／Ｄ変換回路３を説明する図である。 本実施形態２の変形例２に基づくＡ／Ｄ変換回路３Ａを説明する図である。 本実施形態２の変形例２に基づくＡ／Ｄ変換回路３Ｂを説明する図である。 本実施形態３に基づくＡ／Ｄ変換部１０に入力される信号について説明する図である。 本実施形態３に基づくテスト信号生成回路６の回路構成図である。 本実施形態４に基づくＡ／Ｄ変換回路４の構成を説明する概略図である。 本実施形態４に基づく誤差信号の収束を説明する図である。 本実施形態５に基づく無線受信機１００の構成を説明する図である。 本実施形態５の変形例に基づくセンサ１２０を説明する図である。 本実施形態５の変形例に基づくＡＦＥ１２４の構成について説明する図である。 本実施形態６に基づくＡ／Ｄ変換回路５の構成を説明する概略図である。 本実施形態６に基づくＡ／Ｄ変換回路５Ａの構成を説明する概略図である。 本実施形態６の変形例に基づくＡ／Ｄ変換回路５Ｂの構成を説明する概略図である。 本実施形態６の変形例に基づくＡ／Ｄ変換回路５Ｃの構成を説明する概略図である。

本実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

（実施形態１）
＜アナログ／デジタル（Ａ／Ｄ）変換回路の構成＞
図１は、本実施形態１に基づくＡ／Ｄ変換回路１の構成を説明する概略図である。

図１（Ａ）を参照して、本例においては、アナログ入力信号をデジタル量に変換するＡ／Ｄ変換回路１について説明する。

Ａ／Ｄ変換回路１は、Ａ／Ｄ変換部（ＡＤＣ）１０と、探索ベクトル生成部２０と、デジタル補正部３０と、誤差信号生成部４０とを含む。

Ａ／Ｄ変換部１０は、アナログ入力信号をＡＤ変換結果のデジタル値に変換する。
探索ベクトル生成部２０は、Ａ／Ｄ変換部１０から出力されたデジタル値の各ビットＤ_i ^(k)について、各ビットＤ_i ^(k)の前後値に基づいて探索ベクトルδ_i ^(k)を算出する。本例においては、各ビットＤ_i ^(k)の前後値に基づく補間ビット推定値を算出して、各ビットＤ_i ^(k)と補間ビット推定値との差分に基づく探索ベクトルδ_i ^(k)を算出する。

誤差信号生成部４０は、デジタル補正部３０から出力されたデジタル値ｘ(k)と、前後値に基づいて誤差信号ｅ(k)を算出する。本例においては、デジタル値ｘ(k)と、前後値に基づく誤差信号補間推定値とに基づいて誤差信号ｅ(k)を算出する。

係数探索部５０は、デジタル補正部３０から出力されたデジタル値ｘ(k)と、前後値とに基づき生成される誤差信号が最小となるように重み係数を探索する。具体的には、係数探索部５０は、探索ベクトル生成部２０から出力された探索ベクトルδ_i ^(k)および誤差信号生成部４０から出力された誤差信号ｅ(k)に基づいて各ビット毎の重み係数Ｗ_iを探索する。本例における係数探索部５０は、各ビット毎の重み係数Ｗ_iに対して、対応するＡ／Ｄ変換部１０から出力されたデジタル値の各ビットＤ_i ^(k)と、各ビットＤ_i ^(k)の前後値とに基づき生成される重み係数Ｗ_iを探索するために用いられる探索ベクトルδ_i ^(k)と、誤差信号ｅ(k)とを乗じて加算することにより更新する。

デジタル補正部３０は、係数探索部５０で探索された各ビット毎の重み係数Ｗ_iに従ってＡ／Ｄ変換部１０からのデジタル値の各ビットＤ_i ^(k)をデジタル補正する。具体的には、Ａ／Ｄ変換部１０からのデジタル値の各ビットＤ_i ^(k)に対して重み係数Ｗ_iを乗じて加算することによりデジタル値ｘ(k)を算出する。

なお、本例においては、Ａ／Ｄ変換部１０から出力されたデジタル値を補正前デジタル値、デジタル補正部３０から出力されたデジタル値を補正後デジタル値とも称する。

図１（Ｂ）を参照して、ここでは、Ａ／Ｄ変換回路１の変換タイミングの概念図が示されている。本例においては、アナログ入力信号をサンプリング処理する一例としてサンプリング（「Ｓ」）と、当該サンプリングしたアナログ入力信号をＡ／Ｄ変換処理するＡＤ変換（「ＡＤ」）とが交互に繰り返し実行される場合が示されている。サンプリングする構成については、Ａ／Ｄ変換部１０が有していても良いし、Ａ／Ｄ変換部１０の前段に設ける構成としても良い。

図２は、本実施形態１に基づくＡ／Ｄ変換回路１における重み係数の探索の概念を説明する図である。

図２を参照して、係数探索部５０は、デジタル補正された補正後デジタル値と補正後デジタル値の前後値に基づく補間推定値との差分が最小となるように最適化アルゴリズム（ＬＭＳ（least-mean-square）アルゴリズム等）により重み係数を探索する。

なお、本例においては、補間の一例として多項式補間である２点補間の例を説明するが、特に補間方法は当該方法に限られず、線形補間、ラグランジュ補間、ニュートン補間、スプライン補間等を用いることも可能である。本実施例では補間方法の具体例として線形補間を挙げるがその他の補間方法を用いても良い。

また、最適化アルゴリズムとして、本例においては、ＬＭＳアルゴリズムを用いる場合について説明するが、特に当該アルゴリズムに限定されるものではなく、学習同定法、射影法、共役勾配法、ＲＬＳ（Recursive Least Square）アルゴリズム、ＢＬＭＳ（Block least-mean-square）アルゴリズム、跳躍アルゴリズム等を利用することも可能である。

また、Ａ／Ｄ変換部１０、デジタル補正部３０、探索ベクトル生成部２０、誤差信号生成部４０、係数探索部５０について、同一チップに構成しても、それぞれが異なるチップに構成してもかまわない。また、デジタル補正部３０、探索ベクトル生成部２０、誤差信号生成部４０、係数探索部５０についてはデジタル信号処理であるので、ロジック回路によるハードウェア処理によって実現しても、コンピュータによるソフトウェア処理によって実現しても構わない。

なお、本例においては、係数探索部５０は、デジタル補正された補正後デジタル値と補正後デジタル値の前後値に基づく補間推定値との差分である誤差信号が最小となるように最適化アルゴリズムにより重み係数を探索する場合について説明するが、補間推定値との誤差信号に限られず、補正後デジタル値と補正後デジタル値の前後値とに基づく誤差信号が最小となるように重み係数を探索する方式であればどのような方式であっても良い。

また、本例においては、ＡＤＣの方式として、逐次比較のＡＤＣ、パイプラインＡＤＣ、サイクリックＡＤＣに適用可能な場合について主に説明するが、特にＡＤＣの方式に限定されるものではなく、他のＡＤＣ、例えば、フラッシュＡＤＣに適用するようにしても良い。

図３は、本実施形態１に基づくＡ／Ｄ変換回路１における誤差信号の収束を説明する図である。

図３を参照して、本実施形態１に基づくＡ／Ｄ変換回路１において、当該重み係数の探索演算を繰り返すことにより、本例においては、一例として１０００回程度の重み係数の探索演算によって誤差信号が収束することが確認できる。

図４は、本実施形態１に基づくＡ／Ｄ変換回路１の出力の周波数スペクトルの具体例を説明する図である。

本例においては、Ａ／Ｄ変換回路１において、アナログ入力信号２２５ｋＨｚの正弦波に対してサンプリング周波数１０ＭＨｚでサンプリングした場合における出力の周波数スペクトルが示されている。

図４（Ａ）は、重み係数の探索前の周波数スペクトルである。
図４（Ｂ）は、重み係数の探索後の周波数スペクトルである。

当該重み係数の探索により、重み係数を最適化した結果、周波数スペクトルでの高調波とノイズフロアが低減していることが確認できる。また、この時のＳＮＤＲ（Signal-to-noise and distortion ratio）は４４．５ｄＢから７５．７ｄＢに改善されている。また、ＥＮＯＢ（Effective Number Of Bits）は、７．１０ｂｉｔから１２．２８ｂｉｔに改善されている。ＥＮＯＢは、（ＳＮＤＲ−１．７６）／６．０２により算出した。

以下、補間の具体例について説明する。
（２点補間の具体例）
次に、多項式補間として２点補間、最適化アルゴリズムとしてＬＭＳアルゴリズムを用いた重み係数の探索方式について説明する。

２点補間を用いた重み係数探索式は次式の如く表わされる。

式（１）は、以下の如く導出される。
まず、Ａ／Ｄ変換部１０のデジタル出力値ｘ(k)は、次式（２）で表わされる。

上記により、式（１）が算出される。
当該式（１）に従って図１を機能的に展開すると次の如く展開可能である。

図５は、本実施形態１に基づく探索ベクトル生成部２０および誤差信号生成部４０の機能を説明するブロック図である。

図５を参照して、探索ベクトル生成部２０は、遅延部２２と、減算器２４と、補間ビット推定値算出部２６とを含む。

補間ビット推定値算出部２６は、補正前デジタル値の各ビットの前後値に基づいて補間ビット推定値を算出する。

遅延部２２は、減算器２４において、補間ビット推定値算出部２６からの補間ビット推定値と、補正前デジタル値の各ビットとの差分を取る際のタイミングを合わせるためのものである。

減算器２４は、各ビット毎に、補正前デジタル値の各ビットと、補間ビット推定値算出部２６からの補間ビット推定値との差分に基づく探索ベクトルδ_i ^(k)を出力する。

誤差信号生成部４０は、遅延部４２と、減算器４４と、補間推定値算出部４６とを含む。

補間推定値算出部４６は、補正後デジタル値ｘ(k)の前後値に基づいて補間推定値を算出する。

遅延部４２は、減算器４４において、補間推定値算出部４６からの補間推定値と、補正後デジタル値との差分を取る際のタイミングを合わせるためのものである。

減算器４４は、補正後デジタル値と、補間推定値算出部４６からの補間推定値との差分に基づく誤差信号ｅ(k)を出力する。

図６は、本実施形態１に基づくＡ／Ｄ変換回路１の回路構成を説明する図である。
図６を参照して、Ａ／Ｄ変換回路１は、式（１）の「２Ｄ_i ^(k-1)−Ｄ_i ^(k)−Ｄ_i ^(k-2)」に従って図示のように構成される。具体的には、探索ベクトル生成部２０は、遅延素子２００，２０２と、乗算器２０４，２０６，２０８と、加算器２１０とを含む。これにより、各ビットに対応する探索ベクトルδ_i ^(k)が算出される。

また、誤差信号生成部４０は、式（１）の「２ｘ(k-1)−ｘ(k)−ｘ(k-2)」に従って図示のように構成される。具体的には、遅延素子４００，４０２と、乗算器４０４，４０６，４０８と、加算器４１０とを含む。これにより補正後デジタル値と補正後デジタル値の前後値に基づく補間推定値の差分である誤差信号ｅ(k)が算出される。

係数探索部５０は、式（１）に従って倍率μ'_iの乗算器５２と、乗算器５２の出力と誤差信号ｅ(k)とを乗算する乗算器５４と、乗算器５４の出力を更新前の重み係数Ｗ_i ^(old)に対して減算する減算器５６と、減算器５６の出力を更新後の重み係数Ｗ_i ^(new)として出力する保持部５８とを含む。

デジタル補正部３０は、補正前デジタル値の各ビットに対して更新後の重み係数Ｗ_i ^(new)を乗算する乗算器３２と、乗算器３２で乗算した各ビットの値を積算した補正後デジタル値ｘ(k)を出力する積分器３４とを含む。

当該構成、すなわち、誤差信号生成部４０において、補正後デジタル値と補正後デジタル値の前後値に基づく補間推定値との差分である誤差信号ｅ(k)を算出する。そして、探索ベクトル生成部２０において、デジタル値の各ビットＤ_i ^(k)について、各ビットＤ_i ^(k)の前後値に基づく補間ビット推定値を算出して、差分に基づく探索ベクトルδ_i ^(k)を算出する。

探索ベクトルδ_i ^(k)により各ビットの重み係数の補正方向が定まり、係数探索部５０においてＬＭＳアルゴリズムにより誤差信号ｅ(k)が小さくなるように重み係数を最適値に収束させることが可能である。

したがって、本実施形態１に基づくＡ／Ｄ変換回路１により高速高精度のＡ／Ｄ変換処理を実行することが可能である。

そして、当該構成、すなわち、従来例と比較すると本実施形態１に基づくＡ／Ｄ変換回路１は、単一のＡ／Ｄ変換部（ＡＤＣ）を含む簡易な構成であり、また、オフセットを印加する機構も不要であるため面積を縮小することが可能であるとともに、消費電流の増大も抑制することが可能である。

（４点補間の具体例）
次に、多項式補間として４点補間を用いた重み係数の探索方式について説明する。

４点補間を用いた重み係数探索式は次式の如く表わされる。

式（８）は、以下の如く導出される。
２点補間で説明したように、Ａ／Ｄ変換部１０のデジタル出力値ｘ(k)は、式（２）で表わされる。

上記により、式（８）が算出される。
ここで、４点補間による推測値ζ(k)の算出について図７を用いて説明する。

図８は、本実施形態１に基づくＡ／Ｄ変換回路１＃の回路構成を説明する図である。
図８を参照して、Ａ／Ｄ変換回路１＃は、４点補間を用いた重み係数の探索を実行する。本例においては、図４で説明した探索ベクトル生成部２０を探索ベクトル生成部２０＃に置換するとともに、誤差信号生成部４０を誤差信号生成部４０＃に置換する。その他の構成については同様であるのでその詳細な説明については繰り返さない。

具体的には、探索ベクトル生成部２０＃は、式（８）の「Ｄ_i ^(k)−４Ｄ_i ^(k-1)＋６Ｄ_i ^(k-2)−４Ｄ_i ^(k-3)＋Ｄ_i ^(k-4)」に従って図示のように構成される。具体的には、探索ベクトル生成部２０は、遅延素子２２０〜２２６と、乗算器２２８〜２３６と、加算器２３８とを含む。これにより、各ビットに対応する探索ベクトルδ_i ^(k)が算出される。

また、誤差信号生成部４０＃は、式（８）の「ｘ(k)−４ｘ(k-1)＋６ｘ(k-2)−４ｘ(k-3)＋ｘ(k-4)」に従って図示のように構成される。具体的には、遅延素子４２０〜４２６と、乗算器４２８〜４３６と、加算器４３８とを含む。これにより補正後デジタル値と補正後デジタル値の前後値に基づく補間推定値の差分である誤差信号ｅ(k)が算出される。

係数探索部５０は、式（８）に従って倍率μ'_iの乗算器５２と、乗算器５２の出力と誤差信号ｅ(k)とを乗算する乗算器５４と、乗算器５４の出力を更新前の重み係数Ｗ_i ^(old)に対して減算する減算器５６と、減算器５６の出力を更新後の重み係数Ｗ_i ^(new)として出力する保持部５８とを含む。

デジタル補正部３０は、補正前デジタル値の各ビットに対して更新後の重み係数Ｗ_i ^(new)を乗算する乗算器３２と、乗算器３２で乗算した各ビットの値を積算した補正後デジタル値ｘ(k)を出力する積分器３４とを含む。

当該構成、すなわち、誤差信号生成部４０＃において、補正後デジタル値と補正後デジタル値の前後値に基づく補間推定値との差分である誤差信号ｅ(k)を算出する。そして、探索ベクトル生成部２０＃において、デジタル値の各ビットＤ_i ^(k)について、各ビットＤ_i ^(k)の前後値に基づく補間ビット推定値を算出して、差分に基づく探索ベクトルδ_i ^(k)を算出する。

探索ベクトルδ_i ^(k)により各ビットの重み係数の補正方向が定まり、係数探索部５０においてＬＭＳアルゴリズムにより誤差信号ｅ(k)が小さくなるように重み係数を最適値に収束させることが可能である。

したがって、本実施形態１に基づくＡ／Ｄ変換回路１＃により高速高精度のＡ／Ｄ変換処理を実行することが可能である。

そして、当該構成、すなわち、従来例と比較すると本実施形態１に基づくＡ／Ｄ変換回路１＃は、単一のＡ／Ｄ変換部（ＡＤＣ）を含む簡易な構成であり、また、オフセットを印加する機構も不要であるため面積を縮小することが可能であるとともに、消費電流の増大も抑制することが可能である。

（２ｎ点補間の具体例）

図９は、本実施形態１に基づくＡ／Ｄ変換回路１＃Ａの回路構成を説明する図である。
図９を参照して、Ａ／Ｄ変換回路１＃Ａは、２ｎ点補間を用いた重み係数の探索を実行する。本例においては、図４で説明した探索ベクトル生成部２０を探索ベクトル生成部２０＃Ａに置換するとともに、誤差信号生成部４０を誤差信号生成部４０＃Ａに置換する。その他の構成については同様であるのでその詳細な説明については繰り返さない。

具体的には、探索ベクトル生成部２０＃は、上記で説明したように式（２５）に従って図示のように構成される。具体的には、探索ベクトル生成部２０は、遅延素子２００Ａ１〜２００Ａｎと、乗算器２００Ｂ１〜２００Ｂ（ｎ＋１）と、加算器２００Ｃとを含む。これにより、各ビットに対応する探索ベクトルδ_i ^(k)が算出される。

また、誤差信号生成部４０＃Ａは、上記で説明したように式（２５）に従って図示のように構成される。具体的には、遅延素子４００Ａ１〜４００Ａｎと、乗算器４００Ｂ１〜４００Ｂ（ｎ＋１）と、加算器４００Ｃとを含む。これにより補正後デジタル値と補正後デジタル値の前後値に基づく補間推定値の差分である誤差信号ｅ(k)が算出される。

係数探索部５０は、式（２５）に従って倍率μ'_iの乗算器５２と、乗算器５２の出力と誤差信号ｅ(k)とを乗算する乗算器５４と、乗算器５４の出力を更新前の重み係数Ｗ_i ^(old)に対して減算する減算器５６と、減算器５６の出力を更新後の重み係数Ｗ_i ^(new)として出力する保持部５８とを含む。

デジタル補正部３０は、補正前デジタル値の各ビットに対して更新後の重み係数Ｗ_i ^(new)を乗算する乗算器３２と、乗算器３２で乗算した各ビットの値を積算した補正後デジタル値ｘ(k)を出力する積分器３４とを含む。

当該構成、すなわち、誤差信号生成部４０＃Ａにおいて、補正後デジタル値と補正後デジタル値の前後値に基づく補間推定値との差分である誤差信号ｅ(k)を算出する。そして、探索ベクトル生成部２０＃Ａにおいて、デジタル値の各ビットＤ_i ^(k)について、各ビットＤ_i ^(k)の前後値に基づく補間ビット推定値を算出して、差分に基づく探索ベクトルδ_i ^(k)を算出する。

探索ベクトルδ_i ^(k)により各ビットの重み係数の補正方向が定まり、係数探索部５０においてＬＭＳアルゴリズムにより誤差信号ｅ(k)が小さくなるように重み係数を最適値に収束させることが可能である。

したがって、本実施形態１に基づくＡ／Ｄ変換回路１＃Ａにより高速高精度のＡ／Ｄ変換処理を実行することが可能である。

そして、当該構成、すなわち、従来例と比較すると本実施形態１に基づくＡ／Ｄ変換回路１＃Ａは、単一のＡ／Ｄ変換部（ＡＤＣ）を含む簡易な構成であり、また、オフセットを印加する機構も不要であるため面積を縮小することが可能であるとともに、消費電流の増大も抑制することが可能である。

（実施形態１の変形例１）

この点で、式（２９）における(１−ｚ^-1)は、周波数特性の振幅がナイキスト周波数で最大値を持つハイパス特性の伝達関数である。

一方で、重み係数の探索式は、特に、(１−ｚ^-1)の冪の形に限定する必要はなく、式（２９）における(１−ｚ^-1)を一般のハイパス特性の伝達関数Ｈ（ｚ）に置き換えても重み係数の探索が可能である。

例えば、伝達関数Ｈ（ｚ）がＦＩＲ（Finite Impulse Response）フィルタであると仮定した場合について考える。

式(３４)の探索式を用いた場合の構成図について説明する。
図１０は、実施形態１の変形例１に基づくＡ／Ｄ変換回路１＃Ｂの構成を説明する図である。

図１０に示されるように、探索ベクトル生成部２０として、伝達関数Ｈ₁(z)のデジタルフィルタ２５２を用いる場合が示されている。

また、誤差信号生成部４０として、伝達関数Ｈ₂(z)のデジタルフィルタ４５２を用いる場合が示されている。

ここで、上記の式(３３)の導出で伝達関数Ｈ（ｚ）がＦＩＲであることを仮定しており、伝達関数Ｈ（ｚ）がＩＩＲの場合には必ずしも式（３３）は成り立たない。

しかし、伝達関数Ｈ（ｚ）がＩＩＲの場合についても式（３４）によって重み係数の算出が可能である。

当該構成により、探索ベクトル生成部２０および誤差信号生成部４０としてデジタルフィルタを用いた構成とすることが可能である。

（実施形態１の変形例２）
一方、信号の帯域が低周波側の場合には誤差信号生成部４０のデジタルフィルタとしてハイパスフィルタを用いて生成することが可能であるが、それとは逆に信号の帯域が高周波側の場合は誤差信号生成部４０のデジタルフィルタとしてローパスフィルタを用いて生成することが可能である。但し、オフセット補正が必要となる。

これは、オフセットが低周波成分の雑音と同等であるため、正しく係数探索を行うにはオフセット補正によってオフセットを打ち消す必要があるからである。Ａ／Ｄ変換回路を設計するとゼロ入力においてもＡ／Ｄ変換回路の出力デジタル値が必ずしもゼロとはならないが、このゼロからの変位はオフセットと呼ばれる。

本実施形態１の変形例２においては、オフセット補正する場合について説明する。
図１１は、本実施形態１の変形例２に基づくＡ／Ｄ変換回路１＃Ｃの構成を説明する概略図である。

図１１に示されるように、Ａ／Ｄ変換回路１＃Ｃは、図１のＡ／Ｄ変換回路１と比較して、デジタル補正部３０からの出力値に対してオフセット補正するオフセット補正部６０をさらに設けた点が異なる。

次に、オフセット補正部６０の具体的構成について説明する。

図１２は、本実施形態１の変形例２に基づくＡ／Ｄ変換回路１＃Ｃの回路構成を説明する図である。

図１２に示されるように、本例においては、探索ベクトル生成部２０として、伝達関数Ｈ₁(z)のデジタルフィルタ２５２を用い、誤差信号生成部４０として、伝達関数Ｈ₂(z)のデジタルフィルタ４５２を用いる場合が示されている。

また、オフセット補正部６０は、式（３９）に従って倍率μ_OFSの乗算器６８と、乗算器６８のの出力を更新前のオフセット補正項Ｗ_OFSに対して減算する減算器６６と、減算器６６の出力を更新後のオフセット補正項Ｗ_OFSとして出力する保持部６４と、更新後のオフセット補正項Ｗ_OFSをデジタル補正部３０の出力に加算する加算器６２とを含む。

重み係数については、上記で説明したのと同様であるので重み係数の探索式は、式（３２）もしくは式（３３）となる。

当該構成により、オフセット補正部６０によるオフセット補正により誤差信号生成部４０のデジタルフィルタとして、ローパスフィルタを用いることが可能である。

（実施形態１の変形例３）
一方で、重み係数の探索処理によって重み係数は最適値に収束するが、重み係数が必ずしも最適値に一致せずに、最適値の近傍付近を変動する可能性があり、Ａ／Ｄ変換回路の特性の劣化につながる可能性がある。

本実施形態１の変形例３においては、Ａ／Ｄ変換回路の特性の劣化を防ぐ方式について説明する。具体的には、デジタルフィルタによって重み係数の変動を除くことによりＡ／Ｄ変換回路の特性の劣化を防ぐことが可能となる。

図１３は、本実施形態１の変形例３に基づくＡ／Ｄ変換回路１＃Ｄの構成を説明する概略図である。

図１３を参照して、Ａ／Ｄ変換回路１＃Ｄは、図１のＡ／Ｄ変換回路１と比較して、係数探索部５０から出力される重み係数に対してフィルタリング処理するデジタルフィルタ７０をさらに設けた点が異なる。

次に、デジタルフィルタ７０の具体的構成について説明する。
一例として、デジタルフィルタ７０としては例えばＦＩＲフィルタ、ＩＩＲフィルタ、アダプティブフィルタ等を用いることができる。

図１４は、本実施形態１の変形例３に基づくＡ／Ｄ変換回路１＃Ｄの回路構成を説明する図である。

図１４に示されるように、本例においては、図８で説明した式（８）に基づく４点補間を用いた重み係数の探索処理を実行する場合が示されている。具体的には、探索ベクトル生成部２０＃および誤差信号生成部４０＃を用いる場合が示されている。また、係数探索部５０とデジタル補正部３０との間にデジタルフィルタ７０としてＩＩＲフィルタ７０を設けた場合が示されている。

図１５は、本実施形態１の変形例３に基づくＩＩＲフィルタ７０の回路構成を説明する図である。

図１５に示されるように、加算器６０２からの信号を遅延させる複数の遅延素子６０８と、フィルタ定数ｂ０〜ｂｎの複数の乗算器６０６と、フィルタ定数ｂ０〜ｂｎの複数の乗算器６０６からの出力を加算する加算器６０４と、フィルタ定数ａ１〜ａｎの複数の乗算器６０５と、フィルタ定数ａ１〜ａｎの複数の乗算器６０５からの出力と入力信号とを加算する加算器６０２とを含む。

なお、ＦＩＲフィルタは、フィルタ定数ａ１〜ａｎ＝０を設定した場合に相当する。
（実施形態１の変形例４）
上記においては、誤差信号生成部４０は、デジタル補正部３０から出力されたデジタル値ｘ(k)に基づいて誤差信号ｅ(k)を算出する場合について説明したが、デジタル補正部３０から出力されたデジタル値ｘ(k)に限られず、他の方式で誤差信号ｅ(k)を算出するようにしてもよい。

したがって、式（３９Ａ）に基づけば図１の構成は次のように変形することが可能である。

図１６は、本実施形態１の変形例４に基づくＡ／Ｄ変換回路１Ａの構成を説明する概略図である。

図１６に示されるように、Ａ／Ｄ変換回路１Ａは、Ａ／Ｄ変換回路１と比較して、誤差信号生成部４０を誤差信号生成部４５に置換した点が異なる。

誤差信号生成部４５は、式（３９Ａ）に従って探索ベクトル生成部２０からの探索ベクトルδ_i ^(k)に対して重み係数Ｗ_iを乗算して加算することにより誤差信号ｅ(k)を算出することが可能である。

当該構成においても従来例と比較すると本実施形態１の変形例４に基づくＡ／Ｄ変換回路１Ａは、単一のＡ／Ｄ変換部（ＡＤＣ）を含む簡易な構成であり、また、オフセットを印加する機構も不要であるため面積を縮小することが可能であるとともに、消費電流の増大も抑制することが可能である。なお、他の実施形態および変形例についても同様に適用可能である。

（実施形態２）
本実施形態２においては、高速な処理が可能なタイムインタリーブ動作を実行するＡ／Ｄ変換回路について説明する。

（タイムインタリーブ数が２の場合）
図１７は、本実施形態２に基づくＡ／Ｄ変換回路２の構成を説明する概略図である。

図１７に示されるように、本実施形態２に基づくＡ／Ｄ変換回路２は、Ａ／Ｄ変換部（ＡＤＣ）１０−１，１０−２と、探索ベクトル生成部２０−１，２０−２と、デジタル補正部３０−１，３０−２と、誤差信号生成部４０−１，４０−２と、出力選択スイッチ７５とを含む。

Ａ／Ｄ変換部１０−１，１０−２は、アナログ入力信号をＡＤ変換結果のデジタル値に変換する。

探索ベクトル生成部２０−１，２０−２は、Ａ／Ｄ変換部１０−１，１０−２からそれぞれ出力されたデジタル値の各ビットＤ_1.i ^(k),Ｄ_2.i ^(k)ついて、各ビットＤ_1.i ^(k),Ｄ_2.i ^(k)の前後値に基づく補間ビット推定値を算出して、差分に基づく探索ベクトルδ_1.i ^(k),δ_2.i ^(k)をそれぞれ算出する。

誤差信号生成部４０−１，４０−２は、デジタル補正部３０−１，３０−２からそれぞれ出力されたデジタル値ｘ₁(k), ｘ₂(k)と、前後値に基づく補間推定値とに基づいて誤差信号ｅ₁(k),ｅ₂(k)を算出する。

係数探索部５０−１，５０−２は、デジタル補正部３０−１，３０−２にそれぞれ対応して設けられ、探索ベクトル生成部２０−１，２０−２からそれぞれ出力された探索ベクトルδ_1.i ^(k),δ_2.i ^(k)および誤差信号生成部４０−１，４０−２から出力された誤差信号ｅ₁(k),ｅ₂(k)に基づいて各ビット毎の重み係数Ｗ_1.i,Ｗ_2.iを探索する。

デジタル補正部３０−１，３０−２は、Ａ／Ｄ変換部１０−１，１０−２にそれぞれ対応して設けられ、係数探索部５０−１，５０−２で探索された各ビット毎の重み係数Ｗ_1.i,Ｗ_2.iに従ってＡ／Ｄ変換部１０−１，１０−２からの対応するデジタル値の各ビットＤ_1.i ^(k),Ｄ_2.i ^(k)をそれぞれデジタル補正する。具体的には、Ａ／Ｄ変換部１０−１，１０−２からのデジタル値の各ビットＤ_1.i ^(k),Ｄ_2.i ^(k)に対して重み係数Ｗ_1.i,Ｗ_2.iを乗じて加算することによりデジタル値ｘ₁(k),ｘ₂(k)を算出する。

出力選択スイッチ７５は、クロックφ₁,φ₂に従ってデジタル補正部３０−１，３０−２から出力されるデジタル値ｘ₁(k),ｘ₂(k)をそれぞれ切り替えて出力する。

図１７（Ｂ）を参照して、ここでは、Ａ／Ｄ変換回路２の変換タイミングの概念図が示されている。本例においては、アナログ入力信号をサンプリング処理する一例としてサンプリング（「Ｓ」）と、当該サンプリングしたアナログ入力信号をＡ／Ｄ変換処理するＡＤ変換（「ＡＤ」）とが交互に繰り返し実行される場合が示されている。

タイムインタリーブ動作として、処理するクロックφ₁,φ₂の位相をずらして動作させる。本例においては、タイムインタリーブ数が２の場合が示されており、クロックφ₁,φ₂の位相が半周期ずらされている場合が示されている。なお、クロックφ₁,φ₂の立ち上がりの際にサンプリング処理が実行される。当該動作により、Ａ／Ｄ変換部１０−１，１０−２からそれぞれデジタル値が出力され、デジタル補正後の補正後デジタル値が出力選択スイッチ７５を介して交互に出力されて高速なＡ／Ｄ変換処理が可能となる。

（タイムインタリーブ数が４の場合）
図１８は、本実施形態２に基づくＡ／Ｄ変換回路２Ａの構成を説明する概略図である。

図１８（Ａ）に示されるように、本実施形態２に基づくＡ／Ｄ変換回路２Ａは、Ａ／Ｄ変換部（ＡＤＣ）１０−１〜１０−４と、探索ベクトル生成部２０−１〜２０−４と、デジタル補正部３０−１〜３０−４と、誤差信号生成部４０−１〜４０−４と、出力選択スイッチ７１とを含む。

Ａ／Ｄ変換部１０−１〜１０−４は、アナログ入力信号をＡＤ変換結果のデジタル値に変換する。

探索ベクトル生成部２０−１〜２０−４は、Ａ／Ｄ変換部１０−１〜１０−４からそれぞれ出力されたデジタル値の各ビットＤ_1.i ^(k)〜Ｄ_4.i ^(k)ついて、各ビットＤ_1.i ^(k)〜Ｄ_4.i ^(k)の前後値に基づく補間ビット推定値を算出して、差分に基づく探索ベクトルδ_1.i ^(k)〜δ_4.i ^(k)をそれぞれ算出する。

誤差信号生成部４０−１〜４０−４は、デジタル補正部３０−１〜３０−４からそれぞれ出力されたデジタル値ｘ₁(k)〜ｘ₄(k)と、前後値に基づく補間推定値とに基づいて誤差信号ｅ₁(k)〜ｅ₄(k)を算出する。

係数探索部５０−１〜５０−４は、探索ベクトル生成部２０−１〜２０−４からそれぞれ出力された探索ベクトルδ_1.i ^(k)〜δ_4.i ^(k)および誤差信号生成部４０−１〜４０−４から出力された誤差信号ｅ₁(k)〜ｅ₄(k)に基づいて各ビット毎の重み係数Ｗ_1.i〜Ｗ_4.iを探索する。

デジタル補正部３０−１〜３０−４は、係数探索部５０−１〜５０−４で探索された各ビット毎の重み係数Ｗ_1.i〜Ｗ_4.iに従ってＡ／Ｄ変換部１０−１〜１０−４からのデジタル値の各ビットＤ_1.i ^(k)〜Ｄ_4.i ^(k)をそれぞれデジタル補正する。具体的には、Ａ／Ｄ変換部１０−１〜１０−４からのデジタル値の各ビットＤ_1.i ^(k)〜Ｄ_4.i ^(k)に対して重み係数Ｗ_1.i〜Ｗ_4.iを乗じて加算することによりデジタル値ｘ₁(k)〜ｘ₄(k)を算出する。

出力選択スイッチ７１は、クロックφ₁〜φ₄に従ってデジタル補正部３０−１〜３０−４から出力されるデジタル値ｘ₁(k)〜ｘ₄(k)を選択的に出力する。

図１８（Ｂ）を参照して、ここでは、Ａ／Ｄ変換回路２Ａの変換タイミングの概念図が示されている。本例においては、アナログ入力信号をサンプリング処理する一例としてサンプリング（「Ｓ」）と、当該サンプリングしたアナログ入力信号をＡ／Ｄ変換処理するＡＤ変換（「ＡＤ」）とが交互に繰り返し実行される場合が示されている。

タイムインタリーブ動作として、処理するクロックφ₁,φ₂,φ₃,φ₄の位相をずらして動作させる。本例においては、タイムインタリーブ数が４の場合が示されており、クロックφ₁,φ₂,φ₃,φ₄の位相が１／４周期ずらされている場合が示されている。なお、クロックφ₁,φ₂,φ₃,φ₄の立ち上がりの際にサンプリング処理が実行される。当該動作により、Ａ／Ｄ変換部１０−１〜１０−４からそれぞれデジタル値が出力され、デジタル補正後の補正後デジタル値が出力選択スイッチ７６を介して交互に出力されて高速なＡ／Ｄ変換処理が可能となる。

（タイムインタリーブ数がｎの場合）
図１９は、本実施形態２に基づくＡ／Ｄ変換回路２Ｂの構成を説明する概略図である。

図１９（Ａ）に示されるように、本実施形態２に基づくＡ／Ｄ変換回路２Ｂは、Ａ／Ｄ変換部（ＡＤＣ）１０−１〜１０−ｎと、探索ベクトル生成部２０−１〜２０−ｎと、デジタル補正部３０−１〜３０−ｎと、誤差信号生成部４０−１〜４０−ｎと、出力選択スイッチ７２とを含む。

Ａ／Ｄ変換部１０−１〜１０−ｎは、アナログ入力信号をＡＤ変換結果のデジタル値に変換する。

探索ベクトル生成部２０−１〜２０−ｎは、Ａ／Ｄ変換部１０−１〜１０−ｎからそれぞれ出力されたデジタル値の各ビットＤ_1.i ^(k)〜Ｄ_n.i ^(k)ついて、各ビットＤ_1.i ^(k)〜Ｄ_n.i ^(k)の前後値に基づく補間ビット推定値を算出して、差分に基づく探索ベクトルδ_1.i ^(k)〜δ_n.i ^(k)をそれぞれ算出する。

誤差信号生成部４０−１〜４０−ｎは、デジタル補正部３０−１〜３０−ｎからそれぞれ出力されたデジタル値ｘ₁(k)〜ｘ_n(k)と、前後値に基づく補間推定値とに基づいて誤差信号ｅ₁(k)〜ｅ_n(k)を算出する。

係数探索部５０−１〜５０−ｎは、探索ベクトル生成部２０−１〜２０−ｎからそれぞれ出力された探索ベクトルδ_1.i ^(k)〜δ_n.i ^(k)および誤差信号生成部４０−１〜４０−ｎから出力された誤差信号ｅ₁(k)〜ｅ_n(k)に基づいて各ビット毎の重み係数Ｗ_1.i〜Ｗ_n.iを探索する。

デジタル補正部３０−１〜３０−ｎは、係数探索部５０−１〜５０−ｎで探索された各ビット毎の重み係数Ｗ_1.i〜Ｗ_n.iに従ってＡ／Ｄ変換部１０−１〜１０−ｎからのデジタル値の各ビットＤ_1.i ^(k)〜Ｄ_n.i ^(k)をそれぞれデジタル補正する。具体的には、Ａ／Ｄ変換部１０−１〜１０−ｎからのデジタル値の各ビットＤ_1.i ^(k)〜Ｄ_n.i ^(k)に対して重み係数Ｗ_1.i〜Ｗ_n.iを乗じて加算することによりデジタル値ｘ₁(k)〜ｘ_n(k)を算出する。

出力選択スイッチ７２は、クロックφ₁〜φ_nに従ってデジタル補正部３０−１〜３０−ｎから出力されるデジタル値ｘ₁(k)〜ｘ_n(k)を選択的に出力する。

図１９（Ｂ）を参照して、ここでは、Ａ／Ｄ変換回路２Ａの変換タイミングの概念図が示されている。本例においては、アナログ入力信号をサンプリング処理する一例としてサンプリング（「Ｓ」）と、当該サンプリングしたアナログ入力信号をＡ／Ｄ変換処理するＡＤ変換（「ＡＤ」）とが交互に繰り返し実行される場合が示されている。

タイムインタリーブ動作として、処理するクロックφ₁,φ₂,...,φ_nの位相をずらして動作させる。本例においては、タイムインタリーブ数がｎの場合が示されており、クロックφ₁,φ₂,...,φ_nの位相が１／ｎ周期ずらされている場合が示されている。なお、クロックφ₁,φ₂,...,φ_nの立ち上がりの際にサンプリング処理が実行される。当該動作により、Ａ／Ｄ変換部１０−１〜１０−ｎからそれぞれデジタル値が出力され、デジタル補正後の補正後デジタル値が出力選択スイッチ７７を介して交互に出力されて高速なＡ／Ｄ変換処理が可能となる。

（実施形態２の変形例１）
本実施形態２の変形例においては、高速な処理とともに面積を縮小することが可能なタイムインタリーブ動作を実行するＡ／Ｄ変換回路について説明する。

（タイムインタリーブ数が２の場合）
図２０は、本実施形態２の変形例１に基づくＡ／Ｄ変換回路２Ｃの構成を説明する概略図である。

図２０に示されるように、本実施形態２の変形例に基づくＡ／Ｄ変換回路２Ｃは、図１７のＡ／Ｄ変換回路２と比較して、誤差信号生成部４０−１，４０−２を共通にして１つの誤差信号生成部４０とした点が異なる。

誤差信号生成部４０は、出力選択スイッチ７５から出力されたデジタル値ｘ(k)と、前後値に基づく補間推定値とに基づいて誤差信号ｅ(k)を算出して係数探索部５０−１，５０−２に出力する。

一方で、クロックφ₁,φ₂に従って出力選択スイッチ７０により誤差信号生成部４０に入力される補正後デジタル値ｘ(k)が切り替わるためタイムインタリーブチャンネル間同士にオフセットのミスマッチが生じ、スプリアスが発生する可能性がある。これによりＡ／Ｄ変換回路の特性を劣化させてしまう場合がある。

したがって、オフセットのミスマッチを補正するオフセットミスマッチ補正部９０と、当該オフセットのミスマッチを補正する係数を探索する係数探索部５０Ｑとをさらに設ける。

係数探索部５０Ｑは、誤差信号生成部４０からの出力である誤差信号ｅ(k)に基づいてオフセットミスマッチ補正部９０でオフセット補正するために用いられる係数Ｗl.OFSを探索する。

ここで、補正後デジタル値は次式の如く表わされる。

当該構成により、タイムインタリーブチャンネル間同士のオフセットのミスマッチを補正することにより、Ａ／Ｄ変換回路の特性劣化を抑制することが可能である。

さらに当該構成により、２つの誤差信号生成部を設ける必要がなく、１つの誤差信号生成部を共有することにより部品点数を少なくして面積を縮小することが可能である。

（タイムインタリーブ数が４の場合）
図２１は、本実施形態２の変形例１に基づくＡ／Ｄ変換回路２Ｄの構成を説明する概略図である。

図２１に示されるように、本実施形態２の変形例１に基づくＡ／Ｄ変換回路２Ｄは、図１８のＡ／Ｄ変換回路２Ａと比較して、誤差信号生成部４０−１〜４０−４を共通にして１つの誤差信号生成部４０とした点が異なる。

誤差信号生成部４０は、クロックφ₁〜φ₄に従って出力選択スイッチ７１から出力されたデジタル値ｘ(k)と、前後値に基づく補間推定値とに基づいて誤差信号ｅ(k)を算出して係数探索部５０−１〜５０−４に出力する。

また、オフセットのミスマッチを補正するオフセットミスマッチ補正部９０と、当該オフセットのミスマッチを補正する係数を探索する係数探索部５０Ｑとをさらに設ける。

係数探索部５０Ｑは、誤差信号生成部４０からの出力である誤差信号ｅ(k)に基づいてオフセットミスマッチ補正部９０でオフセット補正するために用いられる係数Ｗl.OFSを探索する。

当該構成により、タイムインタリーブチャンネル間同士のオフセットのミスマッチを補正することにより、Ａ／Ｄ変換回路の特性劣化を抑制することが可能である。

さらに、当該構成により、４つの誤差信号生成部を設ける必要がなく、１つの誤差信号生成部を共有することにより部品点数を少なくして面積を縮小することが可能である。

（タイムインタリーブ数がｎの場合）
図２２は、本実施形態２の変形例１に基づくＡ／Ｄ変換回路２Ｅの構成を説明する図である。

図２２に示されるように、本実施形態２の変形例１に基づくＡ／Ｄ変換回路２Ｅは、図１９のＡ／Ｄ変換回路２Ｂと比較して、誤差信号生成部４０−１〜４０−ｎを共通にして１つの誤差信号生成部４０とした点が異なる。

誤差信号生成部４０は、クロックφ₁〜φ_nに従って出力選択スイッチ７２から出力されたデジタル値ｘ(k)と、前後値に基づく補間推定値とに基づいて誤差信号ｅ(k)を算出して係数探索部５０−１〜５０−ｎに出力する。

また、オフセットのミスマッチを補正するオフセットミスマッチ補正部９０と、当該オフセットのミスマッチを補正する係数を探索する係数探索部５０Ｑとをさらに設ける。

係数探索部５０Ｑは、誤差信号生成部４０からの出力である誤差信号ｅ(k)に基づいてオフセットミスマッチ補正部９０でオフセット補正するために用いられる係数Ｗl.OFSを探索する。

当該構成により、タイムインタリーブチャンネル間同士のオフセットのミスマッチを補正することにより、Ａ／Ｄ変換回路の特性劣化を抑制することが可能である。

さらに、当該構成により、ｎ個の誤差信号生成部を設ける必要がなく、１つの誤差信号生成部を共有することにより部品点数を少なくして面積を縮小することが可能である。

（実施形態２の変形例２）
図２３は、本実施形態２の変形例２に基づくＡ／Ｄ変換回路３を説明する図である。

図２３に示されるように、ここでは、サンプラー（Ｓ／Ｈ）を複数（２個）設けた場合について説明する。

２個のサンプラー（Ｓ／Ｈ）は、クロックφ₁,φ₂に従ってアナログ入力信号をそれぞれ異なるタイミングで保持し、それぞれ出力することが可能である。

複数のサンプラー（Ｓ／Ｈ）の出力の切り替えによってタイムインターリーブのチャンネル間同士にゲインやオフセット等のミスマッチが生じ、スプリアスが発生する可能性がある。これによりＡ／Ｄ変換回路の特性を劣化させてしまう場合がある。

本実施形態２の変形例２に基づくＡ／Ｄ変換回路３は、上記Ａ／Ｄ変換回路の特性の劣化を抑制する方式について説明する。

具体的には、Ａ／Ｄ変換回路３は、ゲインのミスマッチを補正するゲインミスマッチ補正部８０と、オフセットのミスマッチを補正するオフセットミスマッチ補正部９０と、インターリーブイメージ生成部８５と、係数探索部５０Ｐ，５０Ｑとをさらに含む。

インターリーブイメージ生成部８５は、後述する式（４８）に従ってデジタル補正部３０で補正された補正後デジタル値ｘ'(k)に基づいてインターリーブイメージδ_l.Gain ^(k)を生成する。このように生成したインターリーブイメージδ_l.Gain ^(k)は、ゲインのミスマッチによって生じるスプリアスと同じ周波数成分を持つ信号である。

係数探索部５０Ｐは、誤差信号生成部４０からの出力である誤差信号ｅ(k)とインターリーブイメージ生成部８５からの出力であるインターリーブイメージδ_l.Gain ^(k)とに基づいてゲインミスマッチ補正部８０でゲイン補正するために用いられる係数Ｗ_l.Gainを探索する。

係数探索部５０Ｑは、上記したのと同様に、誤差信号生成部４０からの出力である誤差信号ｅ(k)に基づいてオフセットミスマッチ補正部９０でオフセット補正するために用いられる係数Ｗ_l.OFSを探索する。なお、オフセット補正項については、式（４５）で説明したのと同様である。

ここで、ゲイン補正について説明する。

当該構成により、オフセットおよびゲインのミスマッチを補正することにより、Ａ／Ｄ変換回路の特性劣化を抑制することが可能である。

図２４は、本実施形態２の変形例２に基づくＡ／Ｄ変換回路３Ａを説明する図である。
図２４に示されるように、ここでは、サンプラーをｎ個設けた構成が示されている。

ｎ個のサンプラー（Ｓ／Ｈ）は、クロックφ₁〜φ_nに従ってアナログ入力信号をそれぞれ異なるタイミングで保持し、それぞれ出力することが可能である。

当該構成においても、上記と同様の方式に従ってオフセットおよびゲインのミスマッチを補正し、Ａ／Ｄ変換回路の特性劣化を抑制することが可能である。

図２５は、本実施形態２の変形例２に基づくＡ／Ｄ変換回路３Ｂを説明する図である。
図２５に示されるように、Ａ／Ｄ変換回路３Ｂは、図２４のＡ／Ｄ変換回路３Ａと比較して、ゲインミスマッチ補正部８０と、オフセットミスマッチ補正部９０の配置の順番を入れ替えた場合が示されている。

この場合のオフセット補正およびゲイン補正は次式の如く示される。

当該構成においても、上記と同様の方式に従ってオフセットおよびゲインのミスマッチを補正し、Ａ／Ｄ変換回路の特性劣化を抑制することが可能である。

（実施形態３）
上記の実施形態１および２のＡ／Ｄ変換回路においては、バックグラウンド動作が可能な構成について説明していたがＡ／Ｄ変換部１０に入力されるアナログ入力信号の信号波形によっては、重み係数の探索処理が正常に動作するとは限られない。

例えば、アナログ入力信号に変化がない場合には、Ａ／Ｄ変換回路の変換結果は一定となるため誤差信号は常に０となる。この時、重み係数の更新は行われないため重み係数の探索処理は機能しない。すなわち、正常に動作しないことになる。

したがって、本実施形態３においては、アナログ入力信号とは別に重み係数の探索処理を実行するための信号を予め入力して重み係数を探索するフォアグラウンド動作を実行する場合について説明する。

図２６は、本実施形態３に基づくＡ／Ｄ変換部１０に入力される信号について説明する図である。

図２６を参照して、本例においては、テスト信号を生成するテスト信号生成回路６を設けて、当該テスト信号生成回路６からのテスト信号とアナログ入力信号とを切り替えるスイッチＳＷをさらに設ける構成について説明する。スイッチＳＷは、テスト信号とアナログ入力信号との入力を受けて、当該スイッチＳＷの切り替えによりＡ／Ｄ変換部１０に入力する信号を切り替える。

図２６（Ａ）を参照して、ここでは重み係数の探索処理を実行する場合（重み係数探索動作時）が示されている。具体的には、スイッチＳＷは、テスト信号生成回路６とＡ／Ｄ変換部１０とを接続する。これにより、テスト信号生成回路６からのテスト信号により、係数探索部５０における重み係数の探索処理が実行されて適切な重み係数に収束することになる。

そして、図２６（Ｂ）を参照して、ここでは、Ａ／Ｄ変換動作を実行する場合（ＡＤ変換動作時）が示されている。具体的には、スイッチＳＷは、アナログ入力信号とＡ／Ｄ変換部１０とを接続する。本例においては、テスト信号生成回路６からのテスト信号により係数探索部５０における重み係数の探索処理により重み係数が収束しているため、アナログ入力信号によるＡ／Ｄ変換動作は収束した重み係数に基づいて精度の高いＡＤ変換動作が可能となる。

図２７は、本実施形態３に基づくテスト信号生成回路６の回路構成図である。
図２７を参照して、テスト信号生成回路６は、抵抗Ｒ１〜Ｒ３と、演算増幅器ＣＰ１，ＣＰ２と、コンデンサＣとを含む。

演算増幅器ＣＰ１は、ノードＮ３の入力と固定電圧との電圧差を増幅した結果をノードＮ０に出力する。抵抗Ｒ２は、ノードＮ３とノードＮ０との間に設けられる。抵抗Ｒ３は、ノードＮ０とノードＮ１との間に設けられる。演算増幅器ＣＰ２は、ノードＮ１の入力と固定電圧との電圧差を増幅した結果をノードＮ２に出力する。コンデンサＣは、ノードＮ１とノードＮ２との間に設けられる。抵抗Ｒ１は、ノードＮ２とノードＮ３との間に設けられる。本例においては、当該構成によりノードＮ２から三角波信号を出力することが可能である。

なお、本例においては、テスト信号として三角波信号を用いる場合について説明したが、特に三角波に限られず、正弦波あるいはランダムな波形の信号をテスト信号として用いることも可能である。

当該処理により、本実施形態３では予め想定したテスト信号をテスト信号生成回路６によって生成し、当該テスト信号に従って重み係数の探索処理を実行することにより、重み係数の探索動作を確実に機能させることが可能であるという保証があり、高速、高精度なＡ／Ｄ変換回路を実現することが可能である。

（実施形態４）
上記の実施形態においては、アナログ／デジタル（ＡＤ）変換結果を直接、デジタル補正部、係数探索部に入力して重み係数の探索処理を実行する構成について説明した。

本実施形態４においては、別の方式で重み係数の探索処理を実行する場合について説明する。

図２８は、本実施形態４に基づくＡ／Ｄ変換回路４の構成を説明する概略図である。
図２８を参照して、Ａ／Ｄ変換回路４は、Ａ／Ｄ変換回路１と比較して、記憶装置７を設けるとともに、デジタル補正部３０の代わりにデジタル補正部３０Ｐおよび３０Ｑを設けた点が異なる。その他の点については図１で説明したのと同様であるのでその詳細な説明については繰り返さない。

具体的には、Ａ／Ｄ変換部１０の出力を記憶装置７に入力する。そして、記憶装置７は、Ａ／Ｄ変換部１０からのＡＤ変換結果をデータ列として保持する。

記憶装置７は、保持しているデータ列をデジタル補正部等に再生（出力）することにより、Ａ／Ｄ変換部１０が出力するＡＤ変換結果を模擬的に出力することが可能である。

本例においては、記憶装置７が再生（出力）したデータ列を用いて、重み係数の探索処理を実行する。すなわち、探索ベクトル生成部２０、デジタル補正部３０Ｑ、係数探索部５０、誤差信号生成部４０を用いて上記と同様の処理に従って適切な重み係数を探索する。

そして、係数探索部５０は、探索した重み係数をデジタル補正部３０Ｐに出力する。デジタル補正部３０Ｐは、係数探索部５０から出力された重み係数を用いて、Ａ／Ｄ変換部１０から出力されるＡＤ変換結果に対してデジタル補正を実行する。

当該構成により、記憶装置７に保存されたデータ列を用いて重み係数を探索することにより高速、高精度なＡ／Ｄ変換回路を実現することが可能である。

なお、当該構成において、デジタル補正部３０Ｐおよび３０Ｑの動作速度をそれぞれ異なる速度、タイミングで動作させることも可能である。

例えば、デジタル補正部３０Ｑをデジタル補正部３０Ｐよりも高速に動作させることにより、重み係数探索の時間を短縮することができる。この場合には記憶装置７は保持したＡＤ変換結果を複数回反復して再生（出力）するようにすればよい。

また、デジタル補正部３０Ｐをデジタル補正部３０Ｑより高速で動作させることにより、重み係数の探索動作による消費電流を低減することが可能である。

また、時分割によって、デジタル補正部３０Ｐおよび３０Ｑを共用することも可能である。当該構成により、単一のデジタル補正部３０Ｐで動作させることが可能である。

また、記憶装置７は必ずしもすべてのＡＤ変換結果を保存する必要はなく、重み係数を探索させる際に有効に利用可能なデータ列を保存することが望ましい。

この点で、アナログ入力信号の信号波形によっては、重み係数の探索処理が正常に動作するとは限られない。例えば、アナログ入力信号に変化がない場合には、Ａ／Ｄ変換回路の変換結果は一定となるため誤差信号は常に０となる。この時、重み係数の更新は行われないので重み係数の探索処理は機能しない。したがって、ＡＤ変換結果に変化があることを検知して記憶装置７にデータ列を保存するようにしてもよい。

図２９は、本実施形態４に基づく誤差信号の収束を説明する図である。
図２９（Ａ）を参照して、本例においては、Ａ／Ｄ変換部１０および係数探索部５０の重み係数の探索動作のサンプリング周波数をともに同じ１０ＭＨｚとした。

図２９（Ｂ）を参照して、本例においては、Ａ／Ｄ変換部１０のサンプリング周波数は１０Ｍｈｚとして、係数探索部５０の重み係数の探索動作を１０倍である１００ＭＨｚとした。これにより、図２９（Ａ）においては、誤差信号の収束に１００μｓ程度かかっているのに対し、図２９（Ｂ）においては誤差信号の収束は１０μｓ程度しかかからずに高速に処理することが可能であることを確認できる。

（実施形態５）
本実施形態５においては、上記のＡ／Ｄ変換回路を適用可能な製品（半導体集積回路）の具体例について説明する。

図３０は、本実施形態５に基づく無線受信機１００の構成を説明する図である。
図３０を参照して、無線受信機１００は、アンテナ１０２と、フロントエンドモジュール１０４と、ＬＮＡ（Low Noise Amplifier）１０６と、ミキサ１０８と、発振回路１１０と、ＰＧＡ（Programmable Gain Amplifier）１１２と、ＬＰＦ（Low-pass filter）１１４と、Ａ／Ｄ変換回路１と、デジタルフィルタ１１６と、復調部１１８とを含む。

Ａ／Ｄ変換回路１は、Ａ／Ｄ変換部１０と、探索ベクトル生成部２０と、デジタル補正部３０と、誤差信号生成部４０と、係数探索部５０とを含む
アンテナ１０２で受信したＲＦ信号（無線信号）は、フロントエンドモジュール１０４を介してＬＮＡ１０６に出力される。ＬＮＡ１０６は、帯域に応じて適切に信号を増幅する。発振回路１１０は、局部発振信号（ＬＯ（Local Oscillator）信号）を生成する。ミキサ１０８は、局部発振信号を乗算することにより、ＲＦ信号をベースバンド信号に周波数変換する。そして、ＰＧＡ１１２は、ベースバンド信号を所望の信号レベルまで増幅する。そして、ＬＰＦ１１４は、ベースバンド信号の帯域外妨害波を除去する。そして、Ａ／Ｄ変換回路１は、ベースバンド信号をアナログ信号からデジタル信号にＡＤ変換する。具体的には、Ａ／Ｄ変換部１０は、ベースバンド信号をアナログ信号からデジタル信号にＡ／Ｄ変換（ＡＤ変換）する。そして、デジタル補正部３０は、Ａ／Ｄ変換部１０から出力されたＡＤ変換結果の各ビットＤ_i ^(k)に重み係数Ｗ_iを乗じて加算することにより、デジタル出力値ｘ(k)を算出する。また、探索ベクトル生成部２０は、ＡＤ変換結果の各ビットＤ_i ^(k)を用いて、探索ベクトルδ_i ^(k)を生成する。また、誤差信号生成部４０は、誤差信号ｅ(k)を算出する。そして、係数探索部５０は、探索ベクトルδ_i ^(k)と誤差信号ｅ(k)とに基づいて重み係数Ｗ_iを算出する。

そして、デジタルフィルタ１１６によりＬＰＦ１１４で落としきれなかった帯域外妨害波、及びＡＤ変換で生じた帯域外量子化雑音を除去する。そして、復調部１１８にて元の信号を再生する。

すなわち、無線受信機１００において、本実施形態に基づくＡ／Ｄ変換回路１を適用して利用することが可能である。なお、本例においては、Ａ／Ｄ変換回路１について説明したが、他の実施形態および変形例に基づくＡ／Ｄ変換回路についても同様に適用可能である。

（実施形態５の変形例）
図３１は、本実施形態５の変形例に基づくセンサ１２０を説明する図である。

図３１を参照して、センサ１２０は、ホイーストンブリッジ型センサ回路である。
センサ１２０は、ホイーストンブリッジ回路１２２と、ＡＦＥ（Analog Front End）１２４と、Ａ／Ｄ変換回路１とを含む。ホイーストンブリッジ回路１２２は、抵抗ＲＴ１〜ＲＴ４を含む。抵抗ＲＴ１〜ＲＴ４は、ホイーストンブリッジを構成しており、一部もしくは全部はセンサ素子である。

図３２は、本実施形態５の変形例に基づくＡＦＥ１２４の構成について説明する図である。

図３２を参照して、ＡＦＥ１２４の一例として計装アンプを用いることが可能である。具体的には、ＡＦＥ１２４は、抵抗Ｒ１０〜Ｒ１６と、演算増幅器ＣＰ３〜ＣＰ５とを含む。

演算増幅器ＣＰ３は、電圧Ｖｐの入力とノードＮ６との電圧差を増幅した結果をノードＮ３に出力する。抵抗Ｒ１０は、ノードＮ３とノードＮ６との間に設けられる。抵抗Ｒ１３は、ノードＮ３とノードＮ４との間に設けられる。

演算増幅器ＣＰ４は、電圧Ｖｎの入力とノードＮ７との電圧差を増幅した結果をノードＮ８に出力する。抵抗Ｒ１１は、ノードＮ６とノードＮ７との間に設けられる。抵抗Ｒ１２は、ノードＮ７とノードＮ８との間に設けられる。抵抗Ｒ１５は、ノードＮ８とノードＮ９との間に設けられる。抵抗Ｒ１６は、ノードＮ９と固定電圧との間に設けられる。演算増幅器ＣＰ５は、ノードＮ４とノードＮ９との電圧差を増幅した結果をノードＮ５に出力する。抵抗Ｒ１４は、ノードＮ４とノードＮ５との間に設けられる。

ホイーストンブリッジ回路１２２において、抵抗ＲＴ１〜ＲＴ４の抵抗値が等しい場合には電圧Vp=Vnである。抵抗ＲＴ１，ＲＴ２，ＲＴ３，ＲＴ４の一部、もしくは全部をセンサ素子とした場合、観測対象の物理量が変動することによってＲＴ１〜ＲＴ４の一部、もしくは全部の抵抗値が変動するので電圧Vp-Vn間に電圧を生じる。従って、電圧Vp-Vn間の電圧を測定することによってセンサ素子が観測対象とする物理量の変化を測定することができる。通常、電圧Vp-Vn間の電圧は微小であるのでＡＦＥ１２４にて増幅する。そして、Ａ／Ｄ変換回路１は、ＡＦＥ１２４にて増幅されたアナログ信号をデジタル信号にＡＤ変換する。。具体的には、Ａ／Ｄ変換部１０は、ＡＦＥ１２４の出力するアナログ信号をデジタル信号にＡＤ変換する。そして、デジタル補正部３０は、Ａ／Ｄ変換部１０から出力されるＡＤ変換結果の各ビットＤ_i ^(k)に重み係数Ｗ_iを乗じて加算することにより、デジタル出力値ｘ(k)を算出する。また、また、探索ベクトル生成部２０は、ＡＤ変換結果の各ビットＤ_i ^(k)を用いて、探索ベクトルδ_i ^(k)を生成する。また、誤差信号生成部４０は、誤差信号ｅ(k)を算出する。そして、係数探索部５０は、探索ベクトルδ_i ^(k)と誤差信号ｅ(k)とに基づいて重み係数Ｗ_iを算出する。

すなわち、センサ１２０において、本実施形態に基づくＡ／Ｄ変換回路１を適用して利用することが可能である。なお、本例においては、Ａ／Ｄ変換回路１について説明したが、他の実施形態および変形例に基づくＡ／Ｄ変換回路についても同様に適用可能である。

なお、センサ１２０の構成によって使用するセンサ素子の数は異なる。センサ素子は何らかの物理量に応じて抵抗値が変化する素子であり、観測対象の物理量に応じて、例えば、温度センサ、磁気センサ、光センサ、加速度センサ等が設けられ、いずれのセンサに対しても本実施形態に基づくＡ／Ｄ変換回路を適用することが可能である。

（実施形態６）
本実施形態６においては、上記のＡ／Ｄ変換回路を用いる別の具体例について説明する。

応用分野によってはＡ／Ｄ変換部１０の入力にマルチプレクサを設けて複数のアナログ入力を単一のＡ／Ｄ変換部１０にてアナログ／デジタル（ＡＤ）変換する場合がある。

例えば、マイクロコントローラにおいては、マルチプレクサを用いた実装がされる場合がある。

この点で、マルチプレクサの入力を切り替えた場合、各入力の入力信号帯域とは関係なくＡ／Ｄ変換部１０の入力が大きく変化する。

しかしながら、マルチプレクサの各入力に着目すると入力信号帯域に制限があるので、各入力に対してＡ／Ｄ変換結果を分離することで高速なＡ／Ｄ変換処理を実行することが可能である。

図３３は、本実施形態６に基づくＡ／Ｄ変換回路５の構成を説明する概略図である。
図３３を参照して、Ａ／Ｄ変換回路５は、Ａ／Ｄ変換部１０と、マルチプレクサＭＰ１〜ＭＰ３と、探索ベクトル生成部２０−１〜２０−３と、デジタル補正部３０−１〜３０−３と、誤差信号生成部４０−１〜４０−３と、係数探索部５０−１〜５０−３とを含む。

マルチプレクサＭＰ１は、コマンドＣＴ１〜ＣＴ３に従って入力Ｉ１〜Ｉ３の複数の入力経路からの入力を選択的に受け付けてＡ／Ｄ変換部１０に出力する。例えば、コマンドＣＴ１が入力された場合には、入力Ｉ１を受け付けてＡ／Ｄ変換部１０に出力する。また、コマンドＣＴ２が入力された場合には、入力Ｉ２を受け付けてＡ／Ｄ変換部１０に出力する。また、コマンドＣＴ３が入力された場合には、入力Ｉ３を受け付けてＡ／Ｄ変換部１０に出力する。

デマルチプレクサＭＰ２は、コマンドＣＴ１〜ＣＴ３に従ってＡ／Ｄ変換部１０からの出力をデジタル補正部３０−１〜３０−３の複数の出力経路にそれぞれ選択的に出力する。例えば、コマンドＣＴ１が入力された場合には、入力Ｉ１に対するＡ／Ｄ変換部１０からのデジタル値をデジタル補正部３０−１に出力する。また、コマンドＣＴ２が入力された場合には、入力Ｉ２に対するＡ／Ｄ変換部１０からのデジタル値をデジタル補正部３０−２に出力する。また、コマンドＣＴ３が入力された場合には、入力Ｉ３に対するＡ／Ｄ変換部１０からのデジタル値をデジタル補正部３０−３に出力する。

マルチプレクサＭＰ３は、コマンドＣＴ１〜ＣＴ３に従ってデジタル補正部３０−１〜３０−３から出力されるデジタル値を選択的に受け付けて出力する。例えば、コマンドＣＴ１が入力された場合には、入力Ｉ１に対するデジタル補正部３０−１からの補正後デジタル値を出力する。また、コマンドＣＴ２が入力された場合には、入力Ｉ２に対するデジタル補正部３０−２からの補正後デジタル値を出力する。また、コマンドＣＴ３が入力された場合には、入力Ｉ３に対するデジタル補正部３０−３からの補正後デジタル値を出力する。

Ａ／Ｄ変換部１０と、探索ベクトル生成部２０−１〜２０−３と、デジタル補正部３０−１〜３０−３と、誤差信号生成部４０−１〜４０−３と、係数探索部５０−１〜５０−３の構成については実施の形態１で説明したのと同様であるのでその詳細な説明については繰り返さない。

図３４は、本実施形態６に基づくＡ／Ｄ変換回路５Ａの構成を説明する概略図である。
図３４を参照して、Ａ／Ｄ変換回路５Ａは、Ａ／Ｄ変換部１０と、マルチプレクサＭＰ１〜ＭＰｎと、探索ベクトル生成部２０−１〜２０−ｎと、デジタル補正部３０−１〜３０−ｎと、誤差信号生成部４０−１〜４０−ｎと、係数探索部５０−１〜５０−ｎとを含む。

マルチプレクサＭＰ１は、コマンドＣＴ１〜ＣＴｎに従って入力Ｉ１〜Ｉｎの入力を選択的に受け付けてＡ／Ｄ変換部１０に出力する。

デマルチプレクサＭＰ２は、コマンドＣＴ１〜ＣＴｎに従ってＡ／Ｄ変換部１０からの出力をデジタル補正部３０−１〜３０−ｎにそれぞれ選択的に出力する。

マルチプレクサＭＰ３は、コマンドＣＴ１〜ＣＴｎに従ってデジタル補正部３０−１〜３０−ｎから出力されるデジタル値を選択的に受け付けて出力する。

Ａ／Ｄ変換部１０と、探索ベクトル生成部２０−１〜２０−ｎと、デジタル補正部３０−１〜３０−ｎと、誤差信号生成部４０−１〜４０−ｎと、係数探索部５０−１〜５０−ｎの構成については実施の形態１で説明したのと同様であるのでその詳細な説明については繰り返さない。

当該構成により、各入力に対してＡ／Ｄ変換結果を分離することで高速なＡ／Ｄ変換処理を実行することが可能である。

（実施形態６の変形例）
上記の実施形態６においては、マルチプレクサの入力と等しい数の係数探索部５０を設ける構成について説明した。そして、マルチプレクサの各入力に対して異なる重み係数の値を用いていた。

一方で、Ａ／Ｄ変換部１０は共通であるため、算出される重み係数は、どのマルチプレクサの入力についても同一である。

従って、係数探索部５０は１つ設けることで対応することも可能である。本実施形態６の変形例においては、より面積を縮小することが可能なＡ／Ｄ変換回路について説明する。

図３５は、本実施形態６の変形例に基づくＡ／Ｄ変換回路５Ｂの構成を説明する概略図である。

図３５（Ａ）を参照して、Ａ／Ｄ変換回路５Ｂは、Ａ／Ｄ変換部１０と、マルチプレクサＭＰ１，ＭＰ３，ＭＰ４，ＭＰ５と、デマルチプレクサＭＰ２と、デジタル補正部３０−１〜３０−３と、探索ベクトル生成部２０−１〜２０−３と、誤差信号生成部４０−１〜４０−３とを含む。

マルチプレクサＭＰ１は、コマンドＣＴ１〜ＣＴ３に従って入力Ｉ１〜Ｉ３の入力を選択的に受け付けてＡ／Ｄ変換部１０に出力する。

デマルチプレクサＭＰ２は、コマンドＣＴ１〜ＣＴ３に従ってＡ／Ｄ変換部１０からの出力をデジタル補正部３０−１〜３０−３にそれぞれ選択的に出力する。

マルチプレクサＭＰ３は、コマンドＣＴ１〜ＣＴ３に従ってデジタル補正部３０−１〜３０−３から出力されるデジタル値を選択的に受け付けて出力する。

図３５（Ｂ）を参照して、重み係数を探索するする係数探索部５０について説明する。
マルチプレクサＭＰ４は、探索ベクトル生成部２０−１〜２０−３から出力される探索ベクトルを選択的に受け付けて係数探索部５０に出力する。

マルチプレクサＭＰ５は、誤差信号生成部４０−１〜４０−３から出力される誤差信号を選択的に受け付けて係数探索部５０に出力する。

Ａ／Ｄ変換部１０と、探索ベクトル生成部２０−１〜２０−３と、デジタル補正部３０−１〜３０−３と、誤差信号生成部４０−１〜４０−３と、係数探索部５０の構成については実施の形態１で説明したのと同様であるのでその詳細な説明については繰り返さない。

当該構成により、係数探索部５０を共通にして設けることが可能であるため部品点数を少なくして面積を縮小することが可能である。

図３６は、本実施形態６の変形例に基づくＡ／Ｄ変換回路５Ｃの構成を説明する概略図である。

図３６（Ａ）を参照して、Ａ／Ｄ変換回路５Ｃは、Ａ／Ｄ変換部１０と、マルチプレクサＭＰ１，ＭＰ３，ＭＰ４，ＭＰ５と、デマルチプレクサＭＰ２と、デジタル補正部３０−１〜３０−ｎと、探索ベクトル生成部２０−１〜２０−ｎと、誤差信号生成部４０−１〜４０−ｎとを含む。

マルチプレクサＭＰ１は、コマンドＣＴ１〜ＣＴｎに従って入力Ｉ１〜Ｉｎの複数の入力経路からの入力を選択的に受け付けてＡ／Ｄ変換部１０に出力する。

デマルチプレクサＭＰ２は、コマンドＣＴ１〜ＣＴｎに従ってＡ／Ｄ変換部１０からの出力をデジタル補正部３０−１〜３０−ｎの複数の出力経路に選択的に出力する。

マルチプレクサＭＰ３は、コマンドＣＴ１〜ＣＴｎに従ってデジタル補正部３０−１〜３０−ｎから出力されるデジタル値を選択的に受け付けて出力する。

図３６（Ｂ）を参照して、重み係数を探索するする係数探索部５０について説明する。
マルチプレクサＭＰ４は、コマンドＣＴ１〜ＣＴｎに従って探索ベクトル生成部２０−１〜２０−ｎから出力される探索ベクトルを選択的に受け付けて係数探索部５０に出力する。

マルチプレクサＭＰ５は、コマンドＣＴ１〜ＣＴｎに従って誤差信号生成部４０−１〜４０−ｎから出力される誤差信号を選択的に受け付けて係数探索部５０に出力する。

Ａ／Ｄ変換部１０と、探索ベクトル生成部２０−１〜２０−ｎと、デジタル補正部３０−１〜３０−ｎと、誤差信号生成部４０−１〜４０−ｎと、係数探索部５０の構成については上記の実施の形態１で説明したのと同様であるのでその詳細な説明については繰り返さない。

当該構成により、係数探索部５０を共通にして設けることが可能であるため部品点数を少なくして面積を縮小することが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ Ａ／Ｄ変換回路、６ テスト信号生成回路、７ 記憶装置、１０ Ａ／Ｄ変換部、２０ 探索ベクトル生成部、２２，４２ 遅延部、２４，４４，５６，６６ 減算器、２６ 補間ビット推定値算出部、３０，３０Ｐ，３０Ｑ デジタル補正部、３４ 積分器、４０，４５ 誤差信号生成部、４６ 補間推定値算出部、５０，５０Ｐ，５０Ｑ 係数探索部、５８，６４ 保持部、６０ オフセット補正部、７０ デジタルフィルタ、７１，７２，７５，７６，７７ 出力選択スイッチ、８０ ゲインミスマッチ補正部、８５ インターリーブイメージ生成部、９０ オフセットミスマッチ補正部、１００ 無線受信機、１０２ アンテナ、１０４ フロントエンドモジュール、１０８ ミキサ、１１０ 発振回路、１１８ 復調部、１２０ センサ、１２２ ホイーストンブリッジ回路。

Claims (17)

1. アナログ入力信号をデジタル量に変換するＡ／Ｄ変換回路であって、
   前記アナログ入力信号を補正前デジタル値に変換するＡ／Ｄ変換部と、
   前記Ａ／Ｄ変換部から出力された前記補正前デジタル値をデジタル補正する補正部とを備え、
   前記補正部は、
   前記Ａ／Ｄ変換部から出力される前記補正前デジタル値の各ビットに対して各ビット毎に設けられた重み係数を乗じて加算した補正後デジタル値を出力する重み係数乗算部と、
   前記補正後デジタル値と前記補正後デジタル値の前後値とに基づき生成される誤差信号が最小となるように重み係数を探索する重み係数探索部とを含み、
   前記重み係数探索部は、
   各ビット毎に設けられた前記重み係数に対して、対応する前記補正前デジタル値の各ビットと前記補正前デジタル値の各ビットの前後値とに基づき生成される前記重み係数を探索するために用いられる探索ベクトルと、前記誤差信号とを乗じて加算することにより更新する、Ａ／Ｄ変換回路。
2. 前記補正部は、
   前記補正前デジタル値の各ビットと前記補正前デジタル値の各ビットの前後値とに基づいて前記探索ベクトルを生成する探索ベクトル生成部と、
   前記補正後デジタル値と前記補正後デジタル値の前後値とに基づいて誤差信号を算出する誤差信号生成部とをさらに含む、請求項１記載のＡ／Ｄ変換回路。
3. 前記誤差信号生成部は、前記補正後デジタル値と前記補正後デジタル値の前後値に基づく補間推定値との差分として誤差信号を算出し、
   前記探索ベクトル生成部は、前記補正前デジタル値の各ビットと前記補正前デジタル値の各ビットの前後値に基づく補間ビット推定値との差分に基づく前記探索ベクトルを生成する、請求項２記載のＡ／Ｄ変換回路。
4. 前記探索ベクトル生成部と前記誤差信号生成部とはデジタルフィルタで構成される、請求項２に記載のＡ／Ｄ変換回路。
5. 前記補正部は、前記重み係数乗算部の出力に対してオフセット補正するオフセット補正部をさらに含む、請求項１記載のＡ／Ｄ変換回路。
6. 所望のテスト信号を生成するテスト信号生成回路と、
   テスト時において、前記アナログ入力信号と前記テスト信号とを切り替えて、前記Ａ／Ｄ変換部に入力するスイッチ回路とをさらに備える、請求項１に記載のＡ／Ｄ変換回路。
7. 前記テスト信号は、三角波である、請求項６記載のＡ／Ｄ変換回路。
8. 前記重み係数乗算部は、前記Ａ／Ｄ変換部から出力される前記テスト信号の第１補正前デジタル値の各ビットに対して各ビット毎に設けられた重み係数を乗じて加算した第１補正後デジタル値を出力し、
   前記重み係数探索部は、前記第１補正後デジタル値と前記第１補正後デジタル値の前後値とに基づき生成される誤差信号が最小となるように重み係数を探索し、
   前記重み係数乗算部は、通常時に前記Ａ／Ｄ変換部から出力される前記アナログ入力信号に対する第２補正前デジタル値の各ビットに対して、前記重み係数探索部により探索された前記重み係数を乗じて加算した第２補正後デジタル値を出力する、請求項６記載のＡ／Ｄ変換回路。
9. 前記アナログ入力信号をそれぞれ異なるタイミングで保持し、前記Ａ／Ｄ変換部にそれぞれ出力することが可能な複数のサンプラーをさらに備え、
   前記補正部は、
   前記複数のサンプラーの出力の切り替えにより生じるチャンネル間のゲインのミスマッチを補正するゲイン補正部と、
   前記複数のサンプラーの出力の切り替えにより生じるチャンネル間のオフセットのミスマッチを補正するオフセット補正部とをさらに含む、請求項１記載のＡ／Ｄ変換回路。
10. 前記補正部は、前記重み係数探索部と前記重み係数乗算部との間に設けられるデジタルフィルタをさらに含む、請求項１記載のＡ／Ｄ変換回路。
11. アナログ入力信号をデジタル量に変換するＡ／Ｄ変換回路であって、
    前記アナログ入力信号を補正前デジタル値に変換する複数のＡ／Ｄ変換部と、
    前記複数のＡ／Ｄ変換部から出力された前記補正前デジタル値をデジタル補正する補正部とを備え、
    前記補正部は、
    前記複数のＡ／Ｄ変換部にそれぞれ対応して設けられ、対応する前記補正前デジタル値の各ビットに対して各ビット毎に設けられた重み係数を乗じて加算した補正後デジタル値を出力する複数の重み係数乗算部と、
    前記複数の重み係数乗算部にそれぞれ対応して設けられ、前記補正後デジタル値と前記補正後デジタル値の前後値とに基づき生成される誤差信号が最小となるように重み係数を探索する複数の重み係数探索部と、
    前記複数の重み係数乗算部からの出力をそれぞれ切り替えて出力する出力選択部とを含み、
    各前記重み係数探索部は、
    各ビット毎に設けられた前記重み係数に対して、対応する前記補正前デジタル値の各ビットと前記補正前デジタル値の各ビットの前後値とに基づき生成される前記重み係数を探索するために用いられる探索ベクトルと、前記誤差信号とを乗じて加算することにより更新する、Ａ／Ｄ変換回路。
12. 前記補正部は、
    前記複数のＡ／Ｄ変換部にそれぞれ対応して設けられ、対応する前記補正前デジタル値の各ビットと前記補正前デジタル値の各ビットの前後値とに基づいて前記探索ベクトルを生成する複数の探索ベクトル生成部と、
    前記出力選択部から出力された各前記重み係数乗算部の出力に対してオフセット補正するオフセット補正部と、
    前記出力選択部から出力された前記補正後デジタル値と前記補正後デジタル値の前後値とに基づいて前記複数の重み係数探索部にそれぞれ誤差信号を出力する誤差信号生成部とをさらに含む、請求項１１記載のＡ／Ｄ変換回路。
13. 前記誤差信号生成部は、前記補正後デジタル値と前記補正後デジタル値の前後値に基づく補間推定値との差分として誤差信号を算出し、
    各前記探索ベクトル生成部は、対応する前記補正前デジタル値の各ビットと前記補正前デジタル値の各ビットの前後値に基づく補間ビット推定値との差分に基づく前記探索ベクトルを生成する、請求項１２記載のＡ／Ｄ変換回路。
14. アナログ入力信号をデジタル量に変換するＡ／Ｄ変換回路であって、
    前記アナログ入力信号を補正前デジタル値に変換するＡ／Ｄ変換部と、
    前記Ａ／Ｄ変換部から出力された前記補正前デジタル値をデジタル補正する補正部とを備え、
    前記補正部は、
    前記Ａ／Ｄ変換部から出力された第１補正前デジタル値を格納する記憶装置と、
    前記第１補正前デジタル値の各ビットに重み係数を乗じて加算した第１補正後デジタル値を出力する第１重み係数乗算部と、
    前記第１補正後デジタル値と前記第１補正後デジタル値の前後値とに基づき生成される誤差信号が最小となるように重み係数を探索する重み係数探索部と、
    前記Ａ／Ｄ変換部から出力された前記アナログ入力信号に対する第２補正前デジタル値の各ビットに前記重み係数探索部で探索された前記重み係数を乗じて加算した第２補正後デジタル値を出力する第２重み係数乗算部とを含み、
    前記重み係数探索部は、各ビット毎に設けられた前記重み係数に対して、対応する前記第１補正前デジタル値の各ビットと前記第１補正前デジタル値の各ビットの前後値とに基づき生成される前記重み係数を探索するために用いられる探索ベクトルと、前記誤差信号とを乗じて加算することにより更新する、Ａ／Ｄ変換回路。
15. 複数のアナログ入力信号をデジタル量に変換するＡ／Ｄ変換回路であって、
    前記複数のアナログ入力信号の複数の入力経路からの入力を選択的に受け付けて出力することが可能な第１の選択部と、
    前記第１の選択部から出力されたアナログ入力信号を補正前デジタル値に変換するＡ／Ｄ変換部と、
    前記Ａ／Ｄ変換部から出力された補正前デジタル値を受け付けて、前記複数のアナログ入力信号にそれぞれ対応して設けられた複数の出力経路に選択的に出力することが可能な第２の選択部と、
    前記第２の選択部から出力された前記補正前デジタル値をデジタル補正する補正部とを備え、
    前記補正部は、
    前記複数の出力経路にそれぞれ対応して設けられ、前記Ａ／Ｄ変換部から出力される前記補正前デジタル値の各ビットに対して各ビット毎に設けられた重み係数を乗じて加算した補正後デジタル値を出力する複数の重み係数乗算部と、
    前記複数の重み係数乗算部にそれぞれ対応して設けられ、前記補正後デジタル値と前記補正後デジタル値の前後値とに基づき生成される誤差信号が最小となるように重み係数を探索する複数の重み係数探索部と、
    前記複数の重み係数乗算部からの入力を選択的に受け付けて出力することが可能な第３の選択部とを含み、
    各前記重み係数探索部は、各ビット毎に設けられた前記重み係数に対して、対応する前記補正前デジタル値の各ビットと前記補正前デジタル値の各ビットの前後値とに基づき生成される前記重み係数を探索するために用いられる探索ベクトルと、前記誤差信号とを乗じて加算することにより更新する、Ａ／Ｄ変換回路。
16. 複数のアナログ入力信号をデジタル量に変換するＡ／Ｄ変換回路であって、
    前記複数のアナログ入力信号の複数の入力経路からの入力を選択的に受け付けて出力することが可能な第１の選択部と、
    前記第１の選択部から出力されたアナログ入力信号を補正前デジタル値に変換するＡ／Ｄ変換部と、
    前記Ａ／Ｄ変換部から出力された補正前デジタル値を受け付けて、前記複数のアナログ入力信号にそれぞれ対応して設けられた複数の出力経路に選択的に出力することが可能な第２の選択部と、
    前記第２の選択部から出力された前記補正前デジタル値をデジタル補正する補正部とを備え、
    前記補正部は、
    前記複数の出力経路にそれぞれ対応して設けられ、前記Ａ／Ｄ変換部から出力される前記補正前デジタル値の各ビットに対して各ビット毎に設けられた重み係数を乗じて加算した補正後デジタル値を出力する複数の重み係数乗算部と、
    前記補正後デジタル値と前記補正後デジタル値の前後値とに基づき生成される誤差信号が最小となるように重み係数を探索する重み係数探索部と、
    前記複数の重み係数乗算部からの入力を選択的に受け付けて出力することが可能な第３の選択部とを含み、
    前記重み係数探索部は、各ビット毎に設けられた前記重み係数に対して、対応する前記補正前デジタル値の各ビットと前記補正前デジタル値の各ビットの前後値とに基づき生成される前記重み係数を探索するために用いられる探索ベクトルと、前記誤差信号とを乗じて加算することにより更新し、
    前記補正部は、
    前記複数の重み係数乗算部にそれぞれ対応して設けられ、前記補正前デジタル値の各ビットと前記補正前デジタル値の各ビットの前後値とに基づいて前記探索ベクトルを生成する複数の探索ベクトル生成部と、
    前記複数の重み係数乗算部にそれぞれ対応して設けられ、前記補正後デジタル値と前記補正後デジタル値の前後値とに基づいて誤差信号を算出する複数の誤差信号生成部と、
    前記複数の探索ベクトル生成部から出力された探索ベクトルの入力を選択的に受け付けて前記重み係数探索部に出力することが可能な第４の選択部と、
    前記複数の誤差信号生成部から出力された誤差信号の入力を選択的に受け付けて前記重み係数探索部に出力することが可能な第５の選択部とを含む、Ａ／Ｄ変換回路。
17. 前記アナログ入力信号を生成するアナログ入力信号生成部と、
    請求項１〜１６のいずれか一項に記載のＡ／Ｄ変換回路とを備える、半導体集積回路。

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