JP5286420B2 - アナログデジタル変換器およびそれを用いた半導体集積回路装置 - Google Patents
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Description
12 線形性補正部、
13 スキュー1次補正部、
14 スキュー2次補正部、
15 参照用アナログデジタル変換器、
16 引き算器、
31 遅延器、
32 M倍ダウンサンプラ、
33 引き算器、
34 時間1階微分器、
35 乗算器、
36 加算器、
37 遅延器、
38 乗算器、
41 加算器、
42 時間2階微分器、
43 加算器、
44 乗算器、
45 遅延器、
46 乗算器、
51 遅延器、
52 遅延器、
53 遅延器、
54 遅延器、
55 遅延器、
56 乗算器、
57 乗算器、
58 乗算器、
59 乗算器、
510 乗算器、
511 乗算器、
512 M倍ダウンサンプラ、
513 M倍ダウンサンプラ、
514 M倍ダウンサンプラ、
515 M倍ダウンサンプラ、
516 M倍ダウンサンプラ、
517 M倍ダウンサンプラ、
518 加算器、
61 FIRフィルタ、
71 遅延器、
72 遅延器、
73 遅延器、
74 遅延器、
75 遅延器、
76 乗算器、
77 乗算器、
78 乗算器、
79 乗算器、
710 乗算器、
711 乗算器、
712 加算器、
81 パイプライン型アナログデジタル変換器、
82 線形性補正部、
83 時間微分器、
84 遅延器、
85 M倍ダウンサンプラ、
86 加算器、
87 参照用アナログデジタル変換器、
88 引き算器、
89 乗算器、
810 加算器、
811 遅延器、
812 乗算器、
813 符号反転器、
814 乗算器、
815 加算器、
816 遅延器、
91 逐次比較型アナログデジタル変換器、
101 2次シグマデルタ変調器、
102 1次シグマデルタ変調器、
103 1次の誤差補正部、
104 2次の誤差補正部、
105 引き算器、
106 低速サンプルアンドホールド回路、
107 参照用シグマデルタ変調器、
108 引き算器、
109 LPF2、
1010 LPF、
1011 スキュー補正部、
121 遅延器、
122 乗算器、
123 遅延器、
124 加算器、
125 乗算器、
126 符号反転部、
131 2サンプル遅延器、
132 乗算器、
133 遅延器、
134 加算器、
135 乗算器、
136 1サンプル遅延器、
137 乗算器、
138 遅延器、
139 加算器、
1310 乗算器、
1311 乗算器、
1312 遅延器、
1313 加算器、
1314 乗算器、
1315 加算器、
141 スイッチ部、
142 低雑音増幅器、
143 LPF(RLPF)、
144 アナログデジタル変換器、
145 パワーアンプ、
146 送信LPF(TLPF)、
147 デジタルアナログ変換器、
148 デジタル信号処理部、
191 サンプルアンドホールド回路、
192 メインアナログデジタル変換器、
193 参照アナログデジタル変換器、
194 遅延器、
195 加算器、
196 乗算器、
197 符号変換部、
198 M倍ダウンサンプラ、
199 引き算器、
1910 参照アナログデジタル変換部、
211 サンプルアンドホールド回路
Claims (18)
- 入力に並列接続された高速低精度のメインアナログデジタル変換器と、
低速高精度の参照用アナログデジタル変換器と、
前記メインアナログデジタル変換器の出力に接続されたデジタルの線形性補正部と、
前記線形性補正部に接続されたデジタルのスキュー補正部と
を備え、
前記線形性補正部と前記スキュー補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器の変換出力の差分に基づいて制御され、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器のサンプリングタイミングにスキューがあることを許容する
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記線形性補正部の出力をアナログデジタル変換出力とする
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記スキュー補正部の出力をアナログデジタル変換出力とする
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記線形性補正部における線形性の補正と、前記スキュー補正部におけるスキューの補正とをLMS(Least Mean Square)アルゴリズムで行う
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記スキュー補正部におけるスキューの補正は、2次以上の補正も行う
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記線形性補正部における線形性の補正は、2次以上の補正も行う
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記スキュー補正部におけるスキューの補正を、時間微分器を用いて行う
ことを特徴とするアナログデジタル変換器。 - 請求項7において、
前記時間微分器をFIR(Finite Impulse Response)フィルタ構成で実現する
ことを特徴とするアナログデジタル変換器。 - 請求項8において、
前記FIR(Finite Impulse Response)フィルタのタップ係数を、サンプリング定理から導出される値に窓関数を乗算した値とする
ことを特徴とするアナログデジタル変換器。 - 請求項5において、
前記スキューの1次の補正に時間微分器を、2次の補正に時間2階微分器を用いる
ことを特徴とするアナログデジタル変換器。 - 請求項10において、
前記スキューのn次(nは3以上の整数)の補正に時間のn階微分器を用いる
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記スキュー補正部におけるスキューの補正を、FIRフィルタによる時間遅延により行う
ことを特徴とするアナログデジタル変換器。 - 請求項12において、
前記FIRフィルタのタップ係数をLMSアルゴリズムで求める
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記メインアナログデジタル変換器として、パイプライン型アナログデジタル変換器を用いる
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記メインアナログデジタル変換器として、逐次比較型アナログデジタル変換器を用いる
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記メインアナログデジタル変換器として、カスケード型シグマデルタアナログデジタル変換器を用い、
前記カスケード型シグマデルタアナログデジタル変換器は、複数の縦列接続されたシグマデルタ変調器とそれらに後続する各誤差補正部とを含んで構成され、
前記各誤差補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器の差分に基づいて制御される
ことを特徴とするアナログデジタル変換器。 - 請求項16において、
前記各誤差補正部は、LMSアルゴリズムにより制御される
ことを特徴とするアナログデジタル変換器。 - 入力に並列接続された高速低精度のメインアナログデジタル変換器と、
低速高精度の参照用アナログデジタル変換器と、
前記メインアナログデジタル変換器の出力に接続されたデジタルの線形性補正部と、
前記線形性補正部に接続されたデジタルのスキュー補正部と
を備えたアナログデジタル変換器を有し、超音波診断装置のプローブ部を構成するアナログフロントエンドに用いられる半導体集積回路装置であって、
前記線形性補正部および前記スキュー補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器との変換出力の差分に基づいて制御され、かつ、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器とのサンプリングタイミング間に発生するスキューの影響を補償する
ことを特徴とする半導体集積回路装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2009/067044 WO2011039859A1 (ja) | 2009-09-30 | 2009-09-30 | アナログデジタル変換器およびそれを用いた半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2011039859A1 JPWO2011039859A1 (ja) | 2013-02-21 |
JP5286420B2 true JP5286420B2 (ja) | 2013-09-11 |
Family
ID=43825714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011533998A Expired - Fee Related JP5286420B2 (ja) | 2009-09-30 | 2009-09-30 | アナログデジタル変換器およびそれを用いた半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5286420B2 (ja) |
WO (1) | WO2011039859A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5684076B2 (ja) * | 2011-09-06 | 2015-03-11 | 株式会社日立製作所 | アナログデジタル変換器及び無線受信機 |
US8547257B2 (en) * | 2011-10-26 | 2013-10-01 | Texas Instruments Incorporated | Digital error correction in an analog-to-digital converter |
US9444482B2 (en) * | 2013-06-27 | 2016-09-13 | Hitachi, Ltd. | Analog-to-digital converter |
CN113162622B (zh) * | 2020-01-22 | 2023-07-18 | 创意电子股份有限公司 | 模拟数字转换器装置以及时脉偏斜校正方法 |
CN115801009B (zh) * | 2023-01-30 | 2023-05-09 | 上海芯炽科技集团有限公司 | 一种补偿tiadc并行采集系统时间偏移误差的方法 |
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JP2009130444A (ja) * | 2007-11-20 | 2009-06-11 | Hitachi Ltd | アナログデジタル変換器チップおよびそれを用いたrf−icチップ |
-
2009
- 2009-09-30 WO PCT/JP2009/067044 patent/WO2011039859A1/ja active Application Filing
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Non-Patent Citations (2)
Title |
---|
JPN6013007169; Yun Chiu, Cheongyuen W. Tsang, Borivoje Nikolic´and Paul R. Gray: '"Least mean square adaptive digital background calibration of pipelined analog-to-digital converters' Circuits and Systems I: Regular Papers, IEEE Transactions on Volume: 51, Issue: 1, 200401, pp.38&minus * |
JPN6013007171; 大島 俊, Tsang Cheonquyen, Nikolic Borivoje: '"パイプライン型ADCの高速デジタルバックグランドキャリブレーション"' 電子情報通信学会技術研究報告. ICD, 集積回路 106(551), 20070301, pp.115-120 * |
Also Published As
Publication number | Publication date |
---|---|
JPWO2011039859A1 (ja) | 2013-02-21 |
WO2011039859A1 (ja) | 2011-04-07 |
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