JP2008011189A - タイム・インターリーブa/d変換装置 - Google Patents
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Abstract
【課題】クロックスキュー調整専用の入力信号及び、その切り替え回路を不要とし、余分なアナログ回路等を不要とするタイムインターリーブA/D変換装置の提供。
【解決手段】タイム・インターリーブA/D変換装置を構成する第1、第2のA/D変換回路(11、12)のうち一方を基準とし、他方を被調整側のA/D変換回路とする。基準側のA/D変換回路の変換出力(デジタル信号)を受けるデジタルフィルタの出力列(複数のサンプル値)を用いて、インターポレータで、補間処理(インターポレーション)し、被調整側のクロックスキューのないタイミングにおける、補間値(近似変換結果)を求め、該補間値と、被調整側のA/D変換回路のA/D変換結果を比較して、被調整側のクロックのクロックスキューを調整する。
【選択図】図1
【解決手段】タイム・インターリーブA/D変換装置を構成する第1、第2のA/D変換回路(11、12)のうち一方を基準とし、他方を被調整側のA/D変換回路とする。基準側のA/D変換回路の変換出力(デジタル信号)を受けるデジタルフィルタの出力列(複数のサンプル値)を用いて、インターポレータで、補間処理(インターポレーション)し、被調整側のクロックスキューのないタイミングにおける、補間値(近似変換結果)を求め、該補間値と、被調整側のA/D変換回路のA/D変換結果を比較して、被調整側のクロックのクロックスキューを調整する。
【選択図】図1
Description
本発明は、タイム・インターリーブA/D変換装置に関し、クロック信号のスキューの自動調整を可能とするタイム・インターリーブA/D変換装置に関する。
近時、例えばデータ通信の応用等において信号処理の高速化は著しく進展し、これに伴い、A/D(Analog to Digital)変換回路も高速変換が要求されている。また、広ダイナミックレンジを持った高精度な変換も要求されている。
かかる要求への対応策の1つとして、2つ以上のA/D変換回路を並列に配設したタイム・インターリーブA/D変換装置が用いられている。
図8は、2つのA/D変換回路を用いたインターリーブA/D変換装置の典型的な構成を示す図である。図9は、図8の回路の動作を説明するタイミング図である。第1のA/D変換回路11と第2のA/D変換回路12は、それぞれ180°位相のずれたクロック(CK1、CK2)をサンプリングクロックとして、入力信号をA/D変換する。各サンプリングクロック(CK1、CK2)の周波数(サンプリング周波数)は同じである。セレクタ(「ADC出力セレクタ」ともいう)10は、第1のA/D変換回路11と第2のA/D変換回路12の変換出力(デジタル信号)を切り替えて出力することで、クロック(CK1、CK2)の周波数の2倍のサンプリング周波数のA/D変換装置を実現している。
図8では、第1のA/D変換回路11と第2のA/D変換回路12を並列に配置した例を示したが、並列に使用するA/D変換回路の個数をMとすると、所定のサンプリング周波数のA/D変換装置を実現する場合、並列配置された各A/D変換回路のサンプリング周波数を1/Mに緩和することができる。すなわち、低速A/D変換回路を複数個並列に配置し、多相クロックで駆動することで、高速なA/D変換装置を実現することができるため、A/D変換回路自体の設計が容易となる。
しかしながら、この方式は、並列に使用するA/D変換回路のクロック間の位相差が正確でない場合、A/D変換出力にスプリアスが発生し、SFDR(Spurious Free Dynamic Ratio)特性を劣化させるという問題点がある(非特許文献1参照)。
クロック間の位相差のずれ、すなわちクロックスキューは、クロック生成器から、各A/D変換回路へ供給されるクロックのバッファ、配線レイアウト、温度などの環境変化及び、製造ばらつきに起因して発生する。深刻な特性劣化を引き起こすクロックスキューを低減する方法が必要となる。
クロックスキューの影響を改善するために、A/D変換回路を、初期に校正する手法が、複数提案されている。例えば非特許文献1は、Ramp信号を校正用信号として使用し、変換結果と理想変換値との差からクロックスキューを補正する構成が開示されている。
また、特許文献1には、クロックをA/D変換し変換結果のMSBより、クロックの進み、遅れの情報を抽出し、可変遅延を制御することでクロックスキューを調整する構成が開示されている。この特許文献1では、複数のA/D変換器を並列に配置し、それぞれのA/D変換器をタイム・インタリーブで動作させるタイム・インタリーブA/D変換装置において、第1及び第2のアナログ(デジタル)遅延時間同期ループ回路を備え、第1、第2のA/D変換器に供給されるクロック信号を同期させるようにした構成が開示されている。なお、遅延制御を、アナログ回路(D/A変換)で行う構成(アナログ遅延時間同期ループ回路)と、デジタル回路(カウンタとデジタルフィルタ)で行う構成(デジタル遅延時間同期ループ回路)が開示されており、可変遅延の制御の仕方が異なるだけであるため、以下では、デジタル回路の構成を説明する。
図10は、特許文献1に記載されている、デジタル遅延時間同期ループ回路の構成を示す図である。図10の構成における、スキュー調整に関する動作タイミングを、図11(a)、図11(b)、図11(c)に示す。図11(a)は、可変遅延回路1(18)が遅延回路1(20)に対して長い場合、図11(b)は、可変遅延回路1(18)が遅延回路1(20)に対して短い場合、図11(c)は、遅延調整後の、A/D変換クロックS110、第2のA/D変換入力S111、クロックCK1(S112)、第1のA/D変換回路14の出力のMSB(Most Significant Bit)(S113)が示されている。
図10において、入力スイッチ(Switch)13を、B側に切り替えて、A/D変換クロックS110を、可変遅延回路1(18)で遅延させた後、スイッチ13を介して、第1、第2のA/D変換回路14、15へ入力し、A/D変換した結果を用いて、可変遅延回路18と、可変遅延回路21を調整することで、第1、第2のA/D変換回路14、15のサンプリングクロックCK1、CK2間のタイミングを合わせる。タイミング調整後(スキューがなくなった後)は、入力スイッチ13を、A側に切り替えて、第1のA/D変換入力S100が、スイッチ13を介して、第1、第2のA/D変換回路14、15へ入力され、通常のA/D変換装置として動作する。
次に、可変遅延の制御について説明する。可変遅延回路18は、次のように制御される。
A/D変換クロックS110を、可変遅延回路18で遅延させた、第1のA/D変換入力S111を、第1のA/D変換回路14はクロックCK1でA/D変換し、変換結果のMSB(S113)を、UP/DOWNカウンタ37でカウントする。
UP/DOWNカウンタ37のカウント結果をデジタルフィルタ1(38)で平滑化を行った後、その値を、可変遅延回路1(18)へ入力し、可変遅延回路1(18)の遅延を制御する。
第2のA/D変換入力S111と、クロックCK1が、図11(c)のように、同期するまで、可変遅延回路1(18)の制御は繰り返される。
UP/DWONカウンタ37は、第1のA/D変換回路14の出力のMSB(S113)=1でUPし、MSB=0でDOWNの動作を行う。
また、可変遅延回路1(18)は、制御信号のデジタル値が減少していくと(UP/DWONカウンタ37のカウント値が減少しデジタルフィルタ1(38)の出力デジタル値が減少)、遅延が短くなり、制御信号のデジタル値が増加していくと(UP/DWONカウンタ37のカウント値が増加し、デジタルフィルタ1(38)の出力デジタル値が増加)、遅延が長くなる。
図11(a)に示したように、可変遅延回路1(18)の遅延時間が、遅延回路20に対して長い場合は、クロックCK1による第1のA/D変換回路14の出力のMSB(S113)は0となる。この結果を、UP/DOWNカウンタ37で累積加算していくと、UP/DOWNカウンタ37の出力は徐々に減少していく。
このため、可変遅延回路1(18)の遅延時間は、短くなっていき、図11(c)に示すように、最終的に、A/D変換入力2(S111)とクロックCK1(S112)は同期状態となる。
一方、図11(b)に示したように、可変遅延回路18の遅延時間が遅延回路20に対して短い場合は、逆の動作となる。すなわち、クロックCK1による第1のA/D変換回路14の出力のMSB(S113)は1となり、この結果を、UP/DOWNカウンタ37で累積加算していくと、UP/DOWNカウンタ37の出力は徐々に増加していく。このため、可変遅延回路18の遅延時間は長くなっていき、図11(c)に示すように、最終的に、A/D変換入力2(S111)とクロックCK1(S112)は同期状態となる。
可変遅延回路2(21)は、第2のA/D変換回路15の出力を受けるUP/DOWNカウンタ40と、UP/DOWNカウンタ40の出力を平均化するデジタルフィルタ2(41)により制御される。可変遅延回路2(21)は、可変遅延回路1(18)の同様の仕組みで制御される。
第2のA/D変換回路15のクロックCK2は、第1のA/D変換回路14のクロックCK1に対して、180°位相が異なるため、UP/DWONカウンタ40では、UP/DWONカウンタ37とは、UP/DOWN動作が逆となる。
可変遅延回路2(21)は、A/D変換入力2(S111)と、クロックCK2(S115)が、図11(c)のように、同期するまで処理される。
可変遅延回路1(18)の制御が完了後であれば、図11(c)のように、クロックCK1(S112)とクロックCK2(S115)の位相関係は、180°の差となる。
Huawen Jin, Lee, E.K.F. "A digital-background calibration technique for minimizing timing-error effects in time-interleaved ADCs," Circuits and Systems II: Analog and Digital Signal Processing, IEEE Transactions on [ see also Circuits and Systems II: Express Briefs, IEEE Transactions on] Volume 47, Issue 7, July 2000 Page(s):603 - 613
三井田 惇郎著、「数値計算法」、第26〜33頁、森北出版、1991年
特開平11−195988号公報
上記した非特許文献1等に記載された手法の場合、クロックスキューの校正のためにアナログ回路等の追加が必要である。
また、図10に示した特許文献1の構成の場合、
(a1)クロックスキュー調整のために、A/D変換回路入力に、入力スイッチ(S/W)を設け、調整と通常動作を切り替えていること、
(a2)クロックスキュー調整のために、調整専用の入力信号を使用すること、及び、
(a3)連続したA/D変換処理においては、クロックスキュー調整時に、遅延が完全に調整されており、以降では、再調整を必要としないこと、
が前提となっている。
(a1)クロックスキュー調整のために、A/D変換回路入力に、入力スイッチ(S/W)を設け、調整と通常動作を切り替えていること、
(a2)クロックスキュー調整のために、調整専用の入力信号を使用すること、及び、
(a3)連続したA/D変換処理においては、クロックスキュー調整時に、遅延が完全に調整されており、以降では、再調整を必要としないこと、
が前提となっている。
このため、例えば、以下のような問題が生じる。
(b1)追加される、スイッチ(S/W)の特性がA/D変換回路の特性へ影響するため、アナログ回路の設計が難しくなる。
(b2)また、クロックスキューを調整した後でないと、A/D変換を行うことができない。
(b3)位相調整後は、調整結果で固定化されるため、温度、電圧、経年劣化などによる、クロックスキューの変化に追従することができない。
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
本発明の1つのアスペクト(側面)に係るタイム・インタリーブA/D変換装置は、互いに並列配置され、所定の位相関係の第1及び第2のクロック信号をそれぞれ入力してタイム・インタリーブ動作する第1及び第2のA/D変換回路を少なくとも含み、前記第1のクロック信号により入力信号をサンプルする前記第1のA/D変換回路の出力列に基づき、前記第1のクロック信号に対して、クロックスキューが無い、前記所定の位相関係の理想的な第2のクロック信号にて前記入力信号をサンプルした場合の補間値を求め、前記第2のA/D変換回路の実際の出力と前記補間値とに基づき、前記第2のA/D変換回路の実際の出力が、前記補間値に近づくか一致するように、前記第2のクロック信号の位相を制御する位相調整回路を、前記第1及び第2のA/D変換回路に対応して備えている。
本発明においては、並列配置され、所定の位相関係の第1及び第2のクロック信号をそれぞれ入力する第1及び第2のA/D変換回路と、前記第1及び第2のA/D変換回路の出力を入力とし、前記第1のクロック信号を基準とし、前記第2のクロック信号を被調整側として、前記第1のクロック信号に基づき、前記第2のクロック信号の位相を調整する位相調整回路と、を備え、前記位相調整回路は、前記第1のA/D変換回路の出力列に基づき、前記第1のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第1のクロック信号に対して所定の位相差の第2のクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求めるインターポレータと、前記第2のA/D変換回路の出力と前記補間値とに基づき、前記第2のクロック信号の遅延を可変制御する可変遅延回路と、を備えている。
本発明において、前記位相調整回路は、前記第1、第2のA/D変換回路の出力と、前記インターポレータからの補間値の出力とを受け、前記第1、第2のA/D変換回路の出力に基づき、前記入力信号の傾きに応じた、前記第2のクロック信号の位相の遅れ/進みを示す信号を生成出力するとともに、前記第2のA/D変換回路の出力と、前記補間値との一致不一致を示す信号を出力する位相比較回路と、前記第2のA/D変換回路の出力と前記補間値が一致するときは、現状を維持させ、前記第2のA/D変換回路の出力と前記補間値が不一致のときは、前記位相比較回路の位相の遅れ/進みを示す信号を平均化した信号の極性を示す信号を出力する制御回路と、前記制御回路の出力に基づき、前記第2のクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路と、を備えている。
本発明の他のアスペクトに係る、タイム・インタリーブA/D変換装置は、並列配置され、第1乃至第Mのクロック信号をそれぞれ入力する第1乃至第M(ただし、Mは、2の冪乗の所定の正整数)のA/D変換回路と、前記第1乃至第MのA/D変換回路の出力を入力とし、前記第1のクロック信号を基準とし、前記第2のクロック信号を被調整側として、前記第1のクロック信号に基づき、前記第2乃至第Mのクロック信号の位相をそれぞれ調整する第1乃至第M−1の位相調整回路と、を備え、前記第i(ただし、i=1〜M−1)の位相調整回路は、前記第1のA/D変換回路の出力列に基づき、前記第1のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第1のクロック信号に対して所定の位相差の第iのクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求めるインターポレータと、前記第iのA/D変換回路の出力と前記補間値に基づき、前記第iのクロック信号の遅延を可変制御する可変遅延回路と、を備えている。本発明において、前記第i(ただし、i=1〜M−1)の位相調整回路は、前記第1、第iのA/D変換回路の出力と、前記インターポレータからの補間値の出力とを受け、前記第1、第iのA/D変換回路の出力に基づき、前記入力信号の傾きに応じた、前記第iのクロック信号の位相の遅れ/進みを示す信号を生成出力するとともに、前記第iのA/D変換回路の出力と、前記補間値との一致不一致を示す信号を出力する位相比較回路と、前記第iのA/D変換回路の出力と前記補間値が一致するときは、現状を維持させ、前記第iのA/D変換回路の出力と前記補間値が不一致のときは、前記位相比較回路の位相の遅れ/進みを示す信号を平均化した信号の極性を示す信号を出力する制御回路と、前記制御回路の出力に基づき、前記第iのクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路とを備えている。
本発明において、前記位相調整回路は、前記第1及び第2のA/D変換回路の出力を入力とする第1及び第2のデジタルフィルタを備え、前記補間手段として、前記第1のデジタルフィルタの出力信号を受け、前記第1のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第2のクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求める補間信号を出力するインターポレータを有し、前記第1、第2のデジタルフィルタの出力信号、及び前記インターポレータから出力される補間信号を受け、前記第1、第2のデジタルフィルタの出力信号とにより導出される入力信号の傾きに応じて、前記第2のデジタルフィルタの出力信号と前記補間信号から得られる前記第2のクロック信号の位相の遅れ/進みを示す第1の信号と、前記第2のデジタルフィルタの出力信号と前記補間信号との一致/不一致を示す第2の信号を出力する位相比較回路と、前記位相比較回路から出力される第1、第2の信号を受け、前記第2の信号が一致を示す場合には零、不一致の場合には、前記第1の信号が示す遅れ/進みに応じて、正/負の値を選択し、平均化した値の極性を出力する遅延制御信号生成回路と、前記遅延制御信号生成回路の出力を受け、第2のクロック信号の遅延時間を可変させる可変遅延回路を備えている。
本発明において、前記遅延制御信号生成回路が、正/負の値を前記第1の信号に応じて選択するセレクタと、前記セレクタの出力を平均化するフィルタと、前記フィルタの出力の符号をとる回路と、前記フィルタの出力の符号と、零を前記第2の信号の値に応じて選択する第2のセレクタを備えている。
本発明によれば、クロックスキュー調整専用の入力信号及び、その切り替え回路が不要となる。
本発明によれば、A/D変換入力に対して、常に制御させるため、温度、電圧、経年劣化などによるクロックのスキューの変化を調整することができる。
本発明によれば、M個のA/D変換回路へ拡張し、サンプリング周波数をM倍とするタイム・インターリーブA/D変換装置のクロック信号のタイミングを自動調整することが可能となる。
本発明によれば、半導体上に集積されたA/D変換回路への適用が容易である。
本発明は、タイム・インターリーブA/D変換装置を構成する第1、第2のA/D変換回路のうち一方を基準とし、他方を被調整側のA/D変換回路とする。基準側のA/D変換回路の変換出力(デジタル信号)を受けるデジタルフィルタの出力列(複数のサンプル値)を用いて、インターポレータで、補間処理(インターポレーション)し、被調整側のクロックスキューのないタイミングにおける、補間値(近似変換結果)を求め、該補間値と、被調整側のA/D変換回路のA/D変換結果を比較して、被調整側のクロックのクロックスキューを調整する。
本発明は、互いに並列配置され、所定の位相関係の第1及び第2のクロック信号(CK1、CK2)をそれぞれ入力する第1及び第2のA/D変換回路(11、12)を少なくとも含み、基準側の第1のA/D変換回路(11)の出力列に基づき、第1のクロック信号(CK1)に対して、クロックスキューが無い、前記所定の位相関係の理想的な第2のクロック信号にて前記入力信号をサンプルした場合に対応する補間値を求め、調整側の第2のA/D変換回路(12)の実際の出力(y2)と補間値(ry2)とに基づき、前記第2のA/D変換回路(12)の実際の出力が補間値に近づくか一致するように、第2のクロック信号(CK2)の位相を制御する位相調整回路(2)を、第1及び第2のA/D変換回路(11、12)に対応して備えている。
本発明において、位相調整回路(2)は、第1、第2のクロック(CK1、CK2)で駆動される第1、第2のA/D変換回路(11、12)の出力信号をそれぞれフィルタ処理する第1、第2のデジタルフィルタ(4、5)を備え、第1のデジタルフィルタ(4)の出力信号を受け、第1のクロック信号に対して、クロックスキューが無い、前記所定の位相関係の第2のクロック信号にて前記入力信号をサンプルした場合に対応する補間値を求めるインターポレータ(6)と、第1、第2のデジタルフィルタ(4、5)の出力(y1、y2)とインターポレータ(6)からの補間信号(ry2)を受け、入力信号の傾きに応じた第2のクロック信号(CK2)の位相の遅れ/進みを示す第1の信号(delta)と、前記第2のデジタルフィルタの出力信号と前記補間信号(ry2)との一致/不一致を示す第2の信号(comp)を出力する位相比較回路(7)と、位相比較回路(7)から出力される第1、第2の信号(delta、comp)を受け、第2の信号(comp)が一致を示す場合には零、不一致の場合には、第1の信号(delta)が示す遅れ/進みに応じて、正/負の値を選択し、平均化した値の極性を出力し、可変遅延回路(9)の遅延信号生成回路として機能するデジタルフィルタ(8)と、デジタルフィルタ(8)の出力を受け、遅延時間を可変させ、位相を調整した第2のクロック信号(CK2)を第2のA/D変換回路(12)に供給する可変遅延回路(9)を備えている。
A/D変換回路は、そのサンプリング周波数をfsとすると、fs/2(Nyquist Frequency)以下の周波数の入力信号をA/D変換することができる。入力信号に、fs/2よりも高い周波数成分が含まれると、fs/2以下に折り返される。入力信号が直流でないデータ処理の信号の場合、入力信号には、fs/2以下の低周波信号が含まれている。
入力信号より、デジタルフィルタにてfs/2以下の低周波信号成分を抽出し、クロックスキューの調整用信号として、利用する。
本発明においては、基準側のデジタルフィルタにて抽出した信号(クロックスキューの調整用信号)をインターポレータで補間処理することで、被調整側のA/D変換回路のクロック信号の補間値を算出する。
本発明においては、インターポレータで導出された補間値と、被調整側のA/D変換回路における、実際の変換結果との差から、被調整側のA/D変換回路のクロックの位相の遅れと進みを検出することで、被調整側のクロックのスキューを調整するための、可変遅延調整回路の制御情報を得る。
このように、本発明によれば、クロックスキュー調整のために、特別なアナログ回路は不要とされ、また、クロックスキュー調整のための入力信号の追加、あるいは入力スイッチ(S/W)は不要となる。以下実施例に即して説明する。
図1は、本発明の一実施例の構成を示す図である。図1には、一例として、2個のA/D変換回路を用いたタイム・インターリーブA/D変換装置が示されている。図1を参照すると、このA/D変換装置は、入力にアナログ入力端子が共通に接続され、2相のクロックCLK1、CLK2をそれぞれサンプリングクロックとし、タイム・インターリーブA/D変換装置を構成する、第1、第2のA/D変換回路11、12と、位相調整回路2と、2相のクロックCLK1、CLK2を出力するクロック生成回路3と、を備えている。
位相調整回路2は、第1、第2のデジタルフィルタ4、5と、第1のデジタルフィルタ4の出力を受けるインターポレータ6と、第1、第2のデジタルフィルタ4、5の出力y1、y2と、インターポレータ6の出力ry2を受ける位相比較回路7と、位相比較回路7の出力delta、compを入力する第3のデジタルフィルタ8と、第3のデジタルフィルタ8からの出力を制御信号として受け、制御信号に応じて、クロック生成回路3から出力されるクロック信号CLK2を可変に遅延させ出力する可変遅延回路9を備えている。
図1に示す例では、第1のA/D変換回路11を、基準側のA/D変換回路とする。第2のA/D変換回路12を、被調整側のA/D変換回路とする。
第1のA/D変換回路11と第2のA/D変換回路12にそれぞれ入力されるクロック信号CK1とクロック信号CK2の位相関係は180°の位相差とされる。
クロック生成回路3から出力されたクロック信号CLK2は、可変遅延回路9に入力されて、遅延時間が調整され、可変遅延回路9から出力されたクロック信号CK2が、第2のA/D変換回路12に、変換クロックとして供給される。
クロック生成回路3から出力されたクロック信号CLK1は、CK1として、第1のA/D変換回路11に変換クロックとして供給される。
第1のA/D変換回路11の出力S4と、第2のA/D変換回路12の出力S5は、位相調整回路2の第1、第2のデジタルフィルタ4、5にそれぞれ入力される。
図2は、図1の第1、第2のデジタルフィルタ4、5、及び、インターポレータ6の構成を示す図である。図2には、8タップのFIR(有限インパルス応答)フィルタの構成が示されているが、フィルタは、かかる構成に限定されるものではない。
図2において、200a〜200gは、遅延回路、201a〜201gは、フィルタの係数、202は加算回路である。デジタルフィルタ入力S200をd(i)(i=0,1,2・・・)とすると、加算回路202の出力は、Σ7 i=0hid(7-i)で与えられる。
第1、第2のデジタルフィルタ4、5は、第1、第2のA/D変換回路11、12の入力信号に含まれる、低周波成分を抽出し、デジタル信号y1、y2をそれぞれ出力する。
基準とするy1(第1のA/D変換回路11、の変換出力を入力とする第1のデジタルフィルタ4の出力)のデータを用いてインターポレータ6は、y2の補間値(ry2)を求める。
図1の位相比較回路7へは、第1、第2のデジタルフィルタ4、5の出力y1、y2、及び、インターポレータ6の出力ry2が入力される。
図5(A)、図5(B)は、位相比較回路7における、インターポレータ6の出力S8(ry2)と、第2のデジタルフィルタ5の出力S7(y2)の値を示す。図5(A)、図5(B)は、入力信号の傾きが正(S7は、CK2の位相が遅れた方が、位相が進んだ場合よりも大)、傾きが負(S7は、CK2の位相が遅れた方が、位相が進んだ場合よりも小)の場合をそれぞれ示している。
図5(A)、図5(B)において、S3は、被調整側の第2のA/D変換回路12のCK2に位相差がない場合(基準側のCK1との間に位相差がない)であり、S8はインターポレータ6により求めたCK2に位相差がないタイミングにおける、図1の第2のデジタルフィルタ5の出力S7の補間値である。
図5(A)、図5(B)において、S3aは、被調整側の第2のA/D変換回路12のクロックCK2の位相が進んでいる場合であり、S3bは、被調整側の第2のA/D変換回路12のクロックCK2の位相が遅れている場合であり、それぞれのCK2における、図1の第2のデジタルフィルタ5の出力は、S7a、S7bである。図5(A)、図5(B)において、S3aでは、S3の位相差無しに対して402で示す分のCK2の位相進みがあり、このCK2による第2のA/D変換回路12の入力信号のサンプリング値はS7のS7aとなる。S3bでは、S3の位相差無しに対して403で示す分のCK2の位相遅れがあり、このCK2による第2のA/D変換回路12の入力信号のサンプリング値はS7のS7bとなる。なお、図5(A)、図5(B)において、400は1クロック周期、401は、半周期(デューティ比50%)である。
図5(A)、図5(B)に示すように、S7(S7a、S7b)とS8の値を比較することで、CK2の位相を判定することができる。ただし、入力信号の傾きにより、S8とS7の大小関係が逆となる。図5(A)の場合、第2のデジタルフィルタの出力(入力信号)の傾きは正であり、この場合、CK2が、S8に対して進んでいる場合、S7(S7a)<S8、遅れている場合、S7(S7b)>S8となるが、図5(B)の場合、第2のデジタルフィルタの出力(入力信号)の傾きは負であり、CK2が、S8に対して進んでいる場合、S7(S7a)>S8、遅れている場合、S7(S7b)<S8となる。
図3は、図1の位相比較回路7の処理動作を説明するためのフローチャートである。図3における、y1(nT)、y2(nT)、ry2(nT)は、CK1、CK2の周期をTとした時の各データのnサンプル番目のデータであることを意味する。
ステップ101の処理により、図1の第1、第2のデジタルフィルタ4、5により抽出した信号の傾きAを求める。
A=MSB[y2(nT)-y1(nT)]
A=MSB[y2(nT)-y1(nT)]
信号の傾きAは、y2(nT)とy1(nT)の引き算結果のMSBの値であり、信号の傾きが増加ならば、0、減少ならば、1となる。
ステップ102の処理により、インターポレータ6の出力ry2(nT)と、第2のデジタルフィルタ5の出力y2(nT)の引き算結果のMSBの値Bを求める。
B=MSB[ry2(nT)-y2(nT)]
B=MSB[ry2(nT)-y2(nT)]
図5(A)、図5(B)に示すように、クロックCK2の位相の進み/遅れの関係は、第1、第2のデジタルフィルタ4、5で抽出した信号成分の傾きにより、ry2(nT)とy2(nT)の値の大小関係が逆となるため、ステップ103の処理において、信号の傾きAを判定し、以降のステップ104と、ステップ105を切り替え、CK2の位相の遅れ/進み情報である、deltaを、図1の第3のデジタルフィルタ8へ出力する。
A=0の場合、delta=B
A=1の場合、delta=not B
A=0の場合、delta=B
A=1の場合、delta=not B
また、ステップ106の処理(ステップ101と並列に行ってもよい)において、インターポレータ6の出力ry2(nT)と第2のデジタルフィルタ5の出力y2(nT)が一致するかを判定し、ry2(nT)とy2(nT)の一致、不一致の情報(比較結果)であるcompを、第3のデジタルフィルタ8へ出力する。
図1の位相比較回路7は、デジタルフィルタ出力y1、y2と補間値ry2を入力し、CK2の位相の遅れ、進み情報であるdeltaと、ry2(nT)とy2(nT)の一致、不一致を示すcompを出力する。
図4は、図1の第3のデジタルフィルタ8の回路構成の一例を示す図である。図4を参照すると、第3のデジタルフィルタ8は、8タップのFIRフィルタで実現されているが、フィルタの構成はこれに限定されるものではない。
図4において、304は、8タップのFIRフィルタであり、300a〜300gは304のFIRフィルタを構成する遅延回路、301a〜301gはFIRフィルタの係数、302は加算回路である。303、306は、セレクタであり、305は入力信号の符号を出力するSign(符号)回路である。Sign(符号)回路305は、例えば8タップのFIRフィルタ304の出力S301(加算回路302の出力)が正(非負)のとき+1、負のとき、−1を出力する。
セレクタ303は、1と−1を入力し、図1の位相比較回路7の出力S9であるdeltaを選択制御信号として入力し、
・deltaが1の場合は、−1を選択して出力し、
・deltaが0の場合は、+1を選択して出力する。
・deltaが1の場合は、−1を選択して出力し、
・deltaが0の場合は、+1を選択して出力する。
セレクタ303の出力は、8タップのFIRフィルタ304に入力される。
FIRフィルタ304にて、図1の位相比較回路7での位相比較結果を平均化し、遅延制御信号S305を出力する。
セレクタ306は、Sign回路305の出力と0を入力し、図1の位相比較回路7の出力S10であるcompを選択制御信号として入力し、
・compの値が1の場合は、Sign回路305で抽出されたFIRフィルタ304の出力S301の符号S303を選択出力し、
・compの値が0の場合には、0を選択出力する。
・compの値が1の場合は、Sign回路305で抽出されたFIRフィルタ304の出力S301の符号S303を選択出力し、
・compの値が0の場合には、0を選択出力する。
セレクタ306の出力は、図1の可変遅延回路9へ遅延時間を可変させるための制御信号として入力される。
図6(A)、(B)は、図1の可変遅延回路9の動作を説明するためのタイミング図である。図6(A)、(B)において、400は、図5(A)、(B)と同様、1クロック周期を表している。
クロックCLK2の位相が遅れている場合(すなわち、クロックCK2がCK1に対して本来の位相差である180度よりも遅れている場合)には、図1の第3のデジタルフィルタ8の出力S11は、+1となる。
クロックCLK2の位相が進んでいる場合(クロックCK2がCK1に対して本来の位相差である180度よりも進んでいる場合)には、−1、一致している場合には、0となる。
可変遅延回路9は、第3のデジタルフィルタ8の出力S11の値が、
0の場合、遅延を変化させず、
+1の場合、クロックCK2を1ステップ(1遅延単位)進め(図6(A)参照)、
−1の場合、クロックCK2を1ステップ遅らせる(図6(B)参照)、
処理を行うことで、CLK2の遅延(位相)を切り替え、CK2として出力し、CK2を第2のA/D変換回路12に供給する。
0の場合、遅延を変化させず、
+1の場合、クロックCK2を1ステップ(1遅延単位)進め(図6(A)参照)、
−1の場合、クロックCK2を1ステップ遅らせる(図6(B)参照)、
処理を行うことで、CLK2の遅延(位相)を切り替え、CK2として出力し、CK2を第2のA/D変換回路12に供給する。
以上説明した一連の処理が繰り返され、最終的に、第2のA/D変換回路12のクロックCK2のスキューがなくなるように、遅延制御を行う。
本実施例の動作をまとめると、以下の通りである。
入力信号に含まれる低周波成分を、第1、第2のA/D変換回路11、12でサンプリングし、第1、第2のデジタルフィルタ4、5によりそれぞれ抽出する。
基準側の第1のA/D変換回路11で抽出したデータ系列(入力信号をサンプリングしたデジタルデータ系列)から、インターポレータ6により、被調整側の補間値を次のように計算する。以下では、インターポレータ6として、図2のデジタルフィルタを用いた補間演算について説明する。
N+1点(x(0),y(0)),(x(1),y(1)),(x(2),y(2)),・・・,(x(N),y(N))がわかっている場合には、これらの点をすべて通過するxの多項式yは、例えばラグランジェ補間法により、次のように表される(非特許文献2)。
ここで、x(k)は、第1のA/D変換回路11のクロックCK1のサンプリング時間とする。
クロックCK1の周期をTとすると、n回目のクロックCK1のサンプリング時間は、x(nT)=nT、第1のデジタルフィルタ4の出力S6は、y(nT)と表すことができる。
さらに、上式(1)において、
k=(n−(N−1)/2)T+kT、
i=(n−(N−1)/2)T+iT
と置き換えると、N+1点のサンプリング結果を用いて、サンプリング時間xにおけるサンプリング結果の近似値yは、式(2)で表せる。
k=(n−(N−1)/2)T+kT、
i=(n−(N−1)/2)T+iT
と置き換えると、N+1点のサンプリング結果を用いて、サンプリング時間xにおけるサンプリング結果の近似値yは、式(2)で表せる。
xを、CK2のクロックスキューのないCK1から、T/2(180度)遅れたサンプリング時間を
x=(n+1/2)T
とすると、式(2)のyは、式(3)に示す求める補間値ry2(nT)となる。
x=(n+1/2)T
とすると、式(2)のyは、式(3)に示す求める補間値ry2(nT)となる。
式(3)において、N=7とすると、図2に示したデジタルフィルタにより、8点のデータによるインターポレータを実現できる。
これにより、第1のデジタルフィルタ4の出力S6の8サンプルデータを用いて、CK2に、スキューのないタイミングにおける補間値を求めることができる。
このようにして求めた補間値S8と、第1のデジタルフィルタ4の出力S6、及び第2のデジタルフィルタ5の出力S7により、図5に示したS8、S7の値の関係からCK2のクロックの進み、遅れの情報を得ることができる。
CK2のクロックの進み、遅れの情報を、第3のデジタルフィルタ8により平均化することで誤差、ノイズによる影響を抑圧し、可変遅延回路9を制御する。
CK2のクロックスキューがなくなると、補間値S8と、第2のデジタルフィルタ5の出力S7は一致する。
このため、図1の位相比較回路7の出力S10(comp)は1となり、可変遅延回路9の制御信号S11は、0となる。すなわち、可変遅延回路9の遅延調整の制御は完了し、CK2はクロックスキューのないタイミングに調整されたことになる。
本発明によれば、タイム・インターリーブA/D変換装置を構成する2つのA/D変換回路の出力から、デジタルフィルタにより抽出した入力信号に含まれる低周波成分のデータを用いて、補間処理により、被調整側のクロックスキューのないタイミングにおける補間値を求めることができる。
補間値と、被調整側のデジタルフィルタ出力の値を、図5に示した関係を利用して比較することで、クロックの進み、遅れ、一致の情報を得ることができる。
したがって、本実施例によれば、
A/D変換回路の入力に、
・図10のように、スイッチS/Wを設け、クロックスキュー調整と通常動作を切り替えることも不要とされ、且つ
・クロックスキュー調整専用の入力信号を使用することなく、クロックスキュー調整を実現することができる。
A/D変換回路の入力に、
・図10のように、スイッチS/Wを設け、クロックスキュー調整と通常動作を切り替えることも不要とされ、且つ
・クロックスキュー調整専用の入力信号を使用することなく、クロックスキュー調整を実現することができる。
また、本実施例によれば、クロックスキュー調整と通常動作を切り替える必要がないため、常にクロックスキューの変化をフィードバックすることができる。
図1の実施例では、2つのA/D変換回路11、12を用いたタイム・インターリーブA/D変換装置であり、サンプリング周波数を2倍とするものである。
本発明の他の実施例では、サンプリング周波数をさらに増加させるため、例えば図7に示す構成が用いられる。
図7は、本発明の第2の実施例の構成を示す図である。図7の位相調整回路21〜2M−1は、図1の位相調整回路2をM−1個並列に並べたものであり、M個のA/D変換回路11〜1Mを用いたタイム・インターリーブA/D変換装置を構成する。すなわち、図7を参照すると、並列配置され、第1乃至第Mのクロック信号CK1〜CKMをそれぞれ入力する第1乃至第M(ただし、Mは2の冪乗の所定の正整数)のA/D変換回路11〜1Mと、第1乃至第MのA/D変換回路11〜1Mの出力を入力とし、第1のクロック信号を基準とし、前記第2のクロック信号を調整側として、前記第1のクロック信号に基づき、前記第2乃至第Mのクロック信号の位相をそれぞれ調整する第1乃至第M−1の位相調整回路21〜2M−1と、を備え、第i(ただし、i=1〜M−1)の位相調整回路2iは、第1のA/D変換回路11の出力列(デジタルフィルタ4の出力)に基づき、第1のクロック信号CK1のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、第1のクロック信号CK1に対して所定の位相差の第iのクロック信号CKiに対応したサンプリング時間でのサンプリング値を補間値として求めるインターポレータ6と、デジタルフィルタ4、5の出力と、インターポレータ6からの補間値の出力とを受け、第1、第iのA/D変換回路の出力(デジタルフィルタ5の出力)に基づき、前記入力信号の傾きに応じた、第iのクロック信号CKiの位相の遅れ/進みを示す信号を生成出力するとともに、第iのA/D変換回路1iの出力と、前記補間値との一致不一致を示す信号を出力する位相比較回路7と、第iのA/D変換回路の出力と前記補間値が一致するときは、現状を維持させ、前記第2のA/D変換回路の出力と前記補間値が不一致のときは、前記位相比較回路の位相の遅れ/進みを示す信号を平均化した信号の極性を示す信号を出力する遅延制御信号生成回路を構成するデジタルフィルタ8と、デジタルフィルタ8の出力に基づき、前記第iのクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路9を備えている。
ここで、nを整数とし、Mは、2のn乗とする。この回路では、基準となるA/D変換回路1の出力を各A/D変換回路の位相調整回路に入力し、各A/D変換回路のクロックを基準クロックに対して適切なタイミングにクロックスキューを自動調整することができる。各A/D変換回路の位相調整回路のインターポレータ6は、それぞれのクロックタイミングに応じたフィルタ係数としておくことで、補間値を求めることができる。よって、クロックスキュー調整のために特別なアナログ回路及び、入力信号の追加を必要としない。
かかる構成の本実施例を用いれば、サンプリング周波数をM倍とするタイム・インターリーブA/D変換装置のクロック信号のスキューを自動調整することが可能となる。
本実施例によれば、クロックスキュー調整専用の入力信号及び、その切り替え回路が不要となる。
また、本実施例によれば、A/D変換入力に対して、常に制御させるため、温度、電圧、経年劣化などによるクロックのスキューの変化を調整することができる。
さらに、本実施例によれば、M個のA/D変換回路へ拡張し、サンプリング周波数をM倍とするタイム・インターリーブA/D変換装置のクロック信号のタイミングを自動調整することが可能となる。
そして、本実施例によれば、半導体基板上に集積されたA/D変換回路への適用を容易化している。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
11 第1のA/D変換回路
12 第2のA/D変換回路
2 21〜2M-1 位相調整回路
3 クロック生成回路
4 第1のデジタルフィルタ
5 第2のデジタルフィルタ
6 インターポレータ
7 位相比較回路
8 第3のデジタルフィルタ
9 可変遅延回路
10 ADC出力セレクタ
13 入力スイッチ(S/W)
14 第1のA/D変換回路(A/D変換回路1)
15 第2のA/D変換回路(A/D変換回路2)
16 カウンタ手段(カウンタ手段1)
17 カウンタ手段(カウンタ手段2)
18 可変遅延回路(可変遅延回路1)
19 2分周回路
20 遅延回路(遅延回路1)
21 可変遅延回路(可変遅延回路2)
37 アップダウンカウンタ(UP/DOWNカウンタ1)
38 デジタルフィルタ(デジタルフィルタ1)
40 アップダウンカウンタ(UP/DOWNカウンタ2)
41 デジタルフィルタ(デジタルフィルタ2)
200a〜200g 遅延回路
201a〜201g フィルタの係数
202 加算回路
300a〜300g 遅延回路
301a〜301g FIRフィルタの係数
302 加算回路
303、306 セレクタ
304 8タップのFIRフィルタ
305 Sign(符号)回路
12 第2のA/D変換回路
2 21〜2M-1 位相調整回路
3 クロック生成回路
4 第1のデジタルフィルタ
5 第2のデジタルフィルタ
6 インターポレータ
7 位相比較回路
8 第3のデジタルフィルタ
9 可変遅延回路
10 ADC出力セレクタ
13 入力スイッチ(S/W)
14 第1のA/D変換回路(A/D変換回路1)
15 第2のA/D変換回路(A/D変換回路2)
16 カウンタ手段(カウンタ手段1)
17 カウンタ手段(カウンタ手段2)
18 可変遅延回路(可変遅延回路1)
19 2分周回路
20 遅延回路(遅延回路1)
21 可変遅延回路(可変遅延回路2)
37 アップダウンカウンタ(UP/DOWNカウンタ1)
38 デジタルフィルタ(デジタルフィルタ1)
40 アップダウンカウンタ(UP/DOWNカウンタ2)
41 デジタルフィルタ(デジタルフィルタ2)
200a〜200g 遅延回路
201a〜201g フィルタの係数
202 加算回路
300a〜300g 遅延回路
301a〜301g FIRフィルタの係数
302 加算回路
303、306 セレクタ
304 8タップのFIRフィルタ
305 Sign(符号)回路
Claims (9)
- 互いに並列配置され、所定の位相関係の第1及び第2のクロック信号をそれぞれ入力してタイム・インターリーブ動作する第1及び第2のA/D変換回路を少なくとも含み、
前記第1のクロック信号により入力信号をサンプルする前記第1のA/D変換回路の出力列に基づき、前記第1のクロック信号に対して、クロックスキューが無い、前記所定の位相関係の第2のクロック信号にて前記入力信号をサンプルした場合に対応する補間値を求める補間手段を備え、前記第2のA/D変換回路の実際の出力と前記補間値とに基づき、前記第2のA/D変換回路の実際の出力が、前記補間値に近づくか一致するように、前記第2のクロック信号の位相を制御する位相調整回路を、前記第1及び第2のA/D変換回路に対応して備えている、ことを特徴とするタイム・インターリーブA/D変換装置。 - 並列配置され、所定の位相関係の第1及び第2のクロック信号をそれぞれ入力する第1及び第2のA/D変換回路と、
前記第1及び第2のA/D変換回路の出力を入力とし、前記第1のクロック信号を基準とし、前記第2のクロック信号を被調整側として、前記第1のクロック信号に基づき、前記第2のクロック信号の位相を調整する位相調整回路と、
を備え、
前記位相調整回路は、
前記第1のA/D変換回路の出力列に基づき、前記第1のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第1のクロック信号に対して所定の位相差の第2のクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求めるインターポレータと、
前記第2のA/D変換回路の出力と前記補間値とに基づき、前記第2のクロック信号の遅延を可変制御する可変遅延回路と、
を備えている、ことを特徴とするタイム・インターリーブA/D変換装置。 - 前記位相調整回路は、
前記第1、第2のA/D変換回路の出力と、前記インターポレータからの補間値の出力とを受け、前記第1、第2のA/D変換回路の出力に基づき、前記入力信号の傾きに応じた、前記第2のクロック信号の位相の遅れ/進みを示す信号を生成出力するとともに、前記第2のA/D変換回路の出力と、前記補間値との一致不一致を示す信号を出力する位相比較回路と、
前記第2のA/D変換回路の出力と前記補間値が一致するときは、現状を維持させ、前記第2のA/D変換回路の出力と前記補間値が不一致のときは、前記位相比較回路の位相の遅れ/進みを示す信号を平均化した信号の極性を示す信号を出力する遅延制御信号生成回路と、
前記遅延制御信号生成回路の出力に基づき、前記第2のクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路と、
を備えている、ことを特徴とする請求項2記載のタイム・インターリーブA/D変換装置。 - 並列配置され、第1乃至第Mのクロック信号をそれぞれ入力する第1乃至第M(ただし、Mは、2の冪乗の所定の正整数)のA/D変換回路と、
前記第1乃至第MのA/D変換回路の出力を入力とし、前記第1のクロック信号を基準とし、前記第2のクロック信号を調整側として、前記第1のクロック信号に基づき、前記第2乃至第Mのクロック信号の位相をそれぞれ調整する第1乃至第M−1の位相調整回路と、
を備え、
前記第i(ただし、i=1〜M−1)の位相調整回路は、
前記第1のA/D変換回路の出力列に基づき、前記第1のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第1のクロック信号に対して所定の位相差の第iのクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求めるインターポレータと、
前記第iのA/D変換回路の出力と前記補間値に基づき、前記第iのクロック信号の遅延を可変制御する可変遅延回路と、
を備えている、ことを特徴とするタイム・インターリーブA/D変換装置。 - 前記第i(ただし、i=1〜M−1)の位相調整回路は、
前記第1、第iのA/D変換回路の出力と、前記インターポレータからの補間値の出力とを受け、前記第1、第iのA/D変換回路の出力に基づき、前記入力信号の傾きに応じた、前記第iのクロック信号の位相の遅れ/進みを示す信号を生成出力するとともに、前記第iのA/D変換回路の出力と、前記補間値との一致不一致を示す信号を出力する位相比較回路と、
前記第iのA/D変換回路の出力と前記補間値が一致するときは、現状を維持させ、前記第iのA/D変換回路の出力と前記補間値が不一致のときは、前記位相比較回路の位相の遅れ/進みを示す信号を平均化した信号の極性を示す信号を出力する制御回路と、
前記制御回路の出力に基づき、前記第iのクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路と、
を備えている、ことを特徴とする請求項4記載のタイム・インターリーブA/D変換装置。 - 前記位相調整回路は、
前記第1及び第2のA/D変換回路の出力を入力とする第1及び第2のデジタルフィルタを備え、
前記補間手段として、
前記第1のデジタルフィルタの出力信号を受け、前記第1のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、理想的な第2のクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求める補間信号を出力するインターポレータを有し、
前記第1、第2のデジタルフィルタの出力信号、及び、前記インターポレータから出力される補間信号を受け、前記第1、第2のデジタルフィルタの出力信号とにより導出される入力信号の傾きに応じて、前記第2のデジタルフィルタの出力信号と前記補間信号から得られる前記第2のクロック信号の位相の遅れ/進みを示す第1の信号と、前記第2のデジタルフィルタの出力信号と前記補間信号との一致/不一致を示す第2の信号を出力する位相比較回路と、
前記位相比較回路から出力される第1、第2の信号を受け、前記第2の信号が一致を示す場合には零、不一致の場合には、前記第1の信号が示す遅れ/進みに応じて、正/負の値を選択し、平均化した値の極性を出力する遅延制御信号生成回路と、
前記遅延制御信号生成回路の出力を受け、前記第2のクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路と、
を備えている、ことを特徴とする請求項1記載のタイム・インターリーブA/D変換装置。 - 前記遅延制御信号生成回路が、
正/負の値を前記第1の信号に応じて選択する第1のセレクタと、
前記第1のセレクタの出力を平均化するフィルタと、
前記フィルタの出力の符号をとる回路と、
前記フィルタの出力の符号と、零を前記第2の信号の値に応じて選択する第2のセレクタと、
を備えている、ことを特徴とする請求項6記載のタイム・インターリーブA/D変換装置。 - アナログ信号入力を共通に受け、入力される第1、第2のクロック信号でそれぞれ駆動される第1、第2のA/D変換回路と、
前記第1、第2のA/D変換回路の出力信号をそれぞれフィルタ処理する第1、第2のデジタルフィルタと、
を備え、
前記第1のA/D変換回路の第1のクロック信号を基準系、前記第2のA/D変換回路の第2のクロック信号を被調整系とし、
前記第1のデジタルフィルタの出力信号を受け、前記第1のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第1のクロック信号に対して所定の位相差の第2のクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求める補間信号を出力するインターポレータと、
前記第1、第2のデジタルフィルタの出力信号、及び、前記インターポレータから出力される補間信号を受け、前記第1、第2のデジタルフィルタの出力信号とにより導出される入力信号の傾きに応じて、前記第2のデジタルフィルタの出力信号と前記補間信号から得られる前記第2のクロック信号の位相の遅れ/進みを示す第1の信号と、前記第2のデジタルフィルタの出力信号と前記補間信号との一致/不一致を示す第2の信号を出力する位相比較回路と、
前記位相比較回路から出力される第1、第2の信号を受け、前記第2の信号が一致を示す場合には零を出力し、前記第2の信号が不一致を示している場合には、前記第1の信号が示す遅れ/進みに応じて、正/負の値を選択し、選択した値を、平均化した値の極性を出力する遅延制御信号生成回路と、
前記遅延制御信号生成回路の出力を受け、前記第2のクロック信号の遅延時間を可変させる可変遅延回路と、
を備えている、タイム・インターリーブA/D変換装置。 - 前記遅延制御信号生成回路が、
正/負の値を前記第1の信号に応じて選択する第1のセレクタと、
前記第1のセレクタの出力を平均化するフィルタと、
前記フィルタの出力の符号をとる回路と、
前記フィルタの出力の符号と、零を前記第2の信号の値に応じて選択する第2のセレクタと、
を備えている、ことを特徴とする請求項8記載のタイム・インターリーブA/D変換装置。
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