CN111510148A - 高速多路时间交织sar模数转换器 - Google Patents

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孙权
严伟
王勇
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Abstract

高速多路时间交织SAR模数转换器，包括对称设置且与信号输入端、时钟电路相连的第一SAR模数转换模块和第二SAR模数转换模块；第一SAR模数转换模块包括第一采样保持电路和第二采样保持电路，第一采样保持电路和第二采样保持电路均与第一输入缓冲器相连；第二SAR模数转换模块包括第三采样保持电路和第四采样保持电路，第三采样保持电路和第四采样保持电路均与第二输入缓冲器相连；每个采样保持电路均连接有SAR模数转换器。本发明可以有效地提升多路时间交织SAR的转换速率，获得更好的版图匹配性。尽可能少的采样保持电路，可以减小采样时间误差引入的非线性失真。

Description

高速多路时间交织SAR模数转换器
技术领域
本发明属于半导体集成电路技术领域，涉及高采样率的逐次逼近型模数转换器，具体涉及高速多路时间交织SAR模数转换器。
背景技术
模数转换器是各种通讯设备的重要组成。并且随着数据传输速率的提升，系统对模数转换器的采样速率要求越来越高。逐次逼近型模数转换器(SAR)的低功耗特性得到了众多开发者的青睐。得益于更先进的半导体工艺，SAR的转换速率得到了大幅的提升。但是单个SAR的转换速率很难满足应用要求。只能通过多路时间交织来实现高采样率。盲目地提高采样通道的个数，只会增加信号的负载。虽然提高了采样率，但会降低信号的有效输入带宽。在设计时间交织转换器时，还需要考虑版图布局。
发明内容
本发明的目的是提供一种高速多路时间交织SAR模数转换器，通过电路结构和版图布局来实现高速的数模转换。
为实现上述目的，本发明采用的技术方案如下：
高速多路时间交织SAR模数转换器，包括信号输入端以及第一SAR模数转换模块、第二SAR模数转换模块和时钟电路；
第一SAR模数转换模块和第二SAR模数转换模块均与信号输入端相连，并且第一SAR模数转换模块和第二SAR模数转换模块关于信号输入端对称设置，第一SAR模数转换模块和第二SAR模数转换模块还均与时钟电路相连；
其中，第一SAR模数转换模块包括第一输入缓冲器、第一采样保持电路和第二采样保持电路，第一采样保持电路和第二采样保持电路均与第一输入缓冲器相连，并且关于第一输入缓冲器对称设置；第一采样保持电路连接有若干SAR模数转换器，第二采样保持电路连接有若干SAR模数转换器；
第二SAR模数转换模块包括第二输入缓冲器、第三采样保持电路和第四采样保持电路，第三采样保持电路和第四采样保持电路均与第二输入缓冲器相连，并且关于第二输入缓冲器对称设置；第三采样保持电路连接有若干SAR模数转换器，第四采样保持电路连接有若干SAR模数转换器。
本发明进一步的改进在于，第一采样保持电路连接有8个SAR模数转换器，4个SAR模数转换器为一组，两组SAR模数转换器关于第一采样保持电路对称设置。
本发明进一步的改进在于，第二采样保持电路连接有8个SAR模数转换器，4个SAR模数转换器为一组，两组SAR模数转换器关于第一采样保持电路对称设置。
本发明进一步的改进在于，工作时，第一采样保持电路和第二采样保持电路相隔一个时钟周期。
本发明进一步的改进在于，工作时，第一采样保持电路和第三采样保持电路之间相隔半个时钟周期。
本发明进一步的改进在于，当第一采样保持电路、第二采样保持电路、第三采样保持电路与第四采样保持电路的输入信号为高电平时，第一采样保持电路、第二采样保持电路、第三采样保持电路与第四采样保持电路处于输入跟随状态。
本发明进一步的改进在于，当第一采样保持电路、第二采样保持电路、第三采样保持电路与第四采样保持电路的输入信号为低电平时，第一采样保持电路、第二采样保持电路、第三采样保持电路与第四采样保持电路处于信号保持状态。
与现有技术相比，本发明具有的有益效果：本发明的电路结构不单单考虑版图布局上的匹配要求，同时使用了尽可能少的采样保持电路，减小采样时间误差带来的性能下降。本发明结合版图布局提出的电路结构可以有效地提升多路时间交织SAR的转换速率。本发明中的第一输入缓冲器IBUF0、第二输入缓冲器IBUF1，和比多个输入缓冲器的结构相比，可以获得更好的版图匹配性。所述的第一输入缓冲器IBUF0、第二输入缓冲器IBUF1只驱动两个采样保持电路，可以减小版图寄生，提高输入信号的带宽。本发明尽可能少的采样保持电路，可以减小采样时间误差引入的非线性失真。所述的SAR模数转换器的输入为静态输入，版图走线可以更长，版图寄生可以更大。
进一步的，所述的第一输入缓冲器IBUF0、第二输入缓冲器IBUF1驱动4个采样保持电路，即第一采样保持电路SH0、第二采样保持电路SH1、第三采样保持电路SH2、第四采样保持电路SH3，然后再驱动共计32个SAR模数转换器；逐级递增的驱动力可以更好地实现多路交织。
附图说明
图1为本发明的电路框图；
图2为本发明的版图布局；
图3为本发明的工作时序图。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
多路时间交织数据转换器的一个重要指标是各个子通道的匹配。本发明在电路结构和版图布局上同时考虑了各个子通道的匹配性。
本发明包括信号输入端以及第一SAR模数转换模块、第二SAR模数转换模块和时钟电路CLK_GEN；
第一SAR模数转换模块和第二SAR模数转换模块均与信号输入端相连，并且第一SAR模数转换模块和第二SAR模数转换模块关于信号输入端对称设置，第一SAR模数转换模块和第二SAR模数转换模块还均与时钟电路CLK_GEN相连；
其中，第一SAR模数转换模块包括第一输入缓冲器IBUF0、第一采样保持电路SH0和第二采样保持电路SH1，第一采样保持电路SH0和第二采样保持电路SH1均与第一输入缓冲器IBUF0相连，并且关于第一输入缓冲器IBUF0对称设置；第一采样保持电路SH0连接有若干SAR模数转换器，第二采样保持电路SH1连接有若干SAR模数转换器；
第二SAR模数转换模块包括第二输入缓冲器IBUF1、第三采样保持电路SH2和第四采样保持电路SH3，第三采样保持电路SH2和第四采样保持电路SH3均与第二输入缓冲器IBUF1相连，并且关于第二输入缓冲器IBUF1对称设置；第三采样保持电路SH2连接有若干SAR模数转换器，第四采样保持电路SH3连接有若干SAR模数转换器。
下面为本发明的具体实施例。
本发明提供了一种结合优化版图布局的多路时间交织SAR模数转换器的电路结构。本发明的电路框图如图1所示，包含两个输入缓冲器，分别为第一输入缓冲器IBUF0、第二输入缓冲器IBUF1，每个输入缓冲器驱动两个采样保持电路，共含4个采样保持电路，分别为第一采样保持电路SH0、第二采样保持电路SH1、第三采样保持电路SH2、第四采样保持电路SH3，每个采样保持电路驱动8个SAR模数转换器，共含32个SAR模数转换器，采样保持电路和SAR模数转换器的工作时序都有时钟电路CLK_GEN产生。
所述的第一输入缓冲器IBUF0、第二输入缓冲器IBUF1用于隔离第一采样保持电路SH0、第二采样保持电路SH1、第三采样保持电路SH2、第四采样保持电路SH3。第一采样保持电路SH0和第二采样保持电路SH1相隔一个时钟周期，而第一采样保持电路SH0和第三采样保持电路SH2之间相隔半个时钟周期。双输入缓冲器，可以增加输入跟随的时间，从而提高采样率。
所述的第一采样保持电路SH0、第二采样保持电路SH1、第三采样保持电路SH2、第四采样保持电路SH3是一个具有输出缓冲器的电路，是为了驱动8个SAR模数转换器。
所述的第一采样保持电路SH0、第二采样保持电路SH1、第三采样保持电路SH2、第四采样保持电路SH3是采样信号的关键模块。尽可能少的采样保持电路，可以减小采样时间误差引入的非线性失真。
本发明的版图布局如图2所示。输入信号从版图的中间进入，第一输入缓冲器IBUF0、第二输入缓冲器IBUF1分别放置在输入信号的上下两端。这样可以实现很好版图匹配。
所述的第一采样保持电路SH0、第二采样保持电路SH1放置在第一输入缓冲器IBUF0的上面，并做了左右对称。也是为了增加电路的匹配度。
所述的第三采样保持电路SH2、第四采样保持电路SH3放置在第二输入缓冲器IBUF1的下面，并做了左右对称。
所述的SAR模数转换器共有32个，分成两组，每组16个，分别放置在版图的最上面和最下面。每组SAR模数转换器分成4列，每两列连接到同一个采样保持电路。
所述的第一输入缓冲器IBUF0、第二输入缓冲器IBUF1，第一采样保持电路SH0、第二采样保持电路SH1、第三采样保持电路SH2、第四采样保持电路SH3和32个SAR模数转换器在版图上是上下、左右对称放置的。
所述的时钟电路CLK_GEN，用于产生电路需要的时序信号，如图3所示。
信号CK4_SH0、CK4_SH1、CK4_SH2、CK4_SH3是第一采样保持电路SH0、第二采样保持电路SH1、第三采样保持电路SH2、第四采样保持电路SH3的工作时序。当信号为高电平时，采样保持电路处于输入跟随状态。当信号为低电平时，采样保持电路处于信号保持状态，并驱动SAR模数转换器。
所述的信号CK4_SH0和CK4_SH1相隔一个时钟周期，而信号CK4_SH0和CK4_SH2相隔半个时钟周期。
信号CK8_SH0_SAR0、CK8_SH0_SAR1、CK8_SH0_SAR2、CK8_SH0_SAR3、CK8_SH0_SAR4、CK8_SH0_SAR5、CK8_SH0_SAR6、CK8_SH0_SAR7是SAR模数转换器的工作时序。当信号为高电平时，SAR模数转换器处于输入跟随状态。当信号为低电平时，SAR模数转换器处于量化状态。
同样地，信号CK8_SH1～3_SAR0～7是其他SAR模数转换器的工作时序。
本发明的电路结构通过结合版图布局优化了多路时间交织SAR模数转换器的电路结构。所使用的电路中包含第一输入缓冲器IBUF0和第二输入缓冲器IBUF1，每个输入缓冲器驱动两个采样保持电路，共含4个采样保持电路，分别为第一采样保持电路SH0、第二采样保持电路SH1、第三采样保持电路SH2和第四采样保持电路SH3，每个采样保持电路驱动8个SAR模数转换器，共含32个SAR模数转换器，采样保持电路和SAR转换器的工作时序都有时钟电路CLK_GEN产生。第一输入缓冲器IBUF0和第二输入缓冲器IBUF1，第一采样保持电路SH0、第二采样保持电路SH1、第三采样保持电路SH2和第四采样保持电路SH3和32个SAR模数转换器在版图上是上下、左右对称放置的，可以尽可能地减小版图的失配。

Claims (7)

1.高速多路时间交织SAR模数转换器，其特征在于，包括信号输入端以及第一SAR模数转换模块、第二SAR模数转换模块和时钟电路(CLK_GEN)；
第一SAR模数转换模块和第二SAR模数转换模块均与信号输入端相连，并且第一SAR模数转换模块和第二SAR模数转换模块关于信号输入端对称设置，第一SAR模数转换模块和第二SAR模数转换模块还均与时钟电路(CLK_GEN)相连；
其中，第一SAR模数转换模块包括第一输入缓冲器(IBUF0)、第一采样保持电路(SH0)和第二采样保持电路(SH1)，第一采样保持电路(SH0)和第二采样保持电路(SH1)均与第一输入缓冲器(IBUF0)相连，并且关于第一输入缓冲器(IBUF0)对称设置；第一采样保持电路(SH0)连接有若干SAR模数转换器，第二采样保持电路(SH1)连接有若干SAR模数转换器；
第二SAR模数转换模块包括第二输入缓冲器(IBUF1)、第三采样保持电路(SH2)和第四采样保持电路(SH3)，第三采样保持电路(SH2)和第四采样保持电路(SH3)均与第二输入缓冲器(IBUF1)相连，并且关于第二输入缓冲器(IBUF1)对称设置；第三采样保持电路(SH2)连接有若干SAR模数转换器，第四采样保持电路(SH3)连接有若干SAR模数转换器。
2.根据权利要求1所述的高速多路时间交织SAR模数转换器，其特征在于，第一采样保持电路(SH0)连接有8个SAR模数转换器，4个SAR模数转换器为一组，两组SAR模数转换器关于第一采样保持电路(SH0)对称设置。
3.根据权利要求1所述的高速多路时间交织SAR模数转换器，其特征在于，第二采样保持电路(SH1)连接有8个SAR模数转换器，4个SAR模数转换器为一组，两组SAR模数转换器关于第一采样保持电路(SH0)对称设置。
4.根据权利要求1所述的高速多路时间交织SAR模数转换器，其特征在于，工作时，第一采样保持电路(SH0)和第二采样保持电路(SH1)相隔一个时钟周期。
5.根据权利要求1所述的高速多路时间交织SAR模数转换器，其特征在于，工作时，第一采样保持电路(SH0)和第三采样保持电路(SH2)之间相隔半个时钟周期。
6.根据权利要求1所述的高速多路时间交织SAR模数转换器，其特征在于，当第一采样保持电路(SH0)、第二采样保持电路(SH1)、第三采样保持电路(SH2)与第四采样保持电路(SH3)的输入信号为高电平时，第一采样保持电路(SH0)、第二采样保持电路(SH1)、第三采样保持电路(SH2)与第四采样保持电路(SH3)处于输入跟随状态。
7.根据权利要求1所述的高速多路时间交织SAR模数转换器，其特征在于，当第一采样保持电路(SH0)、第二采样保持电路(SH1)、第三采样保持电路(SH2)与第四采样保持电路(SH3)的输入信号为低电平时，第一采样保持电路(SH0)、第二采样保持电路(SH1)、第三采样保持电路(SH2)与第四采样保持电路(SH3)处于信号保持状态。
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